JPH0567206A - デジタル画像縮小回路 - Google Patents
デジタル画像縮小回路Info
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- JPH0567206A JPH0567206A JP3230287A JP23028791A JPH0567206A JP H0567206 A JPH0567206 A JP H0567206A JP 3230287 A JP3230287 A JP 3230287A JP 23028791 A JP23028791 A JP 23028791A JP H0567206 A JPH0567206 A JP H0567206A
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- pulse
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Abstract
(57)【要約】 （修正有）
【目的】 比較的簡単な構成により画像の劣化を低減し
つつ縮小画像を生成する。 【構成】 Ｎ分周カウンタ５１はクロックｂがＮ個入力
されるごとに１つの第１パルスを出力する。Ｍ分周カウ
ンタ５３はラインパルスｃがＭ個入力されるごとに１つ
の第２パルスを出力する。第１データ統合手段は、第１
パルスの一周期の間に取り込んだ画素データのうち少な
くとも一つが所定値をとる場合に該所定値を第１統合デ
ータとして出力する。また、第２データ統合手段は、第
２パルスの一周期の間に主走査方向位置に対応した夫々
のアドレスに取り込まれる第１統合データのうち少なく
とも一つが前記所定値をとる場合に前記所定値を夫々の
アドレスにおける第２統合データとして出力する。した
がって主走査方向に１／Ｎ、副走査方向に１／Ｍの縮小
倍率で縮小できる。
つつ縮小画像を生成する。 【構成】 Ｎ分周カウンタ５１はクロックｂがＮ個入力
されるごとに１つの第１パルスを出力する。Ｍ分周カウ
ンタ５３はラインパルスｃがＭ個入力されるごとに１つ
の第２パルスを出力する。第１データ統合手段は、第１
パルスの一周期の間に取り込んだ画素データのうち少な
くとも一つが所定値をとる場合に該所定値を第１統合デ
ータとして出力する。また、第２データ統合手段は、第
２パルスの一周期の間に主走査方向位置に対応した夫々
のアドレスに取り込まれる第１統合データのうち少なく
とも一つが前記所定値をとる場合に前記所定値を夫々の
アドレスにおける第２統合データとして出力する。した
がって主走査方向に１／Ｎ、副走査方向に１／Ｍの縮小
倍率で縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル画像の縮小画
像を生成するためのデジタル画像縮小回路に関するもの
である。
像を生成するためのデジタル画像縮小回路に関するもの
である。
【０００２】
【従来の技術】デジタル複写機やファクシミリ装置で
は、縮小画像の生成が一つの重要な機能である。デジタ
ル画像の縮小は例えば、デジタル画像を構成する画素デ
ータに対して画像縮小のための変換処理を行うことによ
って実現できる。
は、縮小画像の生成が一つの重要な機能である。デジタ
ル画像の縮小は例えば、デジタル画像を構成する画素デ
ータに対して画像縮小のための変換処理を行うことによ
って実現できる。
【０００３】
【発明が解決しようとする課題】しかしながら、そのよ
うな変換処理を行うためには専用の演算装置などが必要
となり、コストアップを招くだけでなく、縮小画像を得
るのに時間がかかるといった問題があり、更に、縮小処
理後の画像デ−タを画像として再現した場合に、例えば
細線が連続した線として再現されないなど、画像の劣化
が生じてしまう場合も多々ある。
うな変換処理を行うためには専用の演算装置などが必要
となり、コストアップを招くだけでなく、縮小画像を得
るのに時間がかかるといった問題があり、更に、縮小処
理後の画像デ−タを画像として再現した場合に、例えば
細線が連続した線として再現されないなど、画像の劣化
が生じてしまう場合も多々ある。
【０００４】本発明は上述した従来の問題点に鑑み成さ
れたものであり、比較的簡単な構成により、画像の劣化
を低減しつつ縮小画像を生成できるデジタル画像縮小回
路を提供することを課題とする。
れたものであり、比較的簡単な構成により、画像の劣化
を低減しつつ縮小画像を生成できるデジタル画像縮小回
路を提供することを課題とする。
【０００５】
【課題を解決するための手段】本発明のデジタル画像縮
小回路は上述の課題を達成するために、画素デ−タが主
走査方向の順にクロックに同期して順次入力され且つ主
走査方向の１ライン分の画素デ−タごとにラインパルス
が入力されるデジタル画像縮小回路であって、Ｎ個のク
ロックが入力されると第１パルスを発生する第１パルス
発生手段と、Ｍ個のラインパルスが入力されると第２パ
ルスを発生する第２パルス発生手段と、画素デ−タを順
次取り込んで第１パルスの一周期の間に取り込んだ画素
デ−タのうち少なくとも一つが所定値をとる場合に該所
定値を第１パルスの一周期に対応した第１統合デ−タと
して出力する第１デ−タ統合手段と、１ライン分に相当
する第１統合デ−タを主走査方向位置に対応した異なる
アドレスに夫々順次取り込んで第２パルスの一周期の間
に夫々のアドレスに取り込まれる第１統合デ−タのうち
少なくとも一つが前記所定値をとる場合に前記所定値を
夫々のアドレスにおける第２統合デ−タとして出力する
第２デ−タ統合手段とを備えたことを特徴とする。
小回路は上述の課題を達成するために、画素デ−タが主
走査方向の順にクロックに同期して順次入力され且つ主
走査方向の１ライン分の画素デ−タごとにラインパルス
が入力されるデジタル画像縮小回路であって、Ｎ個のク
ロックが入力されると第１パルスを発生する第１パルス
発生手段と、Ｍ個のラインパルスが入力されると第２パ
ルスを発生する第２パルス発生手段と、画素デ−タを順
次取り込んで第１パルスの一周期の間に取り込んだ画素
デ−タのうち少なくとも一つが所定値をとる場合に該所
定値を第１パルスの一周期に対応した第１統合デ−タと
して出力する第１デ−タ統合手段と、１ライン分に相当
する第１統合デ−タを主走査方向位置に対応した異なる
アドレスに夫々順次取り込んで第２パルスの一周期の間
に夫々のアドレスに取り込まれる第１統合デ−タのうち
少なくとも一つが前記所定値をとる場合に前記所定値を
夫々のアドレスにおける第２統合デ−タとして出力する
第２デ−タ統合手段とを備えたことを特徴とする。
【０００６】
【作用】本発明のデジタル画像縮小回路においては、画
素デ−タがクロックに同期して順次入力され、１ライン
分の画素デ−タごとにラインパルスが入力される。この
際、第１パルス発生手段は、Ｎ個のクロックが入力され
ると第１パルスを発生し、第２パルス発生手段は、Ｍ個
のラインパルスが入力されると第２パルスを発生する。
ここで、第１デ−タ統合手段は、第１パルスの一周期の
間に取り込んだ画素デ−タのうち少なくとも一つが所定
値をとる場合に該所定値を第１統合デ−タとして出力す
るので、かかる第１統合デ−タは、各ラインごとに主走
査方向について画素デ−タを１／Ｎに縮小したものとな
る。また、第２デ−タ統合手段は、第２パルスの一周期
の間に主走査方向位置に対応した夫々のアドレスに取り
込まれる第１統合デ−タのうち少なくとも一つが前記所
定値をとる場合に前記所定値を夫々のアドレスにおける
第２統合デ−タとして出力するので、かかる第２統合デ
−タは、副走査方向について画素デ−タを１／Ｍに縮小
したものとなる。
素デ−タがクロックに同期して順次入力され、１ライン
分の画素デ−タごとにラインパルスが入力される。この
際、第１パルス発生手段は、Ｎ個のクロックが入力され
ると第１パルスを発生し、第２パルス発生手段は、Ｍ個
のラインパルスが入力されると第２パルスを発生する。
ここで、第１デ−タ統合手段は、第１パルスの一周期の
間に取り込んだ画素デ−タのうち少なくとも一つが所定
値をとる場合に該所定値を第１統合デ−タとして出力す
るので、かかる第１統合デ−タは、各ラインごとに主走
査方向について画素デ−タを１／Ｎに縮小したものとな
る。また、第２デ−タ統合手段は、第２パルスの一周期
の間に主走査方向位置に対応した夫々のアドレスに取り
込まれる第１統合デ−タのうち少なくとも一つが前記所
定値をとる場合に前記所定値を夫々のアドレスにおける
第２統合デ−タとして出力するので、かかる第２統合デ
−タは、副走査方向について画素デ−タを１／Ｍに縮小
したものとなる。
【０００７】以上の結果、多数の画素デ−タからなる画
像デ−タを主走査方向に１／Ｎに及び副走査方向に１／
Ｍに縮小することができ、かかるＮ、Ｍの値を変えるこ
とにより、縦横について同一又は異なる任意の縮小倍率
で縮小画像を得ることができる。
像デ−タを主走査方向に１／Ｎに及び副走査方向に１／
Ｍに縮小することができ、かかるＮ、Ｍの値を変えるこ
とにより、縦横について同一又は異なる任意の縮小倍率
で縮小画像を得ることができる。
【０００８】また、例えばハイレベルである所定値をと
る画素デ−タが一つでも在れば、上述の第１及び第２デ
−タ統合手段による処理の過程で、この画素デ−タに呼
応した第１及び第２統合デ−タもハイレベルとなるの
で、従来例の如く細線が縮小処理により連続しない線に
なってしまうようなこともない。更に、以上の如き第１
及び第２パルス発生手段並びに第１及び第２デ−タ統合
手段は、いずれもカウンタ、フリップフロップ等の簡単
な回路素子により構成できるので、当該デジタル画像縮
小回路は低コストで実現することができ、またその処理
内容が単純であるため高速に処理を行える。
る画素デ−タが一つでも在れば、上述の第１及び第２デ
−タ統合手段による処理の過程で、この画素デ−タに呼
応した第１及び第２統合デ−タもハイレベルとなるの
で、従来例の如く細線が縮小処理により連続しない線に
なってしまうようなこともない。更に、以上の如き第１
及び第２パルス発生手段並びに第１及び第２デ−タ統合
手段は、いずれもカウンタ、フリップフロップ等の簡単
な回路素子により構成できるので、当該デジタル画像縮
小回路は低コストで実現することができ、またその処理
内容が単純であるため高速に処理を行える。
【０００９】次に示す本発明の実施例から、本発明のこ
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明の一実施例であるデジタル画像
縮小回路を示す。この回路には、図２のタイミングチャ
ートに示すように、主走査方向の順に入力データａとし
て与えられる原画像の画素データと、この入力データに
同期したクロックｂと、主走査方向の１ライン分の入力
データａごとに与えられ、テレビジョンの水平同期信号
に相当するラインパルスｃとが入力される。
説明する。図１に本発明の一実施例であるデジタル画像
縮小回路を示す。この回路には、図２のタイミングチャ
ートに示すように、主走査方向の順に入力データａとし
て与えられる原画像の画素データと、この入力データに
同期したクロックｂと、主走査方向の１ライン分の入力
データａごとに与えられ、テレビジョンの水平同期信号
に相当するラインパルスｃとが入力される。
【００１１】図１において、デジタル画像縮小回路は、
第１パルス発生手段の一例を構成するＮ分周カウンタ５
１と、タイミングジェネレ−タ５２と、第２パルス発生
手段の一例を構成するＭ分周カウンタ５３とを備えてい
る。
第１パルス発生手段の一例を構成するＮ分周カウンタ５
１と、タイミングジェネレ−タ５２と、第２パルス発生
手段の一例を構成するＭ分周カウンタ５３とを備えてい
る。
【００１２】Ｎ分周カウンタ５１はクロックｂを任意の
自然数Ｎで分周するためのものであり、本実施例では特
に出力信号ｄとして図３のタイミングチャートに示すよ
うに、クロックｂが１０個（Ｎ＝１０）入力されるごと
に１つのパルスを出力する。一方、タイミングジェネレ
ータ５２は出力信号ｄと同じ周期のパルスを書き込み信
号ｅとしてＦＩＦＯ（ファ−ストイン・ファ−ストアウ
ト）メモリ１１に出力する。
自然数Ｎで分周するためのものであり、本実施例では特
に出力信号ｄとして図３のタイミングチャートに示すよ
うに、クロックｂが１０個（Ｎ＝１０）入力されるごと
に１つのパルスを出力する。一方、タイミングジェネレ
ータ５２は出力信号ｄと同じ周期のパルスを書き込み信
号ｅとしてＦＩＦＯ（ファ−ストイン・ファ−ストアウ
ト）メモリ１１に出力する。
【００１３】Ｍ分周カウンタ５３はラインパルスｃを任
意の自然数Ｍで分周するためのものであり、本実施例で
は特にラインパルスｃが１０個（Ｍ＝１０）入力される
ごとに１つのパルスを出力する。このカウンタ５３の出
力とカウンタ５１の出力信号ｄとはアンド回路１２によ
ってアンドが取られ、結果は信号ｆとしてメモリ１１及
びフリップフロップ８に与えられる。
意の自然数Ｍで分周するためのものであり、本実施例で
は特にラインパルスｃが１０個（Ｍ＝１０）入力される
ごとに１つのパルスを出力する。このカウンタ５３の出
力とカウンタ５１の出力信号ｄとはアンド回路１２によ
ってアンドが取られ、結果は信号ｆとしてメモリ１１及
びフリップフロップ８に与えられる。
【００１４】図１において、デジタル画像縮小回路は更
に、第１デ−タ統合手段の一例を構成するオア回路９、
フリップフロップ４及び６と、第２デ−タ統合手段の一
例を構成するオア回路１０、ＦＩＦＯメモリ１１及びフ
リップフロップ８とを備えている。
に、第１デ−タ統合手段の一例を構成するオア回路９、
フリップフロップ４及び６と、第２デ−タ統合手段の一
例を構成するオア回路１０、ＦＩＦＯメモリ１１及びフ
リップフロップ８とを備えている。
【００１５】オア回路９及びフリップフロップ４は主走
査方向の縮小を行うための回路を構成している。オア回
路９の一方の入力端子には入力データａが入力され、も
う一方の入力端子はフリップフロップ４の出力端子に接
続されている。また、オア回路９の出力端子はフリップ
フロップ４のデータ入力端子に接続されている。フリッ
プフロップ４のクロック入力端子にはクロックｂが入力
され、クリア端子には反転回路１２を通じてカウンタ５
１の出力信号ｄが入力されている。
査方向の縮小を行うための回路を構成している。オア回
路９の一方の入力端子には入力データａが入力され、も
う一方の入力端子はフリップフロップ４の出力端子に接
続されている。また、オア回路９の出力端子はフリップ
フロップ４のデータ入力端子に接続されている。フリッ
プフロップ４のクロック入力端子にはクロックｂが入力
され、クリア端子には反転回路１２を通じてカウンタ５
１の出力信号ｄが入力されている。
【００１６】フリップフロップ６はフリップフロップ４
からデータを受け取って保持するためのものであり、そ
のデータ入力端子はフリップフロップ４の出力端子に接
続され、クロック入力端子にはカウンタ５１の出力信号
ｄが入力されている。
からデータを受け取って保持するためのものであり、そ
のデータ入力端子はフリップフロップ４の出力端子に接
続され、クロック入力端子にはカウンタ５１の出力信号
ｄが入力されている。
【００１７】オア回路１０及びメモリ１１は副走査方向
の縮小を行う回路を構成しており、オア回路１０の一方
の入力端子はフリップフロップ６の出力端子に、もう一
方の入力端子はメモリ１１の出力端子に夫々接続され、
また出力端子はメモリ１１の入力端子に接続されてい
る。メモリ１１は、書き込み信号ｅに同期してアドレス
をインクリメントさせて各アドレスにオア回路１０から
のデータを順次書き込む。また、信号ｆが入力された場
合には、その記憶内容をクリアする。
の縮小を行う回路を構成しており、オア回路１０の一方
の入力端子はフリップフロップ６の出力端子に、もう一
方の入力端子はメモリ１１の出力端子に夫々接続され、
また出力端子はメモリ１１の入力端子に接続されてい
る。メモリ１１は、書き込み信号ｅに同期してアドレス
をインクリメントさせて各アドレスにオア回路１０から
のデータを順次書き込む。また、信号ｆが入力された場
合には、その記憶内容をクリアする。
【００１８】フリップフロップ８はメモリ１１から読み
出されたデータを保持するためのものであり、そのデー
タ入力端子はメモリ１１の出力端子に接続され、クロッ
ク入力端子には信号ｆが入力されている。
出されたデータを保持するためのものであり、そのデー
タ入力端子はメモリ１１の出力端子に接続され、クロッ
ク入力端子には信号ｆが入力されている。
【００１９】次に以上のように構成されたデジタル画像
縮小回路の動作について説明する。入力データａはオア
回路９を通じてフリップフロップ４に与えられ、クロッ
クｂに同期してフリップフロップ４に取り込まれる。そ
して、図３に示すようにな入力データａが与えられる
と、４番目のクロックｂの立上りでフリップフロップ４
はハイレベルのデータを取り込みその出力をハイレベル
とする。その後、５番目のクロックｂ以降、入力データ
はローレベルとなるが、フリップフロップ４にはそのハ
イレベルの出力がオア回路９を通じて入力されているの
で、フリップフロップ４はその出力をハイレベルに維持
する。そして、１０番目のクロックｂが入力され、カウ
ンタ５１が出力信号ｄとしてパルスを出力すると、それ
は反転回路１２を通じてフリップフロップ４に与えら
れ、フリップフロップ４はリセットされる。従ってその
出力はローレベルに戻る。ただし、フリップフロップ４
の出力がローレベルになる前に、フリップフロップ６は
出力信号ｄの立上りでフリップフロップ４の出力データ
を取り込むので、その出力はハイレベルとなる。次のク
ロックｂの１０周期の間は入力データａはローレベルで
あるから、フリップフロップ４の出力もローレベルを維
持し、さらに次の出力信号ｄの立上りでそのローレベル
のデータはフリップフロップ６に取り込まれる。
縮小回路の動作について説明する。入力データａはオア
回路９を通じてフリップフロップ４に与えられ、クロッ
クｂに同期してフリップフロップ４に取り込まれる。そ
して、図３に示すようにな入力データａが与えられる
と、４番目のクロックｂの立上りでフリップフロップ４
はハイレベルのデータを取り込みその出力をハイレベル
とする。その後、５番目のクロックｂ以降、入力データ
はローレベルとなるが、フリップフロップ４にはそのハ
イレベルの出力がオア回路９を通じて入力されているの
で、フリップフロップ４はその出力をハイレベルに維持
する。そして、１０番目のクロックｂが入力され、カウ
ンタ５１が出力信号ｄとしてパルスを出力すると、それ
は反転回路１２を通じてフリップフロップ４に与えら
れ、フリップフロップ４はリセットされる。従ってその
出力はローレベルに戻る。ただし、フリップフロップ４
の出力がローレベルになる前に、フリップフロップ６は
出力信号ｄの立上りでフリップフロップ４の出力データ
を取り込むので、その出力はハイレベルとなる。次のク
ロックｂの１０周期の間は入力データａはローレベルで
あるから、フリップフロップ４の出力もローレベルを維
持し、さらに次の出力信号ｄの立上りでそのローレベル
のデータはフリップフロップ６に取り込まれる。
【００２０】即ち、クロックｂの１０周期の間にハイレ
ベルの１つ又は複数の入力データａが入力されると、そ
れらは第１統合デ−タとして統合されて１つのハイレベ
ルのデータとして出力される。従って、主走査方向で１
／１０の縮小が行われることになる。
ベルの１つ又は複数の入力データａが入力されると、そ
れらは第１統合デ−タとして統合されて１つのハイレベ
ルのデータとして出力される。従って、主走査方向で１
／１０の縮小が行われることになる。
【００２１】フリップフロップ６が出力するデータはオ
ア回路１０を通じてメモリ１１に入力され、記憶され
る。メモリ１１は、図４に示すように、出力信号ｄと同
じ周期の書き込み信号ｅが入力されるごとにアドレスを
インクリメントし、書き込み信号ｅのタイミングでフリ
ップフロップ６からのデータを取り込み、各データを画
像縮小後の画素データとして記憶する。
ア回路１０を通じてメモリ１１に入力され、記憶され
る。メモリ１１は、図４に示すように、出力信号ｄと同
じ周期の書き込み信号ｅが入力されるごとにアドレスを
インクリメントし、書き込み信号ｅのタイミングでフリ
ップフロップ６からのデータを取り込み、各データを画
像縮小後の画素データとして記憶する。
【００２２】メモリ１１でのアドレスのインクリメント
は次のラインパルスが入力されるまで続き、ラインパル
スが入力されるとアドレスを初期値に戻し、再びアドレ
スをインクリメントしてデータを取り込み、記憶する。
ただしデータを書き込む際、そのアドレスに既にハイレ
ベルのデータが記憶されている場合には、そのデータは
メモリ１１の出力からオア回路１０を通じてメモリ１１
に入力されるので、フリップフロップ６の出力データが
ローレベルであっても、メモリ１１にはハイレベルのデ
ータが書き込まれることになる。即ち図５のタイミング
チャートに示すように、最初にｎ＋１番目のアドレスに
ハイレベルのデータが書き込まれると、以降、フリップ
フロップ６からハイレベルのデータが与えられなくて
も、ｎ＋１番目のアドレスにはハイレベルのデータが保
持される。またその後、図のようにｎ＋２番目のアドレ
スにハイレベルのデータが書き込まれると、以降、フリ
ップフロップ６からハイレベルのデータが与えられなく
ても、ｎ＋２番目のアドレスにはハイレベルのデータが
保持される。そして、メモリ１１に記憶されたハイレベ
ルのデータは、信号ｆが入力され、記憶内容がクリアさ
れるまで保持される。フリップフロップ８は、図６に示
すように、このメモリ１１の出力データを信号ｆのタイ
ミングで取り込んで保持し、縮小画像データとして出力
する。
は次のラインパルスが入力されるまで続き、ラインパル
スが入力されるとアドレスを初期値に戻し、再びアドレ
スをインクリメントしてデータを取り込み、記憶する。
ただしデータを書き込む際、そのアドレスに既にハイレ
ベルのデータが記憶されている場合には、そのデータは
メモリ１１の出力からオア回路１０を通じてメモリ１１
に入力されるので、フリップフロップ６の出力データが
ローレベルであっても、メモリ１１にはハイレベルのデ
ータが書き込まれることになる。即ち図５のタイミング
チャートに示すように、最初にｎ＋１番目のアドレスに
ハイレベルのデータが書き込まれると、以降、フリップ
フロップ６からハイレベルのデータが与えられなくて
も、ｎ＋１番目のアドレスにはハイレベルのデータが保
持される。またその後、図のようにｎ＋２番目のアドレ
スにハイレベルのデータが書き込まれると、以降、フリ
ップフロップ６からハイレベルのデータが与えられなく
ても、ｎ＋２番目のアドレスにはハイレベルのデータが
保持される。そして、メモリ１１に記憶されたハイレベ
ルのデータは、信号ｆが入力され、記憶内容がクリアさ
れるまで保持される。フリップフロップ８は、図６に示
すように、このメモリ１１の出力データを信号ｆのタイ
ミングで取り込んで保持し、縮小画像データとして出力
する。
【００２３】即ち、メモリ１１において主走査線の１０
ラインを単位に、主走査線上で同じ位置のハイレベルの
データが第２統合デ−タとして統合されることになり、
副走査方向の１／１０の縮小が行われる。
ラインを単位に、主走査線上で同じ位置のハイレベルの
データが第２統合デ−タとして統合されることになり、
副走査方向の１／１０の縮小が行われる。
【００２４】
【発明の効果】以上詳細に説明したように本発明のデジ
タル画像縮小回路によれば、第１パルス発生手段は、Ｎ
個のクロックが入力されると第１パルスを発生し、第２
パルス発生手段は、Ｍ個のラインパルスが入力されると
第２パルスを発生する。ここで、第１デ−タ統合手段
は、第１パルスの一周期の間に取り込んだ画素デ−タの
うち少なくとも一つが所定値をとる場合に該所定値を第
１統合デ−タとして出力するので、かかる第１統合デ−
タは、各ラインごとに主走査方向について画素デ−タを
１／Ｎに縮小したものとなる。また、第２デ−タ統合手
段は、第２パルスの一周期の間に主走査方向位置に対応
した夫々のアドレスに取り込まれる第１統合デ−タのう
ち少なくとも一つが前記所定値をとる場合に前記所定値
を夫々のアドレスにおける第２統合デ−タとして出力す
るので、かかる第２統合デ−タは、副走査方向について
画素デ−タを１／Ｍに縮小したものとなる。
タル画像縮小回路によれば、第１パルス発生手段は、Ｎ
個のクロックが入力されると第１パルスを発生し、第２
パルス発生手段は、Ｍ個のラインパルスが入力されると
第２パルスを発生する。ここで、第１デ−タ統合手段
は、第１パルスの一周期の間に取り込んだ画素デ−タの
うち少なくとも一つが所定値をとる場合に該所定値を第
１統合デ−タとして出力するので、かかる第１統合デ−
タは、各ラインごとに主走査方向について画素デ−タを
１／Ｎに縮小したものとなる。また、第２デ−タ統合手
段は、第２パルスの一周期の間に主走査方向位置に対応
した夫々のアドレスに取り込まれる第１統合デ−タのう
ち少なくとも一つが前記所定値をとる場合に前記所定値
を夫々のアドレスにおける第２統合デ−タとして出力す
るので、かかる第２統合デ−タは、副走査方向について
画素デ−タを１／Ｍに縮小したものとなる。
【００２５】以上の結果、多数の画素デ−タからなる画
像デ−タを主走査方向に１／Ｎに及び副走査方向に１／
Ｍに縮小することができ、かかるＮ、Ｍの値を変えるこ
とにより、縦横について同一又は異なる任意の縮小倍率
で縮小画像を得ることができる。
像デ−タを主走査方向に１／Ｎに及び副走査方向に１／
Ｍに縮小することができ、かかるＮ、Ｍの値を変えるこ
とにより、縦横について同一又は異なる任意の縮小倍率
で縮小画像を得ることができる。
【００２６】また、例えばハイレベルである所定値をと
る画素デ−タが一つでも在れば、上述の第１及び第２デ
−タ統合手段による処理の過程で、この画素デ−タに呼
応した第１及び第２統合デ−タもハイレベルとなるの
で、従来例の如く細線が縮小処理により連続しない線に
なってしまうようなこともない。更に、以上の如き第１
及び第２パルス発生手段並びに第１及び第２デ−タ統合
手段は、いずれもカウンタ、フリップフロップ等の簡単
な回路素子により構成できるので、当該デジタル画像縮
小回路は低コストで実現することができ、またその処理
内容が単純であるため高速に処理を行える。
る画素デ−タが一つでも在れば、上述の第１及び第２デ
−タ統合手段による処理の過程で、この画素デ−タに呼
応した第１及び第２統合デ−タもハイレベルとなるの
で、従来例の如く細線が縮小処理により連続しない線に
なってしまうようなこともない。更に、以上の如き第１
及び第２パルス発生手段並びに第１及び第２デ−タ統合
手段は、いずれもカウンタ、フリップフロップ等の簡単
な回路素子により構成できるので、当該デジタル画像縮
小回路は低コストで実現することができ、またその処理
内容が単純であるため高速に処理を行える。
【００２７】以上の結果、本発明により、画像の劣化を
低減しつつ縮小画像を迅速に生成できる安価なデジタル
画像縮小回路を実現できる。
低減しつつ縮小画像を迅速に生成できる安価なデジタル
画像縮小回路を実現できる。
【図１】本発明の一実施例であるデジタル画像縮小回路
を示す回路図である。
を示す回路図である。
【図２】図１のデジタル画像縮小回路に入力される信号
及びデータを示すタイミングチャートである。
及びデータを示すタイミングチャートである。
【図３】図１のデジタル画像縮小回路における主走査方
向の縮小動作を説明するためのタイミングチャートであ
る。
向の縮小動作を説明するためのタイミングチャートであ
る。
【図４】図１のデジタル画像縮小回路における副走査方
向の縮小動作を説明するためのタイミングチャートであ
る。
向の縮小動作を説明するためのタイミングチャートであ
る。
【図５】図１のデジタル画像縮小回路における副走査方
向の縮小動作を説明するための他のタイミングチャート
である。
向の縮小動作を説明するための他のタイミングチャート
である。
【図６】図１のデジタル画像縮小回路を構成する出力部
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
４，６，８ フリップフロップ ９，１０ オア回路 １１ ＦＩＦＯメモリ １２ 反転回路 ５１ Ｎ分周カウンタ ５２ タイミングジェネレータ ５３ Ｍ分周カウンタ
Claims (1)
- 【請求項１】 画素デ−タが主走査方向の順にクロック
に同期して順次入力され且つ該主走査方向の１ライン分
の画素デ−タごとにラインパルスが入力されるデジタル
画像縮小回路であって、Ｎ個のクロックが入力されると
第１パルスを発生する第１パルス発生手段と、Ｍ個のラ
インパルスが入力されると第２パルスを発生する第２パ
ルス発生手段と、前記画素デ−タを順次取り込んで前記
第１パルスの一周期の間に取り込んだ画素デ−タのうち
少なくとも一つが所定値をとる場合に該所定値を前記第
１パルスの一周期に対応した第１統合デ−タとして出力
する第１デ−タ統合手段と、前記１ライン分に相当する
第１統合デ−タを主走査方向位置に対応した異なるアド
レスに夫々順次取り込んで前記第２パルスの一周期の間
に夫々のアドレスに取り込まれる第１統合デ−タのうち
少なくとも一つが前記所定値をとる場合に前記所定値を
前記夫々のアドレスにおける第２統合デ−タとして出力
する第２デ−タ統合手段とを備えたことを特徴とするデ
ジタル画像縮小回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230287A JPH0567206A (ja) | 1991-09-10 | 1991-09-10 | デジタル画像縮小回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230287A JPH0567206A (ja) | 1991-09-10 | 1991-09-10 | デジタル画像縮小回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567206A true JPH0567206A (ja) | 1993-03-19 |
Family
ID=16905452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230287A Pending JPH0567206A (ja) | 1991-09-10 | 1991-09-10 | デジタル画像縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567206A (ja) |
-
1991
- 1991-09-10 JP JP3230287A patent/JPH0567206A/ja active Pending
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