JPH0567953A - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
- Publication number
- JPH0567953A JPH0567953A JP3254203A JP25420391A JPH0567953A JP H0567953 A JPH0567953 A JP H0567953A JP 3254203 A JP3254203 A JP 3254203A JP 25420391 A JP25420391 A JP 25420391A JP H0567953 A JPH0567953 A JP H0567953A
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- JP
- Japan
- Prior art keywords
- circuit
- delay time
- delay
- terminal
- signal
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000005259 measurement Methods 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000000644 propagated effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の製造上のばらつきや、温
度，電源電圧など環境上などのばらつきにより変化する
遅延時間の測定を可能とする。 【構成】 データ入力端子２から入力された信号を遅延
調整端子１に入力される信号により調整するＮ型ＭＯＳ
トランジスタ１０に、３個のナンド回路１１，１２，１
３およびインバータ１４を接続する。そして、発振制御
端子３にＬレベル電圧を印加すると、データ入力端子２
に印加される信号は、データ出力端子４に伝搬し、その
遅延時間は遅延調整端子１に印加される電圧により調整
される一方、発振制御端子３にＨレベル電圧を印加し、
データ入力端子２にＬレベル電圧を印加すると、リング
オシレータが構成され、データ出力端子４には発振信号
が出力される。この発振信号の周波数を測定することに
より遅延回路の遅延時間を測定することができる。
度，電源電圧など環境上などのばらつきにより変化する
遅延時間の測定を可能とする。 【構成】 データ入力端子２から入力された信号を遅延
調整端子１に入力される信号により調整するＮ型ＭＯＳ
トランジスタ１０に、３個のナンド回路１１，１２，１
３およびインバータ１４を接続する。そして、発振制御
端子３にＬレベル電圧を印加すると、データ入力端子２
に印加される信号は、データ出力端子４に伝搬し、その
遅延時間は遅延調整端子１に印加される電圧により調整
される一方、発振制御端子３にＨレベル電圧を印加し、
データ入力端子２にＬレベル電圧を印加すると、リング
オシレータが構成され、データ出力端子４には発振信号
が出力される。この発振信号の周波数を測定することに
より遅延回路の遅延時間を測定することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で形成
された遅延時間調整回路に関する。
された遅延時間調整回路に関する。
【０００２】
【従来の技術】従来、この種の遅延時間調整回路は、例
えば、Ｎ型ＭＯＳトランジスタを用い、このＮ型ＭＯＳ
トランジスタのゲート端子に入力する電圧値によりオン
抵抗を変化させ、入力信号の遅延時間をアナログ的に調
整している。
えば、Ｎ型ＭＯＳトランジスタを用い、このＮ型ＭＯＳ
トランジスタのゲート端子に入力する電圧値によりオン
抵抗を変化させ、入力信号の遅延時間をアナログ的に調
整している。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来の遅延時間調整回路は、半導体集積回路の製造上のば
らつきや温度，電源電圧など環境条件のばらつきにより
変化する遅延時間の測定が困難であるという欠点があ
る。
来の遅延時間調整回路は、半導体集積回路の製造上のば
らつきや温度，電源電圧など環境条件のばらつきにより
変化する遅延時間の測定が困難であるという欠点があ
る。
【０００４】本発明は、上記の問題点にかんがみてなさ
れたもので、遅延時間の測定を容易に行なうことができ
るようにした遅延時間調整回路の提供を目的とする。
れたもので、遅延時間の測定を容易に行なうことができ
るようにした遅延時間調整回路の提供を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の遅延時間調整回路は、データ入力端子から入
力された信号を遅延調整端子に入力される信号により調
整する遅延回路を備えた遅延時間調整回路において、上
記遅延回路の遅延時間を測定するための遅延時間測定回
路を設けた構成としてある。
の本発明の遅延時間調整回路は、データ入力端子から入
力された信号を遅延調整端子に入力される信号により調
整する遅延回路を備えた遅延時間調整回路において、上
記遅延回路の遅延時間を測定するための遅延時間測定回
路を設けた構成としてある。
【０００６】そして、必要に応じ、上記遅延時間調整回
路は、上記遅延回路の出力を反転させるインバータと、
上記データ入力端子からの信号および所定電圧が入力さ
れる第一のナンド回路と、発振制御端子からの信号およ
びインバータの出力が入力される第二のナンド回路と、
第一のナンド回路の出力および第二のナンド回路の出力
が入力され遅延回路の入力信号を出力する第三のナンド
回路とを備えた構成としてある。
路は、上記遅延回路の出力を反転させるインバータと、
上記データ入力端子からの信号および所定電圧が入力さ
れる第一のナンド回路と、発振制御端子からの信号およ
びインバータの出力が入力される第二のナンド回路と、
第一のナンド回路の出力および第二のナンド回路の出力
が入力され遅延回路の入力信号を出力する第三のナンド
回路とを備えた構成としてある。
【０００７】
【作用】上記構成からなる遅延時間調整回路によれば、
遅延時間測定回路により遅延時間の測定を行なうことが
できるようになる。
遅延時間測定回路により遅延時間の測定を行なうことが
できるようになる。
【０００８】特に、遅延時間測定回路を第一ないし第三
のナンド回路を用いて構成した場合には、発振制御端子
にＨレベル電圧を印加し、データ入力端子にＬレベル電
圧を印加すると、リングオシレータが形成され、インバ
ータから発振信号が出力され、この発信信号の周波数を
測定することにより遅延回路の遅延時間が測定される。
のナンド回路を用いて構成した場合には、発振制御端子
にＨレベル電圧を印加し、データ入力端子にＬレベル電
圧を印加すると、リングオシレータが形成され、インバ
ータから発振信号が出力され、この発信信号の周波数を
測定することにより遅延回路の遅延時間が測定される。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の第一の実施例に係る遅延時
間調整回路を示す回路図である。
て説明する。図１は本発明の第一の実施例に係る遅延時
間調整回路を示す回路図である。
【００１０】この遅延時間調整回路は、遅延回路と遅延
時間測定回路の２つの回路で構成されている。遅延回路
は、Ｎ型ＭＯＳトランジスタ１０よりなり、遅延調整端
子１をＮ型ＭＯＳトランジスタ１０のゲート端子に接続
している。そして遅延調整端子１に入力する信号の電圧
値により、Ｎ型ＭＯＳトランジスタ１０のオン抵抗を変
化させアナログ的に遅延時間を調整する。
時間測定回路の２つの回路で構成されている。遅延回路
は、Ｎ型ＭＯＳトランジスタ１０よりなり、遅延調整端
子１をＮ型ＭＯＳトランジスタ１０のゲート端子に接続
している。そして遅延調整端子１に入力する信号の電圧
値により、Ｎ型ＭＯＳトランジスタ１０のオン抵抗を変
化させアナログ的に遅延時間を調整する。
【００１１】一方、遅延時間測定回路は、第一，第二，
および第三のナンド回路としての３個の２入力ＮＡＮＤ
１１，１２，１３を備えている。２入力ＮＡＮＤ１２
は、データ出力端子４の信号と発振制御端子３の信号を
入力し、出力を２入力ＮＡＮＤ１３の片方の入力とする
ことにより、選択的にリングオシレータ回路を形成でき
るようになっている。
および第三のナンド回路としての３個の２入力ＮＡＮＤ
１１，１２，１３を備えている。２入力ＮＡＮＤ１２
は、データ出力端子４の信号と発振制御端子３の信号を
入力し、出力を２入力ＮＡＮＤ１３の片方の入力とする
ことにより、選択的にリングオシレータ回路を形成でき
るようになっている。
【００１２】１４はインバータであって、リングオシレ
ータを形成するために反転論理ゲート段数を奇数段にす
る目的で接続されている。また、２入力ＮＡＮＤ１１
は、リングオシレータにより測定される遅延時間と、実
際に遅延回路として用いるときの遅延時間を合わせるた
めに用いられ、片方の入力は、Ｈレベル電圧ＶDDにクラ
ンプされ、もう片方の入力をデータ入力端子２から受
け、２入力ＮＡＮＤ１３に出力する。２入力ＮＡＮＤ１
３の出力はＮ型ＭＯＳトランジスタ１０の入力となって
いる。
ータを形成するために反転論理ゲート段数を奇数段にす
る目的で接続されている。また、２入力ＮＡＮＤ１１
は、リングオシレータにより測定される遅延時間と、実
際に遅延回路として用いるときの遅延時間を合わせるた
めに用いられ、片方の入力は、Ｈレベル電圧ＶDDにクラ
ンプされ、もう片方の入力をデータ入力端子２から受
け、２入力ＮＡＮＤ１３に出力する。２入力ＮＡＮＤ１
３の出力はＮ型ＭＯＳトランジスタ１０の入力となって
いる。
【００１３】次に、この遅延時間調整回路の動作を説明
する。まず、発振制御端子３にＬレベル電圧を印加する
と、データ入力端子２に印加される信号は、データ出力
端子４に伝搬し、その遅延時間は遅延調整端子１に印加
される電圧により調整される。
する。まず、発振制御端子３にＬレベル電圧を印加する
と、データ入力端子２に印加される信号は、データ出力
端子４に伝搬し、その遅延時間は遅延調整端子１に印加
される電圧により調整される。
【００１４】一方、発振制御端子３にＨレベル電圧を印
加し、データ入力端子２にＬレベル電圧を印加すると、
リングオシレータが構成され、データ出力端子４には発
振信号が出力される。この発振信号の周波数を測定する
ことにより遅延回路の遅延時間を測定することができ
る。
加し、データ入力端子２にＬレベル電圧を印加すると、
リングオシレータが構成され、データ出力端子４には発
振信号が出力される。この発振信号の周波数を測定する
ことにより遅延回路の遅延時間を測定することができ
る。
【００１５】図２は、第二の実施例に係る遅延時間調整
回路を示している。これは遅延回路部分をデジタル回路
で構成した実施例である。直列に接続した複数個の遅延
ゲート２０の各出力をセレクタ回路２１に入力し遅延調
整端子１により選択して用いることにより遅延時間を調
整する。遅延時間の測定回路は、第一の実施例の場合と
全く同じ構成をとる。
回路を示している。これは遅延回路部分をデジタル回路
で構成した実施例である。直列に接続した複数個の遅延
ゲート２０の各出力をセレクタ回路２１に入力し遅延調
整端子１により選択して用いることにより遅延時間を調
整する。遅延時間の測定回路は、第一の実施例の場合と
全く同じ構成をとる。
【００１６】
【発明の効果】以上説明したように、本発明の遅延時間
調整回路によれば、遅延時間測定回路を備えたので、半
導体集積回路の製造上のばらつきや、温度，電源電圧な
どの環境条件のばらつきにより変化する遅延時間の測定
を個別にかつ容易に行なうことができるという効果があ
る。
調整回路によれば、遅延時間測定回路を備えたので、半
導体集積回路の製造上のばらつきや、温度，電源電圧な
どの環境条件のばらつきにより変化する遅延時間の測定
を個別にかつ容易に行なうことができるという効果があ
る。
【図１】本発明の第一の実施例に係る遅延時間調整回路
を示す回路図である。
を示す回路図である。
【図２】本発明の第二の実施例に係る遅延時間調整回路
を示す回路図である。
を示す回路図である。
１ 遅延調整端子 ２ データ入力端子 ３ 発振制御端子 ４ データ出力端子 １０ Ｎ型ＭＯＳトランジスタ １１，１２，１３ ２入力ＮＡＮＤ １４ インバータ ２０ 遅延ゲート ２１ セレクタ回路
Claims (2)
- 【請求項１】 データ入力端子から入力された信号を遅
延調整端子に入力される信号により調整する遅延回路を
備えた遅延時間調整回路において、上記遅延回路の遅延
時間を測定するための遅延時間測定回路を設けたことを
特徴とする遅延時間調整回路。 - 【請求項２】 上記遅延時間調整回路は、上記遅延回路
の出力を反転させるインバータと、上記データ入力端子
からの信号および所定電圧が入力される第一のナンド回
路と、発振制御端子からの信号およびインバータの出力
が入力される第二のナンド回路と、第一のナンド回路の
出力および第二のナンド回路の出力が入力され遅延回路
の入力信号を出力する第三のナンド回路とを備えて構成
されていることを特徴とする請求項１記載の遅延時間調
整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254203A JPH0567953A (ja) | 1991-09-06 | 1991-09-06 | 遅延時間調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254203A JPH0567953A (ja) | 1991-09-06 | 1991-09-06 | 遅延時間調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567953A true JPH0567953A (ja) | 1993-03-19 |
Family
ID=17261689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254203A Pending JPH0567953A (ja) | 1991-09-06 | 1991-09-06 | 遅延時間調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211534B1 (en) | 1998-05-14 | 2001-04-03 | Nec Corporation | Thin film transistor array and method for fabricating the same |
| KR100331263B1 (ko) * | 1999-03-15 | 2002-04-06 | 박종섭 | 반도체장치의 오실레이터 |
| US7525878B2 (en) | 2006-05-31 | 2009-04-28 | Denso Corporation | Time measuring circuit with pulse delay circuit |
-
1991
- 1991-09-06 JP JP3254203A patent/JPH0567953A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211534B1 (en) | 1998-05-14 | 2001-04-03 | Nec Corporation | Thin film transistor array and method for fabricating the same |
| US6569725B1 (en) | 1998-05-14 | 2003-05-27 | Nec Corporation | Thin film transistor array and method for fabricating the same |
| KR100331263B1 (ko) * | 1999-03-15 | 2002-04-06 | 박종섭 | 반도체장치의 오실레이터 |
| US7525878B2 (en) | 2006-05-31 | 2009-04-28 | Denso Corporation | Time measuring circuit with pulse delay circuit |
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