JPH0568028A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0568028A JPH0568028A JP3229274A JP22927491A JPH0568028A JP H0568028 A JPH0568028 A JP H0568028A JP 3229274 A JP3229274 A JP 3229274A JP 22927491 A JP22927491 A JP 22927491A JP H0568028 A JPH0568028 A JP H0568028A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- voltage
- phase
- comparator
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 回線信号に位相の合致したクロックを抽出す
る位相同期回路に関し、高速に引込みが出来る位相同期
回路の提供を目的とする。 【構成】 周波数が入力信号に合致した発振器１の出力
の立上りを立上り微分器２により微分した出力を、積分
器３に入力して鋸波を生成して比較器６とサンプルホー
ルド回路７に入力し、又発振器１の出力の立下りを立下
り微分器４により微分した出力を、積分器５に入力して
鋸波を生成して比較器８に入力し、又立上り検出器９に
て検出した入力信号の立上り検出信号をサンプルホール
ド回路７にトリガーとして入力し、トリガー入力時の積
分器３の出力電圧をサンプルホールドし参照電圧として
比較器６，８に入力し、夫々に入力している鋸波の電圧
と比較し、夫々の比較結果の出力をＦＦ１０のセット，
リセット信号として入力し、ＦＦ１０の出力をクロック
とする構成とする。
る位相同期回路に関し、高速に引込みが出来る位相同期
回路の提供を目的とする。 【構成】 周波数が入力信号に合致した発振器１の出力
の立上りを立上り微分器２により微分した出力を、積分
器３に入力して鋸波を生成して比較器６とサンプルホー
ルド回路７に入力し、又発振器１の出力の立下りを立下
り微分器４により微分した出力を、積分器５に入力して
鋸波を生成して比較器８に入力し、又立上り検出器９に
て検出した入力信号の立上り検出信号をサンプルホール
ド回路７にトリガーとして入力し、トリガー入力時の積
分器３の出力電圧をサンプルホールドし参照電圧として
比較器６，８に入力し、夫々に入力している鋸波の電圧
と比較し、夫々の比較結果の出力をＦＦ１０のセット，
リセット信号として入力し、ＦＦ１０の出力をクロック
とする構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信網等に
て回線信号より該回線信号に位相の合致したクロックを
抽出する位相同期回路の改良に関する。
て回線信号より該回線信号に位相の合致したクロックを
抽出する位相同期回路の改良に関する。
【０００２】
【従来の技術】従来、回線信号より該回線信号に位相の
合致したクロックを抽出するのには、電圧制御水晶発振
器を用い、回線信号の位相と該電圧制御水晶発振器の出
力の位相とを位相比較器にて比較し位相差により生ずる
電圧を該電圧制御水晶発振器の制御電圧として加え該電
圧制御水晶発振器の周波数を変化させ回線信号に位相が
合致したクロックを出力するＰＬＬ回路が用いられてい
る。
合致したクロックを抽出するのには、電圧制御水晶発振
器を用い、回線信号の位相と該電圧制御水晶発振器の出
力の位相とを位相比較器にて比較し位相差により生ずる
電圧を該電圧制御水晶発振器の制御電圧として加え該電
圧制御水晶発振器の周波数を変化させ回線信号に位相が
合致したクロックを出力するＰＬＬ回路が用いられてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、ＰＬＬ
回路では電圧制御水晶発振器の周波数と回線信号との周
波数が合致していても、位相差が大きいと引き込むのに
時間がかかる問題点がある。
回路では電圧制御水晶発振器の周波数と回線信号との周
波数が合致していても、位相差が大きいと引き込むのに
時間がかかる問題点がある。
【０００４】本発明は引込みが高速に出来る位相同期回
路の提供を目的としている。
路の提供を目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の実施例の
位相同期回路のブロック図である。図１に示す如く、周
波数が入力信号に合致した発振器１の出力の立上りを立
上り微分器２により微分した出力を、第１の積分器３に
入力して鋸波を生成して第１の比較器６とサンプルホー
ルド回路７に入力し、又該発振器１の出力の立下りを立
下り微分器４により微分した出力を、第２の積分器５に
入力して鋸波を生成して第２の比較器８に入力し、又立
上り検出器９にて検出した入力信号の立上り検出信号を
該サンプルホールド回路（以下ＳＨと称す）７にトリガ
ーとして入力し、該ＳＨ７では該トリガー入力時の該第
１の積分器３の出力電圧をサンプルホールドし参照電圧
として該第１，第２の比較器６，８に入力し、夫々に入
力している鋸波の電圧と比較し、夫々の比較結果の出力
をフリップフロップ（以下ＦＦと称す）１０のセット，
リセット信号として入力し、該ＦＦ１０の出力をクロッ
クとする構成とする。
位相同期回路のブロック図である。図１に示す如く、周
波数が入力信号に合致した発振器１の出力の立上りを立
上り微分器２により微分した出力を、第１の積分器３に
入力して鋸波を生成して第１の比較器６とサンプルホー
ルド回路７に入力し、又該発振器１の出力の立下りを立
下り微分器４により微分した出力を、第２の積分器５に
入力して鋸波を生成して第２の比較器８に入力し、又立
上り検出器９にて検出した入力信号の立上り検出信号を
該サンプルホールド回路（以下ＳＨと称す）７にトリガ
ーとして入力し、該ＳＨ７では該トリガー入力時の該第
１の積分器３の出力電圧をサンプルホールドし参照電圧
として該第１，第２の比較器６，８に入力し、夫々に入
力している鋸波の電圧と比較し、夫々の比較結果の出力
をフリップフロップ（以下ＦＦと称す）１０のセット，
リセット信号として入力し、該ＦＦ１０の出力をクロッ
クとする構成とする。
【０００６】
【作用】本発明によれば、第１の積分器３の出力の鋸波
を第１の比較器６とＳＨ７に入力し、又第２の積分器５
の出力の上記鋸波と１８０度位相のずれた鋸波を第２の
比較器８に入力し、又立上り検出器９にて入力信号の立
上りを検出した時発するパルスをトリガーとしてＳＨ７
に入力し、トリガー入力時の第１の積分器３の出力の鋸
波の電圧を参照電圧として第１，第２の比較器６，８に
入力し、第１，第２の積分器３，５の出力の鋸波の電圧
と比較し、参照電圧を越えている間はＨレベルで参照電
圧以下の時はＬレベルのパルスを出力する。
を第１の比較器６とＳＨ７に入力し、又第２の積分器５
の出力の上記鋸波と１８０度位相のずれた鋸波を第２の
比較器８に入力し、又立上り検出器９にて入力信号の立
上りを検出した時発するパルスをトリガーとしてＳＨ７
に入力し、トリガー入力時の第１の積分器３の出力の鋸
波の電圧を参照電圧として第１，第２の比較器６，８に
入力し、第１，第２の積分器３，５の出力の鋸波の電圧
と比較し、参照電圧を越えている間はＨレベルで参照電
圧以下の時はＬレベルのパルスを出力する。
【０００７】第１，第２の比較器６，８にて、鋸波電圧
が参照電圧を越え又次に越える迄の間隔は入力信号の１
周期間隔であり、且つ第１の比較器６に入力する鋸波と
第２の比較器８に入力する鋸波とは位相が１８０度ずれ
ているので、第１，第２の比較器６，８より夫々出力す
るＨレベルへの立上りの間隔は入力信号の１周期間隔で
あり、第１の比較器６より出力するＨレベルへの立上り
と、第２の比較器８より出力するＨレベルへの立上りと
の間隔は１／２周期となる。
が参照電圧を越え又次に越える迄の間隔は入力信号の１
周期間隔であり、且つ第１の比較器６に入力する鋸波と
第２の比較器８に入力する鋸波とは位相が１８０度ずれ
ているので、第１，第２の比較器６，８より夫々出力す
るＨレベルへの立上りの間隔は入力信号の１周期間隔で
あり、第１の比較器６より出力するＨレベルへの立上り
と、第２の比較器８より出力するＨレベルへの立上りと
の間隔は１／２周期となる。
【０００８】この間隔が１／２周期となる第１，第２の
比較器６，８よりのＨレベルへの立上りをＦＦ１０のセ
ット，リセット信号として入力するので、ＦＦ１０の出
力よりは、入力信号が入力してから１周期目で入力信号
に位相の合致したクロックが出力される。
比較器６，８よりのＨレベルへの立上りをＦＦ１０のセ
ット，リセット信号として入力するので、ＦＦ１０の出
力よりは、入力信号が入力してから１周期目で入力信号
に位相の合致したクロックが出力される。
【０００９】即ち引込みは高速となる。尚入力信号が停
止してもＳＨ７には参照電圧を保持しているのでＦＦ１
０の出力よりはクロックを出力し続ける。
止してもＳＨ７には参照電圧を保持しているのでＦＦ１
０の出力よりはクロックを出力し続ける。
【００１０】
【実施例】図１は本発明の実施例の位相同期回路のブロ
ック図、図２は本発明の他の実施例の位相同期回路のブ
ロック図、図３は図１の各部の波形のタイムチャート
で、（Ａ）〜（Ｋ）は図１のＡ〜Ｋ点に対応している。
ック図、図２は本発明の他の実施例の位相同期回路のブ
ロック図、図３は図１の各部の波形のタイムチャート
で、（Ａ）〜（Ｋ）は図１のＡ〜Ｋ点に対応している。
【００１１】図１の発振器１は入力信号の周波数と同じ
周波数の図３（Ａ）に示すクロックを出力するものであ
り、このクロックは、立上り微分器２，立下り微分器４
にて立上り，立下りを夫々微分され図３（Ｂ）（Ｃ）に
示す如きパルスが出力され積分器３，５に入力し積分さ
れ図３（Ｄ）（Ｅ）に示す如き夫々１８０度位相のずれ
た鋸波を出力し、図３（Ｄ）に示す積分器３の出力の鋸
波は比較器６及びＳＨ７に入力し、図３（Ｅ）に示す積
分器５の出力の鋸波は比較器８に入力する。
周波数の図３（Ａ）に示すクロックを出力するものであ
り、このクロックは、立上り微分器２，立下り微分器４
にて立上り，立下りを夫々微分され図３（Ｂ）（Ｃ）に
示す如きパルスが出力され積分器３，５に入力し積分さ
れ図３（Ｄ）（Ｅ）に示す如き夫々１８０度位相のずれ
た鋸波を出力し、図３（Ｄ）に示す積分器３の出力の鋸
波は比較器６及びＳＨ７に入力し、図３（Ｅ）に示す積
分器５の出力の鋸波は比較器８に入力する。
【００１２】一方図３（Ｆ）に示す入力信号は立上り検
出器９に入力し、立上りが検出されると図３（Ｇ）に示
す如きパルスが出力されＳＨ７のトリガー信号として入
力する。
出器９に入力し、立上りが検出されると図３（Ｇ）に示
す如きパルスが出力されＳＨ７のトリガー信号として入
力する。
【００１３】ＳＨ７では、トリガー信号入力時点の図３
（Ｄ）に示す鋸波の電圧V X 〔図３（Ｈ）にも示してい
る〕を参照電圧として比較器６，８に入力する。比較器
６，８では、図３（Ｉ）（Ｊ）に示す如く鋸波の電圧が
参照電圧V X より大きいとＨレベル，小さいとＬレベル
の信号を出力する。
（Ｄ）に示す鋸波の電圧V X 〔図３（Ｈ）にも示してい
る〕を参照電圧として比較器６，８に入力する。比較器
６，８では、図３（Ｉ）（Ｊ）に示す如く鋸波の電圧が
参照電圧V X より大きいとＨレベル，小さいとＬレベル
の信号を出力する。
【００１４】比較器６，８にて、鋸波電圧が参照電圧を
越え又次に越える迄の間隔は入力信号の１周期間隔であ
り、且つ比較器６に入力する鋸波と比較器８に入力する
鋸波とは位相が１８０度ずれているので、比較器６より
出力するＨレベルへの立上りと、比較器８より出力する
Ｈレベルへの立上りとの間隔は１／２周期となる。
越え又次に越える迄の間隔は入力信号の１周期間隔であ
り、且つ比較器６に入力する鋸波と比較器８に入力する
鋸波とは位相が１８０度ずれているので、比較器６より
出力するＨレベルへの立上りと、比較器８より出力する
Ｈレベルへの立上りとの間隔は１／２周期となる。
【００１５】この間隔が１／２周期となる夫々の立上り
をセット，リセット信号としてＦＦ１０に入力する。従
ってＦＦ１０よりは図３（Ｋ）に示す如き図３（Ｆ）に
示す入力信号に位相同期したクロックが入力信号入力よ
り１周期後に出力される。
をセット，リセット信号としてＦＦ１０に入力する。従
ってＦＦ１０よりは図３（Ｋ）に示す如き図３（Ｆ）に
示す入力信号に位相同期したクロックが入力信号入力よ
り１周期後に出力される。
【００１６】従って引込みは非常に早くなる。尚入力信
号が停止してもＳＨ７には参照電圧を保持しているので
ＦＦ１０の出力よりはクロックを出力し続ける。
号が停止してもＳＨ７には参照電圧を保持しているので
ＦＦ１０の出力よりはクロックを出力し続ける。
【００１７】尚又発振器１は通常は水晶発振器を用い
る。図２は図１の発振器１を電圧制御水晶発振器（以下
ＶＣＸＯと称す）１１に変更し、又位相比較器１２を設
け、位相比較器１２には入力信号及びＦＦ１０の出力を
入力し、入力信号とＦＦ１０の出力との位相差により生
ずる電圧を制御電圧としてＶＣＸＯ１１に入力するよう
にしたものである。
る。図２は図１の発振器１を電圧制御水晶発振器（以下
ＶＣＸＯと称す）１１に変更し、又位相比較器１２を設
け、位相比較器１２には入力信号及びＦＦ１０の出力を
入力し、入力信号とＦＦ１０の出力との位相差により生
ずる電圧を制御電圧としてＶＣＸＯ１１に入力するよう
にしたものである。
【００１８】このようにすると、ＶＣＸＯ１１の周波数
が入力信号と多少違つていても、立上り微分器２，立下
り微分器４からＦＦ１０迄の回路で前記説明の如き動作
で、入力信号入力から１周期目で入力信号に略位相が合
致したクロックが出力され位相比較器１２に入力し、位
相比較器１２よりの、入力信号との僅かな位相差による
電圧によりＶＣＸＯ１１の周波数を制御し入力信号に位
相が合致したクロックを出力するので従来のＰＬＬ回路
に比し引込みは早くなる。
が入力信号と多少違つていても、立上り微分器２，立下
り微分器４からＦＦ１０迄の回路で前記説明の如き動作
で、入力信号入力から１周期目で入力信号に略位相が合
致したクロックが出力され位相比較器１２に入力し、位
相比較器１２よりの、入力信号との僅かな位相差による
電圧によりＶＣＸＯ１１の周波数を制御し入力信号に位
相が合致したクロックを出力するので従来のＰＬＬ回路
に比し引込みは早くなる。
【００１９】尚ＶＣＸＯ１１は電圧制御発振器でも同様
の動作をする。
の動作をする。
【００２０】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、引込みが高速に出来る位相同期回路が得られる効果
がある。
ば、引込みが高速に出来る位相同期回路が得られる効果
がある。
【図１】は本発明の実施例の位相同期回路のブロック
図、
図、
【図２】は本発明の他の実施例の位相同期回路のブロッ
ク図、
ク図、
【図３】は図１の各部の波形のタイムチャートである。
１は発振器、 ２は立上り微分器、 ３，５は積分器、 ４は立下り微分器、 ６，８は比較器、 ７はサンプルホールド回路、 ９は立上り検出器、 １０はフリップフロップ、 １１は電圧制御水晶発振器、 １２は位相比較器を示す。
Claims (2)
- 【請求項１】 周波数が入力信号に合致した発振器
（１）の出力の立上りを立上り微分器（２）により微分
した出力を、第１の積分器（３）に入力して鋸波を生成
して第１の比較器（６）とサンプルホールド回路（７）
に入力し、 又該発振器（１）の出力の立下りを立下り微分器（４）
により微分した出力を、第２の積分器（５）に入力して
鋸波を生成して第２の比較器（８）に入力し、 又立上り検出器（９）にて検出した入力信号の立上り検
出信号を該サンプルホールド回路（７）にトリガーとし
て入力し、 該サンプルホールド回路（７）では該トリガー入力時の
該第１の積分器（３）の出力電圧をサンプルホールドし
参照電圧として該第１，第２の比較器（６，８）に入力
し、夫々に入力している鋸波の電圧と比較し、夫々の比
較結果の出力をフリップフロップ（１０）のセット，リ
セット信号として入力し、該フリップフロップ（１０）
の出力をクロックとすることを特徴とする位相同期回
路。 - 【請求項２】 請求項１記載の位相同期回路の発振器
（１）を電圧制御発振器（１１）とし、位相比較器（１
２）を設け、該位相比較器（１２）には入力信号及びフ
リップフロップ（１０）の出力を入力し位相差により生
ずる電圧を該電圧制御発振器（１１）の制御電圧として
入力するようにしたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229274A JPH0568028A (ja) | 1991-09-10 | 1991-09-10 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229274A JPH0568028A (ja) | 1991-09-10 | 1991-09-10 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568028A true JPH0568028A (ja) | 1993-03-19 |
Family
ID=16889547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229274A Withdrawn JPH0568028A (ja) | 1991-09-10 | 1991-09-10 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05227145A (ja) * | 1992-02-10 | 1993-09-03 | Oki Electric Ind Co Ltd | クロック発振回路及びクロック抽出回路 |
-
1991
- 1991-09-10 JP JP3229274A patent/JPH0568028A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05227145A (ja) * | 1992-02-10 | 1993-09-03 | Oki Electric Ind Co Ltd | クロック発振回路及びクロック抽出回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |