JPH0570239B2 - - Google Patents
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- JPH0570239B2 JPH0570239B2 JP58127666A JP12766683A JPH0570239B2 JP H0570239 B2 JPH0570239 B2 JP H0570239B2 JP 58127666 A JP58127666 A JP 58127666A JP 12766683 A JP12766683 A JP 12766683A JP H0570239 B2 JPH0570239 B2 JP H0570239B2
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- 239000004065 semiconductor Substances 0.000 claims description 14
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、
例えば、全体で数Ｍ（メガ）ビツトの大記憶容量
を持つダイナミツク型RAM（ランダム・アクセ
ス・メモリ）に有効な技術に関するものである。
例えば、全体で数Ｍ（メガ）ビツトの大記憶容量
を持つダイナミツク型RAM（ランダム・アクセ
ス・メモリ）に有効な技術に関するものである。
半導体素子構造及び配線の微細化の進展に伴
い、ダイナミツク型RAMのような半導体記憶装
置の記憶容量は、益々大きくなつてきている。と
ころが、メガ（Ｍ）ビツト以上の記憶容量を持つ
半導体記憶装置を考えた場合、単に素子の微細化
のみでは、実用的な動作を行わせることが難しい
ものとなる。なぜなら、その電流消費も素子数に
比例して増大するものであり、電流消費によつて
生じる発熱、あるいは動作速度の低下等のように
新たに解決しなければならない問題が生じるから
である。
い、ダイナミツク型RAMのような半導体記憶装
置の記憶容量は、益々大きくなつてきている。と
ころが、メガ（Ｍ）ビツト以上の記憶容量を持つ
半導体記憶装置を考えた場合、単に素子の微細化
のみでは、実用的な動作を行わせることが難しい
ものとなる。なぜなら、その電流消費も素子数に
比例して増大するものであり、電流消費によつて
生じる発熱、あるいは動作速度の低下等のように
新たに解決しなければならない問題が生じるから
である。
この発明の目的は、大記憶容量化と低消費電力
化を図るとともに、アドレス端子数の低減を図る
ための技術を提供することにある。
化を図るとともに、アドレス端子数の低減を図る
ための技術を提供することにある。
この発明の他の目的は、扱い易い大記憶容量化
を図つた半導体記憶装置を提供することにある。
を図つた半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、一つの半導体基板に設けられ、 当該半導体基板の外部との間でデータを入力及
び出力するためのデータバツフアと、 夫々が上記データバツフアに共通接続され、マ
トリツクス状に配置された複数個のメモリブロツ
クと、 上記メモリブロツクを選択するためのブロツク
アドレス信号並びに夫々のメモリブロツク内部を
アドレツシングするためのロウアドレス信号及び
カラムアドレス信号を多重化して入力するため
の、それら各アドレス信号に共通のアドレス端子
と、 ブロツクアドレスストローブ信号が有効にされ
るタイミングに同期して上記アドレス端子から供
給されるブロツクアドレス信号を取り込んで当該
ブロツクアドレス信号に対応される一つのメモリ
ブロツクを選択するためのブロツク選択信号を生
成し、これによつて生成されたブロツク選択信号
の状態を当該ブロツクアドレスストローブ信号の
有効な期間維持するブロツクアドレスデコーダ
と、を備え、 上記夫々のメモリブロツクは、選択端子がワー
ド線に接続されデータ入出力端子がデータ線に接
続された複数個のダイナミツク型メモリセルと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記ロウアドレス信号及びカラムアド
レス信号をデコードして当該アドレス信号に応ず
るメモリセルのワード線及びデータ線を選択する
ためのアドレスデコーダと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、前記アドレスデコーダで選択されたワ
ード線に選択端子が結合されたメモリセルからデ
ータ線に読出されたデータを当該データ線上で増
幅するセンスアンプと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記センスアンプで増幅され且つアド
レスデコーダで選択されたデータ線からの読出し
データを更に増幅して上記データバツフアに供給
可能とし、また上記データバツフアから出力され
る書込みデータを取り込んで、上記アドレスデコ
ーダで選択されたワード線及びデータ線のメモリ
セルに供給可能とする入出力回路とを備えて、 半導体記憶装置を構成することにより、メモリ
ブロツクをマトリツクス配置して記憶容量の大規
模化を図るとき、アドレス端子数の増大防止、外
部からのアクセス動作の全体的な高速化、同地メ
モリブロツク内での連続アクセスの高速化、及び
低消費電力化のそれぞれを実現するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、一つの半導体基板に設けられ、 当該半導体基板の外部との間でデータを入力及
び出力するためのデータバツフアと、 夫々が上記データバツフアに共通接続され、マ
トリツクス状に配置された複数個のメモリブロツ
クと、 上記メモリブロツクを選択するためのブロツク
アドレス信号並びに夫々のメモリブロツク内部を
アドレツシングするためのロウアドレス信号及び
カラムアドレス信号を多重化して入力するため
の、それら各アドレス信号に共通のアドレス端子
と、 ブロツクアドレスストローブ信号が有効にされ
るタイミングに同期して上記アドレス端子から供
給されるブロツクアドレス信号を取り込んで当該
ブロツクアドレス信号に対応される一つのメモリ
ブロツクを選択するためのブロツク選択信号を生
成し、これによつて生成されたブロツク選択信号
の状態を当該ブロツクアドレスストローブ信号の
有効な期間維持するブロツクアドレスデコーダ
と、を備え、 上記夫々のメモリブロツクは、選択端子がワー
ド線に接続されデータ入出力端子がデータ線に接
続された複数個のダイナミツク型メモリセルと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記ロウアドレス信号及びカラムアド
レス信号をデコードして当該アドレス信号に応ず
るメモリセルのワード線及びデータ線を選択する
ためのアドレスデコーダと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、前記アドレスデコーダで選択されたワ
ード線に選択端子が結合されたメモリセルからデ
ータ線に読出されたデータを当該データ線上で増
幅するセンスアンプと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記センスアンプで増幅され且つアド
レスデコーダで選択されたデータ線からの読出し
データを更に増幅して上記データバツフアに供給
可能とし、また上記データバツフアから出力され
る書込みデータを取り込んで、上記アドレスデコ
ーダで選択されたワード線及びデータ線のメモリ
セルに供給可能とする入出力回路とを備えて、 半導体記憶装置を構成することにより、メモリ
ブロツクをマトリツクス配置して記憶容量の大規
模化を図るとき、アドレス端子数の増大防止、外
部からのアクセス動作の全体的な高速化、同地メ
モリブロツク内での連続アクセスの高速化、及び
低消費電力化のそれぞれを実現するものである。
第１図には、この実施例のメモリセルのアドレ
ス構成を示すブロツク図が示されている。特に制
限されないが、この実施例では、約4Mビツトの
大記憶容量を持つダイナミツク型RAMを例にし
て説明する。
ス構成を示すブロツク図が示されている。特に制
限されないが、この実施例では、約4Mビツトの
大記憶容量を持つダイナミツク型RAMを例にし
て説明する。
特に制限されないが、メモリは、256Kビツト
づつの記憶容量を持つメモリブロツクＢ００〜Ｂ
３３のように16分割されて構成される。各メモリ
ブロツクＢ００〜Ｂ３３は、それぞれ512本のワ
ード線と512本のデータ線とにより構成される。
各メモリブロツクＢ００〜Ｂ３３には、それぞれ
上記ワード線とデータ線とを選択するアドレスデ
コーダ回路が設けられるとともに、その書込み用
の入力回路と、読み出し用の出力回路とが設けら
れる。そして、これらの入力回路の入力端子と出
力回路の出力端子とは、共通化されて、データ出
力バツフアの入力端子とデータ入力バツフアの出
力端子に接続される。これらのデータ出力バツフ
アの出力端子とデータ入力バツフアの入力端子と
は、共通の外部端子に接続される。なお、複数ビ
ツトＮからなるデータの書込み又は読み出しを行
う場合、上記各メモリブロツクＢ００〜Ｂ３３に
設けられる入力回路及び出力回路は、それぞれＮ
個の回路が設けられる。また、これに従つてデー
タ出力バツフアとデータ入力バツフアとは、それ
ぞれＮ個づつ設けられるものである。なお、この
ようにＮビツトのデータを並列的に書込み又は読
み出す場合には、これに従つてワード線とデータ
線の数が設定される。
づつの記憶容量を持つメモリブロツクＢ００〜Ｂ
３３のように16分割されて構成される。各メモリ
ブロツクＢ００〜Ｂ３３は、それぞれ512本のワ
ード線と512本のデータ線とにより構成される。
各メモリブロツクＢ００〜Ｂ３３には、それぞれ
上記ワード線とデータ線とを選択するアドレスデ
コーダ回路が設けられるとともに、その書込み用
の入力回路と、読み出し用の出力回路とが設けら
れる。そして、これらの入力回路の入力端子と出
力回路の出力端子とは、共通化されて、データ出
力バツフアの入力端子とデータ入力バツフアの出
力端子に接続される。これらのデータ出力バツフ
アの出力端子とデータ入力バツフアの入力端子と
は、共通の外部端子に接続される。なお、複数ビ
ツトＮからなるデータの書込み又は読み出しを行
う場合、上記各メモリブロツクＢ００〜Ｂ３３に
設けられる入力回路及び出力回路は、それぞれＮ
個の回路が設けられる。また、これに従つてデー
タ出力バツフアとデータ入力バツフアとは、それ
ぞれＮ個づつ設けられるものである。なお、この
ようにＮビツトのデータを並列的に書込み又は読
み出す場合には、これに従つてワード線とデータ
線の数が設定される。
第３図には、１つのメモリブロツクの一実施例
の回路図が代表として示されている。
の回路図が代表として示されている。
同図に示した実施例回路では、ｎチヤンネル
MOSFETを代表とするIGFET（Insulated−Gate
Field Effect Transistor）を例にして説明する。
MOSFETを代表とするIGFET（Insulated−Gate
Field Effect Transistor）を例にして説明する。
１ビツトのメモリセルMCは、その代表として
示されているように情報記憶キヤパシタCsとア
ドレス選択用MOSFETQmとからなり、論理
“１”，“０”の情報はキヤパシタCsに電荷が有る
か無いかの形で記憶される。
示されているように情報記憶キヤパシタCsとア
ドレス選択用MOSFETQmとからなり、論理
“１”，“０”の情報はキヤパシタCsに電荷が有る
か無いかの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
にしてキヤパシタCsを共通のデータ線DLにつな
ぎ、データ線DLの電位がキヤパシタCsに蓄積さ
れた電荷量に応じてどのような変化が起きるかを
センスすることによつて行われる。
メモリセルMCを小さく形成し、かつ共通のデ
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクスにしてあるため、上
記キヤパシタCsと、共通データ線DLの浮遊容量
Coとの関係、すなわち、Cs／Coの比が非常に小
さな値になる。したがつて、上記キヤパシタCs
に蓄積された電荷量によるデータ線DLの電位変
化は、非常に微少な信号となつている。
ータ線DLに多くのメモリセルをつないで高集積
大容量のメモリマトリツクスにしてあるため、上
記キヤパシタCsと、共通データ線DLの浮遊容量
Coとの関係、すなわち、Cs／Coの比が非常に小
さな値になる。したがつて、上記キヤパシタCs
に蓄積された電荷量によるデータ線DLの電位変
化は、非常に微少な信号となつている。
このような微少な信号を検出するための基準と
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。キヤパシタCdは、アド
レツシングに先立つて、MOSFETQd′によつて
接地電位に充電される。
してダミーセルDCが設けられている。このダミ
ーセルDCは、そのキヤパシタCdの容量値がメモ
リセルMCのキヤパシタCsのほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設
計定数で作られている。キヤパシタCdは、アド
レツシングに先立つて、MOSFETQd′によつて
接地電位に充電される。
上記のように、キヤパシタDdは、キヤパシタ
Csの約半分の容量値に設定されているので、メ
モリセルMCからの読み出し信号のほぼ半分に等
しい基準電圧を形成することになる。
Csの約半分の容量値に設定されているので、メ
モリセルMCからの読み出し信号のほぼ半分に等
しい基準電圧を形成することになる。
センスアンプSAは、上記アドレツシングによ
り生じるこのような電位変化の差を、タイミング
信号（センスアンプ制御信号）φpa1，φpa2で決
まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との間に結合される。各ワード線WLは双方のデ
ータ線対と交差しているので、ワード線WLに生
じる雑音成分が静電結合によりデータ線にのつて
も、その雑音成分が双方のデータ線対DL，に
等しく現れ、差動型のセンスアンプSAによつて
相殺される。
り生じるこのような電位変化の差を、タイミング
信号（センスアンプ制御信号）φpa1，φpa2で決
まるセンス期間に拡大するセンスアンプであり
（その動作は後述する）、１対の平行に配置された
相補データ線DL，にその入出力ノードが結合
されている。相補データ線DL，に結合される
メモリセルの数は、検出精度を上げるため等しく
され、DL，のそれぞれに１個ずつのダミーセ
ルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補対データ線の一方
との間に結合される。各ワード線WLは双方のデ
ータ線対と交差しているので、ワード線WLに生
じる雑音成分が静電結合によりデータ線にのつて
も、その雑音成分が双方のデータ線対DL，に
等しく現れ、差動型のセンスアンプSAによつて
相殺される。
上記アドレツシングにおいて、相補データ線対
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
DL，の一方に結合されたメモリセルMCが選
択された場合、他方のデータ線には必ずダミーセ
ルDCが結合されるように一対のダミーワード線
DWL，の一方が選択される。
上記センスアンプSAは、一対の交差結線され
たMOSFETQ1，Q2を有し、これらの正帰還作
用により、相補データ線DL，に現れた微少な
信号を差動的に増幅する。この正帰還動作は、２
段回に分けておこなわれる。すなわち、比較的小
さいコンダクタンス特性にされたMOSFETQ7が
比較的早いタイミング信号φpa1によつて導通し
始めると同時に正帰還動作が開始され、アドレツ
シングによつて相補データ線DL，に与えられ
た電位差に基づき高い方のデータ線電位は遅い速
度で、低い方のそれは速い速度で共にその差が広
がりながら下降していく。上記電位差がある程度
大きくなつたタイミングで比較的大きいコンダク
タス特性にされたMOSFETQ8がタイミング信号
φpa2によつて導通されるので、上記低い方のデ
ータ線電位が急速に低下する。このように２段階
にわけてセンスアンプSAの動作を行わせること
によつて、上記高い方の電位落ち込みを防止す
る。こうして低い方の電位が交差結合MOSFET
のしきい値電圧以下に低下したとき正帰還動作が
終了し、高い方の電位の下降は電源電圧Vccより
低く上記しきい値電圧より高い電位に留まるとと
もに、低い方の電位は最終的に接地電位（0V）
に到達する。
たMOSFETQ1，Q2を有し、これらの正帰還作
用により、相補データ線DL，に現れた微少な
信号を差動的に増幅する。この正帰還動作は、２
段回に分けておこなわれる。すなわち、比較的小
さいコンダクタンス特性にされたMOSFETQ7が
比較的早いタイミング信号φpa1によつて導通し
始めると同時に正帰還動作が開始され、アドレツ
シングによつて相補データ線DL，に与えられ
た電位差に基づき高い方のデータ線電位は遅い速
度で、低い方のそれは速い速度で共にその差が広
がりながら下降していく。上記電位差がある程度
大きくなつたタイミングで比較的大きいコンダク
タス特性にされたMOSFETQ8がタイミング信号
φpa2によつて導通されるので、上記低い方のデ
ータ線電位が急速に低下する。このように２段階
にわけてセンスアンプSAの動作を行わせること
によつて、上記高い方の電位落ち込みを防止す
る。こうして低い方の電位が交差結合MOSFET
のしきい値電圧以下に低下したとき正帰還動作が
終了し、高い方の電位の下降は電源電圧Vccより
低く上記しきい値電圧より高い電位に留まるとと
もに、低い方の電位は最終的に接地電位（0V）
に到達する。
上記のアドレツシングの際、一旦破壊されかか
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。しかしながら、前述のようにハイレベルが電
源電位Vccに対して一定以上落ち込むと、何回か
の読み出し、再書込みを繰り返しているうちに論
理“０”として読み取られるところの誤動作が生
じる。この誤動作を防ぐために設けられるのがア
クテイブリストア回路ARである。このアクテイ
ブリストア回路ARは、タイミング信号φresによ
り起動され、ロウレベルの信号に対して何ら影響
を与えずハイレベルの信号にのみ選択的に電源電
圧Vccの電位にブートストする働きがある。
つたメモリセルMCの記憶情報は、このセンス動
作によつて得られたハイレベル若しくはロウレベ
ルの電位をそのまま受け取ることによつて回復す
る。しかしながら、前述のようにハイレベルが電
源電位Vccに対して一定以上落ち込むと、何回か
の読み出し、再書込みを繰り返しているうちに論
理“０”として読み取られるところの誤動作が生
じる。この誤動作を防ぐために設けられるのがア
クテイブリストア回路ARである。このアクテイ
ブリストア回路ARは、タイミング信号φresによ
り起動され、ロウレベルの信号に対して何ら影響
を与えずハイレベルの信号にのみ選択的に電源電
圧Vccの電位にブートストする働きがある。
同図において代表として示されているデータ線
対DL，は、カラムスイツチCWを構成する
MOSFETQ3，Q4を介してコモン相補データ線
対CDL，に接続される。他の代表として示
されているデータ線対についても同様な
MOSFETQ5，Q6を介してコモン相補データ線
対CDL，に接続される。このコモン相補デ
ータ線対CDL，には、メインアンプを含む
出力回路OAの入力端子と入力回路IAの出力端子
に接続される。これらの出力回路OAの出力端子
と入力回路IAの入力端子とは、共通化され他の
メモリブロツクとも共通化されてデータ出力バツ
フアDOB（図示せず）の入力端子及びデータ入力
バツフアDIBの出力端子に接続される。
対DL，は、カラムスイツチCWを構成する
MOSFETQ3，Q4を介してコモン相補データ線
対CDL，に接続される。他の代表として示
されているデータ線対についても同様な
MOSFETQ5，Q6を介してコモン相補データ線
対CDL，に接続される。このコモン相補デ
ータ線対CDL，には、メインアンプを含む
出力回路OAの入力端子と入力回路IAの出力端子
に接続される。これらの出力回路OAの出力端子
と入力回路IAの入力端子とは、共通化され他の
メモリブロツクとも共通化されてデータ出力バツ
フアDOB（図示せず）の入力端子及びデータ入力
バツフアDIBの出力端子に接続される。
ロウデコーダ及びカラムデコーダＲ，Ｃ−
DCRは、アドレスバツフアから時系列的に伝え
られたアドレス信号を取り込み、１本のワード線
及びダミーワード線並びにカラムスイツチ選択信
号を形成してメモリセル及びダミーセルのアドレ
ツシングを行う。
DCRは、アドレスバツフアから時系列的に伝え
られたアドレス信号を取り込み、１本のワード線
及びダミーワード線並びにカラムスイツチ選択信
号を形成してメモリセル及びダミーセルのアドレ
ツシングを行う。
次に、この実施例の半導体記憶装置のアドレス
設定動作を第２図のタイミング図に従つて説明す
る。
設定動作を第２図のタイミング図に従つて説明す
る。
この実施例では、特に制限されないが、上記メ
モリブロツクＢ００〜Ｂ３３を選択するアドレス
信号と各メモリブロツクのワード線とデータ線と
を選択するアドレス信号とが共通のアドレス端子
から多重化されて供給される。
モリブロツクＢ００〜Ｂ３３を選択するアドレス
信号と各メモリブロツクのワード線とデータ線と
を選択するアドレス信号とが共通のアドレス端子
から多重化されて供給される。
すなわち、４ビツトからなるブロツクアドレス
信号BAは、ブロツクアドレスストローブ信号
BASのロウレベルに同期して入力される。この
ブロツクアドレス信号BAは、図示しないブロツ
クアドレスデコーダに取り込まれ、上記メモリブ
ロツクＢ００〜Ｂ３３のうち、１つのメモリブロ
ツクを活性化するために用いられる。すなわち、
上記ブロツクアドレス信号の有効性を示すブロツ
クアドレスストローブ信号のアサートタイミング
に同期して、メモリセル選択のためのアドレス信
号と共通のアドレス端子から上記ブロツクアドレ
ス信号が取込まれ、それが、ブロツクアドレスス
トローブ信号のアサート期間中、内部の適宜の保
持手段により保持され、上記ブロツクアドレスデ
コーダのデコード出力によつてメモリブロツクＢ
００〜Ｂ３３のうち所望のブロツクが選択される
ことによつて当該所望ブロツクのみが活性化され
る。このとき、非選択状態のメモリブロツクは非
活性状態とされる。次に、９ビツトからなるロウ
アドレス信号RAは、ロウアドレスストローブ信
号のロウレベルに同期して入力される。こ
のロウアドレス信号RAは、上記選択されたメモ
リブロツクの上記ロウデコーダＲ−DCRに取り
込まれ、ワード線選択タイミング信号に従つて１
つのワード線を選択状態にするとともに、センス
アンプを活性化する。
信号BAは、ブロツクアドレスストローブ信号
BASのロウレベルに同期して入力される。この
ブロツクアドレス信号BAは、図示しないブロツ
クアドレスデコーダに取り込まれ、上記メモリブ
ロツクＢ００〜Ｂ３３のうち、１つのメモリブロ
ツクを活性化するために用いられる。すなわち、
上記ブロツクアドレス信号の有効性を示すブロツ
クアドレスストローブ信号のアサートタイミング
に同期して、メモリセル選択のためのアドレス信
号と共通のアドレス端子から上記ブロツクアドレ
ス信号が取込まれ、それが、ブロツクアドレスス
トローブ信号のアサート期間中、内部の適宜の保
持手段により保持され、上記ブロツクアドレスデ
コーダのデコード出力によつてメモリブロツクＢ
００〜Ｂ３３のうち所望のブロツクが選択される
ことによつて当該所望ブロツクのみが活性化され
る。このとき、非選択状態のメモリブロツクは非
活性状態とされる。次に、９ビツトからなるロウ
アドレス信号RAは、ロウアドレスストローブ信
号のロウレベルに同期して入力される。こ
のロウアドレス信号RAは、上記選択されたメモ
リブロツクの上記ロウデコーダＲ−DCRに取り
込まれ、ワード線選択タイミング信号に従つて１
つのワード線を選択状態にするとともに、センス
アンプを活性化する。
次に、９ビツトからなるカラムアドレス信号
CAは、カラムアドレスストローブ信号のロ
ウレベルに同期して入力される。このカラムアド
レス信号CAは、上記選択されたメモリブロツク
の上記カラムデコーダＣ−DCRに取り込まれ、
データ線選択タイミング信号に従つて１対のデー
タ線を選択状態にする。言い換えれば、上記カラ
ムスイツチ回路CWを構成する一対のMOSFET
をオン状態にして相補データ線対DL，と共通
データ線対DCL，とを接続する。
CAは、カラムアドレスストローブ信号のロ
ウレベルに同期して入力される。このカラムアド
レス信号CAは、上記選択されたメモリブロツク
の上記カラムデコーダＣ−DCRに取り込まれ、
データ線選択タイミング信号に従つて１対のデー
タ線を選択状態にする。言い換えれば、上記カラ
ムスイツチ回路CWを構成する一対のMOSFET
をオン状態にして相補データ線対DL，と共通
データ線対DCL，とを接続する。
この時、読み出し動作ならば、ライトイネーブ
ル信号がハイレベルとされ、その信号によつ
て選択されたメモリブロツクの出力回路OAのみ
が活性化されて読出し信号をデータ出力バツフア
に伝える。
ル信号がハイレベルとされ、その信号によつ
て選択されたメモリブロツクの出力回路OAのみ
が活性化されて読出し信号をデータ出力バツフア
に伝える。
この実施例では、同じメモリブロツクに対して
連続してアクセスする時には、上記ブロツクアド
レスストローブ信号がロウレベルのままと
される。したがつて、以後の動作ではロウアドレ
スストローブ信号とカラムアドレスストロ
ーブ信号のみが発生され、それぞれに同期
して次のアドレス信号RA，CAが時系列的に入
力される。次の動作サイクルが書込み動作なら
ば、ライトイネーブル信号がロウレベルにさ
れる。これにより、上記選択されたメモリブロツ
クの入力回路IAのみが活性化されたデータ入力
バツフアから供給された書込みデータを選択され
たメモリセルに書込むものである。
連続してアクセスする時には、上記ブロツクアド
レスストローブ信号がロウレベルのままと
される。したがつて、以後の動作ではロウアドレ
スストローブ信号とカラムアドレスストロ
ーブ信号のみが発生され、それぞれに同期
して次のアドレス信号RA，CAが時系列的に入
力される。次の動作サイクルが書込み動作なら
ば、ライトイネーブル信号がロウレベルにさ
れる。これにより、上記選択されたメモリブロツ
クの入力回路IAのみが活性化されたデータ入力
バツフアから供給された書込みデータを選択され
たメモリセルに書込むものである。
なお、非選択のメモリブロツクは、プリチヤー
ジ状態を維持して、アドレスデコーダ、センスア
ンプ、及び入力回路、出力回路は、非動作状態と
されるので、この間何も直流電流の消費を行わな
い。また、特に制限されないが、全メモリブロツ
クに共通にロウアドレス信号を供給することによ
つて全メモリブロツクに対して一斉にリフレツシ
ユを施すようにするものであつてよい。
ジ状態を維持して、アドレスデコーダ、センスア
ンプ、及び入力回路、出力回路は、非動作状態と
されるので、この間何も直流電流の消費を行わな
い。また、特に制限されないが、全メモリブロツ
クに共通にロウアドレス信号を供給することによ
つて全メモリブロツクに対して一斉にリフレツシ
ユを施すようにするものであつてよい。
(1) 複数のメモリブロツクを形成し、非選択状態
のメモリブロツクを非活性化状態に制御するよ
うにしたので、大記憶容量化にもかかわらず低
消費電力化を達成することができるという効果
が得られる。
のメモリブロツクを非活性化状態に制御するよ
うにしたので、大記憶容量化にもかかわらず低
消費電力化を達成することができるという効果
が得られる。
(2) 同じメモリブロツク内のメモリセルを選択す
るときには、そのメモリブロツクを選択状態に
保持しておいてロウアドレス信号とカラムアド
レス信号の供給するものである。したがつて、
メモリブロツク内でのメモリセルを選択するだ
けでよいので、大記憶容量化にもかかわらず高
速動作を実現できるという効果が得られる。な
お、メモリに対するデータの書込み又は読み出
しは、通常連続したアドレスに対して行うこと
が多いので、実際の使用上では、殆ど同じメモ
リブロツク内での連続アクセスが多くなるもの
である。
るときには、そのメモリブロツクを選択状態に
保持しておいてロウアドレス信号とカラムアド
レス信号の供給するものである。したがつて、
メモリブロツク内でのメモリセルを選択するだ
けでよいので、大記憶容量化にもかかわらず高
速動作を実現できるという効果が得られる。な
お、メモリに対するデータの書込み又は読み出
しは、通常連続したアドレスに対して行うこと
が多いので、実際の使用上では、殆ど同じメモ
リブロツク内での連続アクセスが多くなるもの
である。
(3) 上記メモリブロツクに対するアドレツシング
をインデツクスのように使用できるという効果
が得られる。
をインデツクスのように使用できるという効果
が得られる。
(4) ３種類のアドレス信号を多重化して供給する
ことによつて、アドレス端子数を少なくするこ
とができるという効果が得られる。
ことによつて、アドレス端子数を少なくするこ
とができるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、分割されて構成された１つのメモ
リブロツクに収容する記憶容量は、64Kビツト、
16Kビツト等であつてもよい。また、その分割数
は、2n（ｎは整数）個にすることがその選択に便
利である。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、分割されて構成された１つのメモ
リブロツクに収容する記憶容量は、64Kビツト、
16Kビツト等であつてもよい。また、その分割数
は、2n（ｎは整数）個にすることがその選択に便
利である。
以上の説明では主として本願発明者によつてな
された発明をその背景となつた技術分野であるダ
イナミツク型RAMに適用した場合について説明
したが、これに限定されるものではなく、Ｍビツ
トを越える大記憶容量を持つマスク型ROM、各
種プログラマブルROMにも同様に適用すること
ができるものである。
された発明をその背景となつた技術分野であるダ
イナミツク型RAMに適用した場合について説明
したが、これに限定されるものではなく、Ｍビツ
トを越える大記憶容量を持つマスク型ROM、各
種プログラマブルROMにも同様に適用すること
ができるものである。
第１図には、この発明に係る半導体記憶装置に
おけるメモリセルのアドレス構成を示すブロツク
図、第２図は、第１図の半導体記憶装置のアドレ
ス設定動作の一実施例を示すタイミング図、第３
図は、第１図の１つのメモリブロツクの一実施例
を示す回路図である。 MC……メモリセル、DC……ダミーセル、CW
……カラムスイツチ、SA……センスアンプ、
AR……アクテイブリストア回路、Ｒ，Ｃ−DCR
……ロウ／カラムデコーダ、OA……出力回路、
IA……入力回路、Ｂ００〜Ｂ３３……メモリブ
ロツク。
おけるメモリセルのアドレス構成を示すブロツク
図、第２図は、第１図の半導体記憶装置のアドレ
ス設定動作の一実施例を示すタイミング図、第３
図は、第１図の１つのメモリブロツクの一実施例
を示す回路図である。 MC……メモリセル、DC……ダミーセル、CW
……カラムスイツチ、SA……センスアンプ、
AR……アクテイブリストア回路、Ｒ，Ｃ−DCR
……ロウ／カラムデコーダ、OA……出力回路、
IA……入力回路、Ｂ００〜Ｂ３３……メモリブ
ロツク。
Claims (1)
- 【特許請求の範囲】 １ 一つの半導体基板に設けられ、 当該半導体基板の外部との間でデータを入力及
び出力するためのデータバツフアと、 夫々が上記データバツフアに共通接続され、マ
トリツクス状に配置された複数個のメモリブロツ
クと、 上記メモリブロツクを選択するためのブロツク
アドレス信号並びに夫々のメモリブロツク内部を
アドレツシングするためのロウアドレス信号及び
カラムアドレス信号を多重化して入力するため
の、それら各アドレス信号に共通のアドレス端子
と、 ブロツクアドレスストローブ信号が有効にされ
るタイミングに同期して上記アドレス端子から供
給されるブロツクアドレス信号を取り込んで当該
ブロツクアドレス信号に対応される一つのメモリ
ブロツクを選択するためのブロツク選択信号を生
成し、これによつて生成されたブロツク選択信号
の状態を当該ブロツクアドレスストローブ信号の
有効な期間維持するブロツクアドレスデコーダ
と、を備え、 上記夫々のメモリブロツクは、選択端子がワー
ド線に接続されデータ入出力端子がデータ線に接
続された複数個のダイナミツク型メモリセルと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記ロウアドレス信号及びカラムアド
レス信号をデコードして当該アドレス信号に応ず
るメモリセルのワード線及びデータ線を選択する
ためのアドレスデコーダと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、前記アドレスデコーダで選択されたワ
ード線に選択端子が結合されたメモリセルからデ
ータ線に読出されたデータを当該データ線上で増
幅するセンスアンプと、 当該メモリブロツクに対応して上記ブロツクア
ドレスデコーダから供給されるブロツク選択信号
が有効にされた状態で活性化され、その活性状態
において、上記センスアンプで増幅され且つアド
レスデコーダで選択されたデータ線からの読出し
データを更に増幅して上記データバツフアに供給
可能とし、また上記データバツフアから出力され
る書込みデータを取り込んで、上記アドレスデコ
ーダで選択されたワード線及びデータ線のメモリ
セルに供給可能とする入出力回路とを備えて、 成るものであることを特徴とする半導体記憶装
置。 ２ 上記データバツフアは複数ビツトのデータを
並列的に入出力可能であり、 上記アドレスデコーダは、上記データバツフア
の並列入出力ビツト数に等しいビツト数のメモリ
セルを上記入出力回路に導通させ、 上記入出力回路は上記データバツフアの並列入
出力ビツト数に等しいビツト数の書込みデータ及
び読み出しデータを上記データバツフアとの間で
やりとりするものであることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127666A JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127666A JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020384A JPS6020384A (ja) | 1985-02-01 |
| JPH0570239B2 true JPH0570239B2 (ja) | 1993-10-04 |
Family
ID=14965713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127666A Granted JPS6020384A (ja) | 1983-07-15 | 1983-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020384A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3449929B2 (ja) * | 1998-09-08 | 2003-09-22 | 日本スピードショア株式会社 | 工作加工方法 |
-
1983
- 1983-07-15 JP JP58127666A patent/JPS6020384A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020384A (ja) | 1985-02-01 |
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