JPH057135A

JPH057135A - 波形整形回路およびデイジタル信号解析装置

Info

Publication number: JPH057135A
Application number: JP27018891A
Authority: JP
Inventors: Sumio Saito; 澄夫斉藤
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1990-09-29
Filing date: 1991-09-21
Publication date: 1993-01-14
Anticipated expiration: 2016-05-08
Also published as: JP3163484B2

Abstract

(57)【要約】【目的】入力されるディジタル信号を、その振幅変化
やオフセットの影響をを受けずに安定に波形整形する。【構成】入力されるディジタル信号は、レベルシフタ
１２を介して中間電圧検出回路１５へ入力される。中間
電圧検出回路１５は、入力されたディジタル信号のハイ
レベルとローレベルとの中間の電圧Ｖ₀を検出して、制
御回路２１の減算器２２へ出力する。制御回路２１は、
中間の電圧Ｖ₀と参照電圧Ｖ_rとの差信号を、低域通過
フィルタ２５を介してレベルシフタ１２へ出力し、中間
の電圧Ｖ₀が参照電圧Ｖ_rに近づく方向にレベルシフタ
１２のシフト量を制御する。レベルシフタ１２によって
レベルシフトされたディジタル信号は、参照電圧Ｖ_rを
しきい値とするコンパレータ２０へ入力されて波形整形
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されるディジタル
信号を波形整形して出力する波形整形回路および、ロジ
ックアナライザや誤り測定装置などのようにクロック信
号に同期して入力されるディジタル信号を解析するディ
ジタル信号解析装置に関する。

【０００２】

【従来の技術と解決しようとする課題】一般に、前述し
たロジックアナライザや誤り測定装置等のディジタル信
号解析装置では、外部から入力されるディジタル信号
を、コンパレータで構成される波形整形回路によって波
形整形した後、その２値判定を行なうよう構成されてい
る。

【０００３】この種の波形整形回路では、コンパレータ
の動作点を、入力されるディジタル信号のオフセットに
対応し、且つノイズの影響を受けない最良の動作点に設
定する必要がある。この動作点を設定するために、従来
は、次の３つの方法のいずれかを実施していた。

【０００４】（１）コンパレータの出力波形をモニタし
ながらコンパレータに対するしきい値レベル（参照電
圧）を手動で最適状態に設定する手法。

【０００５】（２）入力されるディジタル信号をコンデ
ンサを介してコンパレータに入力させてオフセットの影
響を除く手法。

【０００６】（３）入力されるディジタル信号の直流平
均レベルを予め想定してレベルシフタで手動可変してコ
ンパレータに入力する手法。

【０００７】しかしながら、前述した（１）、（３）の
手法では、手動による動作点設定が煩しく、入力信号の
レベルやオフセットが変わる毎にその設定動作を行なわ
なければならない。

【０００８】また、前述した（２）の手法では、入力さ
れるディジタル信号のマーク率（発生する全ビット数と
その中に含まれるマーク数との比）に応じてコンパレー
タに入力されるディジタル信号のオフセット電圧が変化
してしまい、固定したしきい値で、確実な波形整形が行
なえない。

【０００９】このため、入力されるディジタル信号のハ
イレベル電圧とローレベル電圧の中間電圧をしきい値と
してコンパレータに入力する手法も考えられる。

【００１０】ところが、この手法は、同相入力範囲の広
い比較的低速のコンパレータの場合に有効であるが、超
高周波（数ＧＨｚ）の信号を波形整形するためのコンパ
レータのように、同相入力範囲が極めて狭い場合には、
入力信号のオフセット電圧の変化によってコンパレータ
自身が飽和してしまい、正常な波形整形動作が行なえな
いという問題がある。

【００１１】一方、波形整形したディジタル信号の２値
判定を行なって、そのディジタルデータを解析するディ
ジタル信号解析装置は、従来から図１７に示すように構
成されている。

【００１２】即ち、一方の入力端子１に入力される被測
定データ信号は、参照電圧発生器２からの参照電圧Ｖｒ
をしきい値とするコンパレータ３によって波形整形され
る。この参照電圧Ｖｒは、前述した手法のいずれかによ
って予め最良の値に設定されているため、図１８の
（ａ）に示す被測定データ信号の振幅方向のゆらぎ成分
は、同図の（ｂ）に示すように波形整形されて、Ｄタイ
プのフリップフロップで構成された識別器４のデータ入
力端子Ｄに入力される。

【００１３】また、他方の入力端子５に入力されるクロ
ック信号は可変遅延器６を介して、識別器４のクロック
端子ＣＰへ入力される。

【００１４】この可変遅延器６は、識別器４に入力され
るデータ信号の２値レベルが、最も安定しているタイミ
ングにクロック信号が立上がるように、予め調整されて
いる。

【００１５】この調整として、図１８の（ｂ）に示した
コンパレータ３の出力信号と、同図の（ｃ）に示すクロ
ック信号とを２現象オシロスコープに表示して、クロッ
ク信号の立上がりタイミングが、ディジタル信号の状態
遷移点Ｉ、IIのほぼ中間点（位相余裕が最も大きい点）
に位置するように、可変遅延器６の遅延量を手動により
調整する方法が従来よりとられていた。

【００１６】このようにして、コンパレータ３からのデ
ィジタル信号は、識別器４に入力されるクロック信号の
立上りタイミングで２値の識別がなされ、その判定出力
は、クロック信号とともにデータ解析部７へ入力され
て、所定のデータ解析がなされる。

【００１７】しかしながら、このような構成の従来のデ
ィジタル信号解析装置では、前述した波形整形回路の手
動調整に加えて、遅延量の手動調整も行なわなければな
らず、操作者の個人差によってこれらの設定量の差が生
じやすく、解析結果にも差がでてしまうという問題があ
った。

【００１８】また、オシロスコープで波形観測して調整
を行なう場合、機器間の接続が煩雑であるばかりでな
く、オシロスコープの接続によって信号の波形が乱れ、
誤動作を引き起こすことがある。特に、前述したように
超高周波（数ＧＨｚ）の信号に波形観測用のケーブルを
接続する場合には、この波形の乱れが大きく正確な調整
が困難となる。

【００１９】このため、ディジタル信号解析装置に波形
観測用のモニタ端子を設ける手法もあるが、オシロスコ
ープ等の波形観測用機器を常時準備しておかなければな
らないことに変わりがなく、非常に不便であった。

【００２０】本発明は、前述した問題を解決した波形整
形回路およびディジタル信号解析装置を提供することを
目的としている。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の波形整形回路は、入力されたディジタル信
号の直流オフセット電圧を可変制御するレベルシフタ
（１２）と、該レベルシフタから出力されたディジタル
信号を所定の参照電圧と比較し、波形整形して出力する
コンパレータ（２０）と、前記レベルシフタから出力さ
れたディジタル信号のハイレベル電圧とローレベル電圧
との中間の電圧を検出して出力する中間電圧検出手段
（１５）と、該中間電圧検出手段から出力される中間の
電圧と前記所定の参照電圧とを受けて、前記中間の電圧
を前記所定の参照電圧と等しくするために前記直流オフ
セット電圧を変化させる制御信号を前記レベルシフタに
出力する制御手段（２１）とを備えている。

【００２２】また、本発明のディジタル信号解析装置
は、入力されたディジタル信号の直流オフセット電圧を
可変制御するレベルシフタ（５２）と、該レベルシフタ
から出力されたディジタル信号を所定の参照電圧と比較
し、波形整形して出力するコンパレータ（６０）と、前
記レベルシフタから出力されたディジタル信号のハイレ
ベル電圧とローレベル電圧との中間の電圧を検出して出
力する中間電圧検出回路（５５）と、該中間電圧検出回
路から出力される中間の電圧と前記所定の参照電圧とを
受けて、前記中間の電圧を前記所定の参照電圧と等しく
するために前記直流オフセット電圧を変化させる制御信
号を前記レベルシフタに出力する第１の制御手段（６
１）と、入力されたクロック信号と前記コンパレータの
出力との間の位相を相対的に可変する可変遅延器（７
１）と、該可変遅延器によって位相が相対的に可変され
た、前記コンパレータの出力と前記クロック信号とを受
けて、該クロック信号の立上りまたは立下り時における
前記コンパレータの出力信号の符号を判定する識別器
（７２）と、該識別器からの判定信号と前記入力された
ディジタル信号に相当する基準信号とを比較して誤り信
号を出力する誤り測定器（７５）と、該誤り測定器の出
力を受けて相隣り合って誤り信号が最大値となる遅延量
のほぼ中間の遅延量を検出して、かつ、この中間遅延量
を前記可変遅延器に送出して前記誤り測定器が出力する
前記誤り信号を減少させる第２の制御手段（８０）とを
備えている。

【００２３】

【作用】このように構成されているため、本発明の波形
整形回路では、入力されるディジタル信号は、レベルシ
フタを介してコンパレータに入力され、所定の参照電圧
によって波形整形される。また、レベルシフタから出力
されるディジタル信号のハイレベル電圧とローレベル電
圧の中間の電圧は、中間電圧検出手段によって検出され
て、参照電圧とともに制御手段へ出力される。制御手段
は、中間の電圧が参照電圧と等しくなるための制御信号
をレベルシフタに出力して、入力されるディジタル信号
の直流オフセット電圧を可変する。

【００２４】また、本発明のディジタル信号解析装置で
は、上記発明の波形整形回路と同一構成の波形整形回路
によって波形整形されたコンパレータの出力信号と入力
端子から入力されたクロック信号とは、その間の位相が
可変遅延器によって可変されて、識別器に入力される。
識別器からの判定信号は、誤り測定器によって、入力さ
れたディジタル信号に相当する基準信号と比較される。
誤り測定器によって検出された誤り信号は、第２の制御
手段に入力される。第２の制御手段は、誤り測定器から
の誤り信号を受けながら、可変遅延器の遅延量を可変
し、相隣り合って誤り信号が最大となる遅延量のほぼ中
間遅延量を検出して、可変遅延器に出力する。

【００２５】

【実施例】以下、図面に基づいて本発明の第１実施例を
説明する。

【００２６】図１は、第１の実施例の波形整形回路１０
の構成を示す回路図である。

【００２７】図１において、端子１１に入力される入力
ディジタル信号は、入力抵抗Ｒ₀（例えば５０Ω）で終
端され、レベルシフタ１２に入力される。

【００２８】レベルシフタ１２は、入力ディジタル信号
の平均直流（オフセット）電圧レベルを、後述する制御
回路２１からの誤差信号（制御信号）Ｖｅの大きさに応
じて可変する。このために、レベルシフタ１２は、例え
ば図２に示すように構成されている。

【００２９】即ち、入力ディジタル信号の平均直流電圧
は、抵抗Ｒ₁とコンデンサＣ₁による積分回路で検出さ
れ、加算器１３に入力される。加算器１３は、誤差信号
Ｖｅをこの平均直流電圧に加算し、その加算電圧を、抵
抗Ｒ₂を介して出力する。抵抗Ｒ₂と端子１１との間に
は、入力ディジタル信号の交流成分のみを通過させるコ
ンデンサＣ₂が設けられている。したがって、コンデン
サＣ₂と抵抗Ｒ₂との接続点からは、入力ディジタル信
号の交流成分に加算器１３からの出力電圧が加えられた
信号、即ち、入力ディジタル信号に対して誤差電圧Ｖｅ
だけレベルがシフトされた信号が出力される。

【００３０】なお、抵抗Ｒ₁、Ｒ₂は、５０Ωの伝送イ
ンピーダンスに影響のない数１０ＫΩ程度の高抵抗値を
有する。

【００３１】レベルシフタ１２の出力は、図１に示すよ
うに、中間電圧検出回路１５および後述するコンパレー
タ２０へ入力されている。

【００３２】中間電圧検出回路１５は、レベルシフタ１
２の出力信号の最大電圧を検出する最大値検出回路１６
と、レベルシフタ１２の出力信号の最小電圧を検出する
最小値検出回路１７と、両検出回路１６、１７の出力電
圧間の中間の電圧を、互いに直列接続された同一抵抗値
の２つの抵抗Ｒ₃、Ｒ₄の接続点から出力する中間電圧
出力回路１８によって構成されている。

【００３３】コンパレータ２０は、一方の入力端子ＩＮ
に入力されるレベルシフタ１２の出力信号のレベルが、
他方の入力端子ＲＥＦに加えられる所定の参照電圧（以
下しきい値電圧ともいう）Ｖｒより大きいときにハイレ
ベル、小さいときにローレベルのディジタル信号を出力
する。このコンパレータ２０は、超高周波用の半導体素
子（例えばガリウム−ヒ素型ＦＥＴ）等で構成されてい
る。

【００３４】中間電圧検出回路１５から出力される中間
の電圧Ｖｏと、しきい値電圧Ｖｒは、この波形整形回路
１０の制御手段である制御回路２１に入力されている。
制御回路２１は、入力される中間の電圧Ｖｏとしきい値
電圧Ｖｒとの差を減算器２２によって検出し、その差電
圧信号を低域通過フィルタ２３を介してレベルシフタ１
２に出力して、中間の電圧Ｖｏがしきい値電圧Ｖｒに一
致する方向にレベルシフタ１２のシフト量を制御する。

【００３５】図３は、中間電圧検出回路１５および制御
回路２１のより具体的な回路の一例を示している。

【００３６】即ち、最大値検出回路１６は、レベルシフ
タ１２の出力にアノード側を接続されたダイオード１６
ａと、ダイオード１６ａのカソードと接地間に接続され
たコンデンサ１６ｂとによって形成された正方向のピー
ク検波回路を有し、このダイオード１６ａとコンデンサ
１６ｂとの接続点と所定の負電源−Ｖ₁との間には、ダ
イオード１６ａに微少の順方向バイアス電流を流す定電
流源１６ｃが接続されている。

【００３７】また、最小値検出回路１７は、レベルシフ
タ１２の出力にカソード側を接続されたダイオード１７
ａと、ダイオード１７ａのアノード側と接地間に接続さ
れたコンデンサ１７ｂとによって形成された負方向のピ
ーク検波回路を有し、ダイオード１７ａとコンデンサ１
７ｂとの接続点と所定の正電源＋Ｖ₁との間には、ダイ
オード１７ａに微少の順方向バイアス電流を流す定電流
源１７ｃが接続されている。

【００３８】したがって、最大値検出回路１６のダイオ
ード１６ａとコンデンサ１６ｂとの接続点からは、レベ
ルシフタ１２から出力されるディジタル信号のうち、負
電源−Ｖ₁電圧以上のハイレベル電圧が出力され、最小
値検出回路１７のダイオード１７ａとコンデンサ１７ｂ
との接続点からは、正電源＋Ｖ₁電圧以下のローレベル
電圧が出力されることになる。

【００３９】各ダイオード１６ａ、１７ａに対する定電
流源１６ｃ、１７ｃからの順方向バイアス電流は、入力
ディジタル信号に対してほとんど影響を与えず、しかも
各ダイオード１６ａ、１７ａの検波動作の非直線性を補
償するのに必要な１μＡ程度の電流値に設定されてい
る。

【００４０】なお、コンデンサ１６ｃ、１７ｃの容量値
は、各ダイオード１６ａ、１７ａに対する順方向バイア
ス電流が１μＡ程度であることを考慮して、繰返し周期
１ＫＨｚ以上のディジタル信号のピーク値をホールドで
きる１０００ＰＦ程度の値に設定されている。

【００４１】制御回路２１の減算器２２は、差動増幅器
２２ａと帰還抵抗２２ｂによって形成され、中間電圧Ｖ
ｏとしきい値電圧Ｖｒとの差に応じた電圧が差動増幅器
２２ａから出力される。抵抗２３ａとコンデンサ２３ｂ
で形成された低域通過フィルタ２３は、差動増幅器２２
ａの出力から雑音成分を除いた誤差信号Ｖｅをレベルシ
フタ１２へ出力する。

【００４２】したがって、中間の電圧Ｖｏがしきい値電
圧Ｖｒに対して低下すると、差動増幅器２２ａの出力電
圧は上昇するため、誤差信号Ｖｅが上昇してレベルシフ
タ１２から出力されるディジタル信号のレベルが全体に
上昇する。逆に中間の電圧Ｖｏがしきい値電圧Ｖｒに対
して上昇すると、差動増幅器２２ａの出力電圧は低下す
るため、誤差信号Ｖｅが低下してレベルシフタから出力
されるディジタル信号のレベルが全体に低下することに
なる。

【００４３】次に、上記の波形整形回路１０の動作を説
明する。

【００４４】今、仮に、時刻ｔ₀で、レベルシフタ１２
に対して入力されるディジタル信号の最大値と最小値の
中間値が、図４の（ａ）に示すようにコンパレータ２０
のしきい値電圧Ｖｒに等しいとする。

【００４５】この場合、制御回路２１の減算器２２の出
力は零となるので、レベルシフタ１２に入力されるディ
ジタル信号は、そのままコンパレータ２０に入力され、
しきい値電圧Ｖｒで波形整形される。

【００４６】そして時刻ｔ₁において、図４の（ａ）に
示すように、入力されるディジタル信号の直流オフセッ
ト電圧がステップ状に上昇したとする。これに応じてレ
ベルシフタ１２の出力信号も同図の（ｂ）に示すように
上昇変化し、中間電圧検出回路１５の最大値検出回路１
６、最小値検出回路１７の出力電圧も同図の（ｃ）、
（ｄ）に示すようにステップ状に変化する。

【００４７】このため、減算器２２への中間の電圧Ｖｏ
も同図の（ｅ）に示すようにステップ状に変化し、減算
器２２の出力は、同図の（ｆ）に示すようにマイナス方
向に大きく変化する。

【００４８】したがって、低域通過フィルタ２３から
は、同図の（ｇ）に示すように、その時定数に応じた速
度で下降する誤差信号Ｖｅが出力される。

【００４９】このため、レベルシフタ１２のシフト量も
マイナス側に除々に増加するので、コンパレータ２０に
入力されるディジタル信号の中間値は、同図の（ｂ）に
示すように、しきい値電圧Ｖｒに一致する方向に変化す
る。

【００５０】この結果、時刻ｔ₂においては、減算器２
２の入力電圧間の差はほぼ零となり、以降は、この安定
状態が継続され、確実に波形整形されたディジタル信号
がコンパレータ２０の出力から得られる。

【００５１】以後、入力ディジタル信号のオフセットが
変化しても、コンパレータへ入力されるディジタル信号
の中間の電圧は、しきい値電圧Ｖｒに近づく方向に常に
フィードバック制御されるため、確実な波形整形動作が
安定して継続する。

【００５２】

【第２の実施例】なお、前記第１の実施例では、レベル
シフタ１２のシフト量を制御するための制御ループを常
に閉じていたが、入力ディジタル信号に対するシフト量
が安定して適正量になった後、このシフト量をホールド
してループを開くとともに、信号ラインに接続されてい
る中間電圧検出回路１５の検波動作を停止させるように
構成することもできる。

【００５３】図５は、第２の実施例であるこのホールド
型の波形整形回路１０′の構成を示している。この波形
整形回路１０′は、ホールド信号（停止信号）を受けて
誤差信号の大きさを保持するホールド回路２５と、ホー
ルド信号（停止信号）によって閉じて最大値検出回路１
６、最小値検出回路１７のダイオード１６ａ、１７ａに
逆バイアス電圧±Ｖ₂を与えるスイッチ２６、２７（停
止手段）とを有している。

【００５４】このように構成された波形整形回路１０′
では、入力ディジタル信号に対するレベルシフタ１２の
シフト量が、前記同様のループ制御によって適正量にな
った後に、ホールド信号（停止信号）を入力すると、適
正なシフト量を与える誤差信号Ｖｅの値がホールド回路
２５にホールドされて、レベルシフタ１２のシフト量が
適正量に固定される。また、このとき、中間電圧検出回
路１５の両検出回路１６、１７のダイオード１６ａ、１
７ａは、逆バイアス電圧によってディジタル信号のライ
ンから電気的に切離されるため、このラインに対するダ
イオード接続の悪影響（高周波特性の悪化）を防ぐこと
ができる。

【００５５】なお、図５に示した波形整形回路１０′で
は、ホールド信号によって、逆方向バイアス電圧±Ｖ₂
を最大値検出回路１６と最小値検出回路１７に単に印加
する場合について説明したが、図３に具体例を示した中
間電圧検出回路１５のように、ダイオード１６ａ、１７
ａに対して定電流源１６ｃ、１７ｃから順方向の微少電
流を加えている場合には、この定電流源と逆バイアス電
圧±Ｖ₂との切換えを、ホールド信号によって行なうよ
うにしてもよい。

【００５６】図６は、定電流源１６ｃ、１７ｃと逆バイ
アス電圧±Ｖ₂とを切換えることによって、中間電圧検
出回路１５の検波動作を停止させる停止回路２９の具体
的な回路構成を示している。

【００５７】この停止回路２９は、前述のホールド信号
を停止信号として受けて、スイッチ２６′、２７′をノ
ーマルモードからホールド／リミッタモードへ切換え
る。ノーマルモードにおいて、ダイオード１６ａ、１７
ａには、前記同様に微少な順方向バイアス電流が定電流
源１６ｃ、１７ｃから供給されるため、中間電圧検出回
路１５は、レベルシフタ１２からのディジタル信号の最
大値、最小値の検出を行なう。

【００５８】ホールドモードにおいては、入力ディジタ
ル信号の最大、最小値よりも十分に大きい（例えば、４
ボルト程度）逆バイアス電圧±Ｖ₂が、ダイオード１６
ａ、１７ａに加えられるため、中間電圧検出回路１５
は、最大値、最小値の検出動作を停止する。

【００５９】リミッタモードにおいては、ダイオード１
６ａ、１７ａの順方向電圧降下分０．７ボルトを見込ん
だ１．３ボルト程度の逆バイアス電圧±Ｖ₂がダイオー
ド１６ａ、１７ａに加えられるため、入力ディジタル信
号に対してほぼ±２Ｖでリミッタをかけることができ
る。

【００６０】以上のように、図６の回路では、逆バイア
ス電圧±Ｖ₂として設定する電圧を、そのときの状態に
応じて４ボルトまたは１．３ボルトになるように可変制
御することにより、ホールドモードまたはリミッタモー
ドの両方を上述のノーマルモードと共に切換えて使用す
ることができる。なお、図６において、符号１６ｄ、１
７ｄはそれぞれバッファアンプである。

【００６１】また、停止回路２９を図７に示すように構
成すれば、前述のノーマルモードおよびホールドモード
のいずれの場合でもダイオード１６ａ、１７ａをリミッ
タ動作させることが可能となる。

【００６２】図７に示した停止回路２９では、ダイオー
ド１６ａ、１７ａに対して常に０．６ボルト程度の逆バ
イアス電圧±Ｖ₃がダイオード３０、３１を介して印加
されている。また、最大値検出回路１６側のスイッチ２
６′のホールド側には、最小値検出回路１７側の定電流
源１７ｃが接続され、最小値検出回路１７側のスイッチ
２７′のホールド側には、最大値検出回路１６側の定電
流源１６ｃが接続されている。

【００６３】このため、ノーマルモード時において、ダ
イオード１６ａ、１７ａにそれぞれの定電流源１６ｃ、
１７ｃからの順方向バイアスがかけられて、入力ディジ
タル信号に対する最大値、最小値検出が行なわれること
は前記図６の回路の場合と同様である。

【００６４】しかるに、このノーマルモードにおいて、
レベルシフタ１２からの出力電圧が−２Ｖよりも低くな
ると、最小値検出回路１７のダイオード１７ａおよびダ
イオード３１が導通するため最小値検出回路１７側は−
２Ｖ（−Ｖ₃−１．４Ｖ）でリミッタがかかることにな
る。

【００６５】また、ノーマルモードにおいて、レベルシ
フタ１２からの出力電圧が＋２Ｖよりも高くなると、最
大値検出回路１６側のダイオード１６ａおよびダイオー
ド３０が導通するため、最大値検出回路１６側は＋２Ｖ
（＋Ｖ₃＋１．４Ｖ）でリミッタがかかることになる。

【００６６】なお、以上において、−１．４Ｖはダイオ
ード１７ａ、３１での電圧降下分であり、＋１．４Ｖは
ダイオード１６ａ、３０での電圧降下分である。

【００６７】また、ホールドモード時において、ダイオ
ード１６ａ、１７ａは、それぞれ定電流源１７ｃ、１６
ｃ側からの逆バイアスによって、入力ディジタル信号に
対する最大値、最小値検出動作が停止される。

【００６８】しかるに、このホールドモードにおいて、
±Ｖ₁＝±１．３Ｖ程度に設定しておけば、レベルシフ
タ１２からの出力電圧が−２Ｖよりも低くなるかあるい
は＋２Ｖよりも高くなると、それぞれ上述したノーマル
モード時と同様に−２Ｖまたは＋２Ｖでリミッタがかか
るようになる。

【００６９】なお、前記した図５、図６、図７のホール
ド回路２５としては、アナログ型のホールド回路の他に
図８に示すように、ディジタル型のホールド回路を用い
ることもできる。

【００７０】図８に示したホールド回路２５は、制御回
路２１からの誤差信号ＶｅをＡ／Ｄ変換器３２でディジ
タル値に変換し、ホールド信号（切換信号）が入力され
たときのディジタル値をメモリ回路３３に記憶する。メ
モリ回路３３に記憶されたディジタル値は、Ｄ／Ａ変換
器３４によってアナログ電圧に変換され、スイッチ３５
を介してレベルシフタ１２へ出力される。

【００７１】スイッチ回路３５は、ホールド信号が入力
されていないとき、制御回路２１からの誤差信号をその
ままレベルシフタ１２へ出力し、ホールド信号が入力さ
れているとき、Ｄ／Ａ変換器３４からの信号を出力す
る。このようなディジタル型のホールド回路は、アナロ
グ型のホールド回路に比べて、ホールド出力の変動が無
いため、長時間のホールド動作が必要なときに有利であ
る。

【００７２】また、前記説明では制御回路２１の具体的
な回路として、減算器２２と低域通過フィルタ２３とを
別構成にしていたが、図９に示すように、演算増幅器２
１ａの出力をコンデンサ２１ｂによって帰還する積分型
の回路を用いて制御回路を簡単化することもできる。

【００７３】また、前記実施例において、レベルシフタ
１２におけるシフト量を知りたい場合には、誤差信号Ｖ
ｅの大きさを電圧計で読んだり、図１０に示すように、
抵抗Ｒ₅とコンデンサＣ₅の積分回路でそれぞれ検出さ
れたレベルシフタ１２の入出力間の平均直流電圧の差
を、電圧計３７で読むようにすれば、レベルシフタ１２
のシフト量を知ることができる。また、このレベルシフ
ト量から入力ディジタル信号のスレッショルドレベルを
知ることができる。なお、図８に示したディジタル型の
ホールド回路２５を用いた場合、Ａ／Ｄ変換器３２によ
ってレベルシフタ１２におけるシフト量を検知すること
ができるので、図１０のような回路は不要である。

【００７４】また、前記実施例は、超高周波で使用され
る波形整形回路について説明したが、本発明の波形整形
回路は、低い周波数帯の波形整形回路にも適用すること
ができる。

【００７５】さらに、コンパレータとしては、前記実施
例のガリウム−ヒ素型のＦＥＴで構成されたものだけで
なく、例えば、シリコンバイポーラトランジスタやヘテ
ロバイポーラトランジスタ（ＨＢＴ）で構成されたコン
パレータを用いてもよい。また、レベルシフタについて
も前記実施例の構成の他に、直流阻止コンデンサと高周
波阻止コイルで構成されたレベルシフタ等種々のものが
使用できる。

【００７６】

【第３の実施例】次に、以上のような波形整形回路を用
いるディジタル信号解析装置について説明する。

【００７７】図１１は、第３の実施例として、本発明の
ディジタル信号解析装置を誤り測定装置に適用した場合
の構成を示すブロック図である。

【００７８】この誤り測定装置は、クロック信号ととも
に入力される被測定データ信号を波形整形した後、その
２値判定を、入力されたクロック信号に同期したタイミ
ングで識別し、識別された信号を入力されたディジタル
信号に相当する基準信号のデータと比較するように構成
されている。

【００７９】被測定データ信号は、前述した図１の波形
整形回路１０と同一構成の波形整形回路５０に入力され
る。

【００８０】即ち、入力端子５１から入力された被測定
データ信号は、入力抵抗Ｒ₀（例えば５０Ω）で終端さ
れ、レベルシフタ５２に入力される。レベルシフタ５２
は、入力された被測定データ信号の直流平均（オフセッ
ト）電圧を、誤差信号Ｖｅの大きさに応じて可変する。

【００８１】レベルシフタ５２の出力は、中間電圧検出
回路５５およびコンパレータ６０に入力される。中間電
圧検出回路５５は、レベルシフタ５２から出力されるデ
ィジタル信号のハイレベルのピーク電圧とローレベルの
ピーク電圧を、ハイレベルピーク検出回路（最大値検出
回路）５６とローレベルピーク検出回路（最小値検出回
路）５７でそれぞれ検出し、その中間の電圧Ｖｏを、等
しい２つの抵抗Ｒの中点から出力する。

【００８２】この中間の電圧Ｖｏは、参照電圧発生器５
９からの参照電圧（しきい値電圧）Ｖｒとともに第１の
制御回路６１に入力される。

【００８３】第１の制御手段である第１の制御回路６１
は、参照電圧Ｖｒと中間の電圧Ｖｏとの差を検出する減
算回路６２と、減算回路６２の減算出力を積分して得た
誤差信号Ｖｅを出力する低域通過フィルタ（以下、ＬＰ
Ｆと記す）６３で構成され、中間の電圧Ｖｏが常に参照
電圧Ｖｒに近づく方向にレベルシフタ５２のシフト量を
フィードバック制御する。

【００８４】コンパレータ６０は、レベルシフタ５２か
ら出力されるディジタル信号が、参照電圧Ｖｒより高い
ときハイレベル、低いときローレベルのディジタル信号
を出力して、入力されたディジタル信号を波形整形す
る。

【００８５】以上の構成は、前述したように、図１に示
した波形整形回路１０と全く同一であり、各部の詳細お
よび変形例については、前述の説明によるものとする。

【００８６】一方、入力端子７０に入力されたクロック
信号は可変遅延器７１を介して、識別器７２および誤り
測定器である誤り測定部７５へ入力されている。可変遅
延器７１は、入力されるクロック信号を制御信号に応じ
て遅延し、被測定データ信号に対するクロック信号の位
相を相対的に可変する。この可変遅延器７１としては、
信号線路長をスラグ可変することによって、その遅延量
を可変する可変長スラブライン構造のものが、超高周波
用として用いられる。

【００８７】識別器７２は、コンパレータ６０から出力
されるディジタル信号のレベルを、可変遅延器７１から
入力されるクロック信号の立上り（または立下がり）の
タイミングで２値判定し、その識別出力を、誤り測定部
７５へ出力する。

【００８８】この実施例による誤り測定装置のデータ解
析部である誤り測定部７５は、基準データ発生器７６、
符号比較器７７、不一致カウンタ７８およびクロックカ
ウンタ７９によって構成されている。

【００８９】基準データ発生器７６は、測定しようとす
るデータと同一パターンの基準データを、可変遅延器７
１からのクロック信号に同期したタイミングで符号比較
器７７へ出力する。

【００９０】符号比較器７７は、識別器７２の出力と基
準データとの符号の一致、不一致を判定し、不一致の場
合には、不一致信号を不一致カウンタ７８へ出力する。

【００９１】不一致カウンタ７８は、後述する制御部８
０からのゲート信号を受けている間、不一致信号の計数
を継続して行なう。クロックカウンタ７９は、制御部８
０からのゲート信号を受けている間、可変遅延器７１か
ら出力されるクロック信号の計数を行なう。

【００９２】この誤り測定装置の第２の制御手段である
制御部８０は、マイクロプロセッサ（ＣＰＵ）等で構成
され、主に２つの処理モードを有している。

【００９３】即ち、第１の処理モードは、不一致カウン
タ７８とクロックカウンタ７９を同時に所定時間計数さ
せた後、両カウンタの計数結果を読込んで、符号誤り率
の演算を行ない、その結果を表示器８１に表示させる通
常の測定処理である。第２の処理モードは、測定処理の
前に、可変遅延器７１のクロック信号に対する遅延量を
所定範囲連続的に可変して、その遅延量に対する誤り率
データを求め、メモリ８０ａに記憶して、誤り率が最小
となる遅延量を検出する最適遅延量検出処理である。

【００９４】なお、図１１中のＡ／Ｄ変換器６５は、波
形整形回路５０の第１の制御回路６１からの誤差信号Ｖ
ｅをディジタル値に変換し、この値をレベルシフタ５２
のシフト量として制御部８０へ出力する。制御部８０
は、このシフト量をメモリ８０ａに記憶したり、表示器
８１に表示させる。

【００９５】次に、この誤り測定装置の動作について説
明する。

【００９６】入力端子５１、７０に、それぞれ被測定デ
ータ信号とクロック信号が入力されると、波形整形回路
５０は、入力された被測定データ信号のハイレベルとロ
ーレベルの中間の電圧Ｖｏを参照電圧Ｖｒに一致させる
方向に、シフト量を制御する。

【００９７】この動作は、前述の図４によって説明した
動作と全く同一である。

【００９８】このため、コンパレータ６０からは、図１
２の（ａ）に示すように、しきい値電圧（参照電圧）Ｖ
ｒで波形整形され、振幅方向にゆらぎのない被測定デー
タ信号が出力される。

【００９９】なお、レベルシフタ５２のシフト量が安定
したことは、Ａ／Ｄ変換器６５からのシフト量を表示器
８１に表示させるか、あるいは、制御部８０自身でその
安定判定処理を行なうことによって確認することができ
る。

【０１００】次に、制御部８０は前述した最適遅延量検
出処理を行なう。

【０１０１】即ち、制御部８０は、ゲート信号を所定時
間クロックカウンタ７９へ入力した後、その計数結果か
らクロック信号の周期Ｔを求める。そして、図１２の
（ｂ₁）、（ｂ₂）、（ｂ₃）に示すように、可変遅延
器７１の遅延量を、初期値Ｄ₀から所定ステップｄで少
なくともクロック信号の１周期分まで可変しながら、所
定ステップ毎に誤り率を求め、その結果をメモリ８０ａ
に記憶する。

【０１０２】図１２の（ｃ）は、メモリ８０ａに記憶さ
れた遅延量の変化に対する誤り率の変化を示している。
この図から明らかなように、位相成分にゆらぎのあるコ
ンパレータ６０の出力信号（同図の（ａ））に対し、同
図の（ｂ₁）から同図の（ｂ₃）までクロック信号の立
上りタイミングを１．５周期分可変したときの誤り率の
変化は、コンパレータ６０の出力信号の状態遷移点で最
大となり、その最大点が２箇所得られる。

【０１０３】制御部８０は、記憶した誤り率のデータに
基づいて、例えば誤り率が最大となる遅延量Ｄ₂、Ｄ₆
の中間値Ｄ₄を、最も位相余裕のある最適な遅延量とし
て可変遅延器７１に自動設定する。

【０１０４】以上の設定を行なった後、制御部８０は、
通常の誤り測定処理を行なって、測定された誤り率を順
次表示器８１に表示させる。

【０１０５】なお、Ａ／Ｄ変換器６５からのレベルシフ
ト量や、このレベルシフト量とコンパレータ６０への参
照電圧Ｖｒから算出される被測定データ信号のスレッシ
ョルドレベルも表示器８１に随時表示される。

【０１０６】また、この第３の実施例の誤り測定装置で
は、中間の電圧と参照電圧との減算結果をＬＰＦ６３を
介して、レベルシフタ５２に入力していたが、図１３に
示すように、減算結果をＡ／Ｄ変換器６５で減算データ
にディジタル変換し、この減算データが零に近づくため
のシフト量を、演算制御部９０によって算出し、この算
出されたシフト量データをＤ／Ａ変換器６６に送出し
て、レベルシフタ５２のシフト量を制御するように構成
してもよい。なお、この演算制御部９０は、制御部８０
とともに、１つのＣＰＵに構成されている。

【０１０７】さらに、中間電圧検出回路５５から出力さ
れる中間の電圧を直接Ａ／Ｄ変換して、演算制御部９０
へ送り、演算制御部９０によってこの中間電圧データを
参照電圧データと比較して、その差に応じたシフト量デ
ータをＤ／Ａ変換器６５を介してレベルシフタ５２に出
力するように構成することも可能である。この場合に
は、演算制御部９０が第１の制御手段となる。

【０１０８】また、前記第３の実施例では、クロック信
号に対する最適な遅延量を設定するために、クロック信
号の１周期分以上にわたって遅延量を可変して得られた
誤り率の最大値から、最適値を決定していたが、誤り率
が最小値となる遅延量をそのまま最適値として設定する
ようにしてもよい。これは、入力出信号の位相のゆらぎ
が大きく、図１２の（ｃ）のＤ₃からＤ₅の間の平坦部
が極めて狭い場合に有効な方法である。

【０１０９】また、前記実施例のように最大の誤り率で
なく、等しい誤り率を与える２つの遅延量（例えば図１
２のＤ₃、Ｄ₅）の中間値を最適な遅延量として設定す
るようにしてもよい。

【０１１０】また、表示器に設けたスイッチ等の入力手
段を操作することによって、被測定データ信号の最適ス
レッショルド電圧を設定する一連の動作を開始し、その
動作が終了した後、最適な遅延量を設定する動作を行な
い、設定されたスレッショルドレベルと遅延量とを表示
器に表示するようにしてもよい。

【０１１１】また、前記第３の実施例では、クロック信
号側の位相を遅延させていたが、これは本発明を限定す
るものでなく、例えば図１４に示すように、可変遅延器
７１を、被測定データ信号側の入力端子５１とレベルシ
フタ５２の間に設けてもよい。また、可変遅延器７１を
レベルシフタ５２とコンパレータ６０の間、あるいは、
コンパレータ６０と識別器７２の間に設けてもよい。

【０１１２】また、前記第３の実施例では、図１に示し
た波形整形回路１０と同一構成の波形整形回路５０によ
って、入力信号の波形整形を行なっていたが、シフト量
のホールド機能と中間電圧検出回路５５の動作停止機能
を有する第２の実施例（図５）の波形整形回路１０′を
用いてもよい。また、同様に図５の変形例としての前述
の図６、図７に示したリミッタ機能を有する回路を用い
てもよい。

【０１１３】また、前述した図１３の回路をさらに図１
５のように変形して、前述の図８で説明したディジタル
型のホールド回路を形成してもよい。

【０１１４】この構成の、演算制御部９０は、波形整形
回路５０のループが安定して最適なシフト量になったこ
とを自ら判定して、ホールド信号（停止信号）をスイッ
チ回路３５および停止回路６９へ出力し、最適なシフト
量をレベルシフタ５２へ固定設定するとともに、中間電
圧検出回路５５の検出動作を停止させる（なお、停止回
路６９は、前述の停止回路２９と同様の構成からな
る）。

【０１１５】なお、このように、レベルシフタ５２への
最適シフト量の設定制御および中間電圧検出動作の停止
制御を行なう演算制御部９０と、可変遅延器７１に対す
る最適遅延量の設定制御を行なう制御部８０とを、１つ
のＣＰＵで構成しておけば、簡単なキー操作等によっ
て、被測定データ信号に対する最適シフト量の設定処理
と最適遅延量の設定処理とを一連のプログラムによって
連続して行なわせることができ、しかも、他装置とのデ
ータの授受をＣＰＵの通信機能を用いて簡単に行なうこ
とができるという利点がある。

【０１１６】図１６は本発明の第３の実施例の誤り測定
装置のより具体的な例を示し、特に、超高周波の被測定
データ信号の誤り測定を行なう装置の例である。

【０１１７】図１６において、波形整形回路１０１に加
えられる入力データおよび可変遅延器１０２に加えられ
る入力クロックは、それぞれ上述したように適正化され
て識別器１０３に出力される。

【０１１８】この識別器１０３で上述したような識別が
なされたデータは、１／Ｎデマルチプレクサ１０４にお
いて、可変遅延器１０２の出力クロックに基づいてタイ
ミング発生部１０５から発生する１／Ｎクロックによっ
て、１／Ｎにデマルチプレクスされる。例えば、入力デ
ータが１０ＧＨｚでＮ＝３２の場合、入力データは、３
１０ＭＨｚにデマルチプレクスされて３２チャンネルデ
ータとしてエラー検出部１０６でエラー検出される。こ
のエラー結果は、エラー計数部１０７を介して表示部１
０８および同期制御部１０９に送られる。基準パターン
発生部１１０は、この同期制御部１０９からの出力に従
ってエラー検出部１０６に与えるための基準パターンデ
ータを発生する。

【０１１９】このエラー検出部１０６、基準パターン発
生部１１０およびエラー計数部１０７、同期制御部１０
９は、タイミング発生部１０５からの１／Ｎクロックに
より制御される。ＣＰＵで構成される制御部１１１は各
部を制御する。なお、オートサーチ部１１２は、制御部
１１１の制御の下に波形整形回路１０１および可変遅延
器１０２を前記各実施例と同様にそれぞれ適正な状態に
制御する。

【０１２０】この誤り測定装置では、前記実施例と同様
に識別器１０３で最適のタイミングで識別されたデータ
信号が、１／Ｎの速度の並列データに分割されてエラー
判定されるため、超高周波のデータ信号の誤り測定を確
実に行なうことができる。

【０１２１】なお、上記実施例は、本発明のディジタル
信号解析装置を誤り測定装置に適用した例について説明
したが、ロジックアナライザ等の他のディジタル解析装
置にも同様に適用できる。

【０１２２】

【発明の効果】以上説明したように、本発明の波形整形
回路は、入力ディジタル信号の直流オフセット電圧すな
わち、レベルシフタの出力信号のハイレベル電圧とロー
レベル電圧との中間の電圧を、所定のしきい値に近づけ
る方向にレベルシフタのシフト量を制御し、そのレベル
シフタの出力信号を所定のしきい値で波形整形するよう
に構成されている。

【０１２３】このため、煩しい波形観測や手動調整をす
ることなしに、コンパレータに入力されるディジタル信
号の振幅の中心が、常に所定のしきい値に一致した状態
に追込まれ、確実な波形整形を行なうことができる。

【０１２４】また、レベルシフタに対する誤差信号の大
きさを保持する保持回路と、中間電圧検出回路の動作を
停止させる停止手段を設けた波形整形回路では、シフト
量を適正量に固定することができ、信号路の高周波特性
を悪化させずに済むという効果がある。

【０１２５】また、本発明のディジタル信号解析装置
は、前記説明のように、前記波形整形回路から出力され
るディジタル信号とクロック信号との位相を相対的に所
定範囲遅延可変して得られた誤り測定結果に基づいて、
コンパレータから識別器へ入力されるディジタル信号の
隣り合う状態遷移点の間の最適位置に、識別のタイミン
グが入るための遅延量を検出し、その遅延量を、可変遅
延器に設定するように構成されている。

【０１２６】このため、波形観測をしながらの煩雑な手
動による電圧調整や位相調整操作をせずに、コンパレー
タによる波形整形の動作点や識別タイミングを、波形の
乱れによる誤差や個人差のない状態で、最適状態に設定
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例構成を示すブロック図で
ある。

【図２】図１の要部の具体的な回路の一例を示す回路図
である。

【図３】図１の要部の具体的な回路の一例を示す回路図
である。

【図４】一実施例の動作を説明するための信号図であ
る。

【図５】本発明の第２の実施例の構成を示すブロック図
である。

【図６】第２の実施例の要部の変形例を示す回路図であ
る。

【図７】第２の実施例の要部の変形例を示す回路図であ
る。

【図８】第２の実施例の要部の変形例を示す回路図であ
る。

【図９】第１、第２の実施例の要部の変形例を示す回路
図である。

【図１０】シフト量を直接読みとるための回路図であ
る。

【図１１】本発明の第３の実施例の構成を示すブロック
図である。

【図１２】第３の実施例の動作を説明するための図であ
る。

【図１３】第３の実施例の変形例を示す要部ブロック図
である。

【図１４】第３の実施例の他の変形例を示すブロック図
である。

【図１５】第３の実施例の他の変形例を示すブロック図
である。

【図１６】第３の実施例の要部をより具体的に示したブ
ロック図である。

【図１７】従来装置の構成を示すブロック図である。

【図１８】従来装置の動作を説明するための信号図であ
る。

【符号の説明】

１０、１０′ 波形整形回路１２レベルシフタ１５中間電圧検出回路１６最大値検出回路１７最小値検出回路１８中間電圧出力回路２０コンパレータ２１制御回路２２減算器２３低域通過フィルタ２５ホールド回路２６、２７スイッチ２９停止回路３２Ａ／Ｄ変換器３３メモリ回路３４Ｄ／Ａ変換器３５スイッチ３７電圧計５０波形整形回路５２レベルシフタ５５中間電圧検出回路６０コンパレータ６１第１の制御回路６５Ａ／Ｄ変換器７１可変遅延器７２識別器７５誤り測定部７６基準データ発生器７７符号比較器７８不一致カウンタ７９クロックカウンタ８０制御部８１表示器９０演算制御部１０１波形整形回路１０２可変遅延器１０３識別器１０４１／Ｎデマルチプレクサ１０５タイミング発生部１０６エラー検出部１０７エラー計数部１０８表示部１０９同期制御部１１０基準パターン発生部１１１ＣＰＵ１１２オートサーチ部

Claims

【特許請求の範囲】

【請求項１】入力されたディジタル信号の直流オフセッ
ト電圧を可変制御するレベルシフタ（１２）と、該レベ
ルシフタから出力されたディジタル信号を所定の参照電
圧と比較し、波形整形して出力するコンパレータ（２
０）と、前記レベルシフタから出力されたディジタル信
号のハイレベル電圧とローレベル電圧との中間の電圧を
検出して出力する中間電圧検出手段（１５）と、該中間
電圧検出手段から出力される中間の電圧と前記所定の参
照電圧とを受けて、前記中間の電圧を前記所定の参照電
圧と等しくするために前記直流オフセット電圧を変化さ
せる制御信号を前記レベルシフタに出力する制御手段
（２１）とを備えた波形整形回路。
【請求項２】前記制御手段から出力された前記制御信号
を保持する保持手段（２５）と、該保持手段によって前
記制御信号が保持されたとき、前記中間電圧検出手段の
作動を停止させる停止手段（２６）、（２７）とを備え
た第１項記載の波形整形回路。
【請求項３】入力されたディジタル信号の直流オフセッ
ト電圧を可変制御するレベルシフタ（５２）と、該レベ
ルシフタから出力されたディジタル信号を所定の参照電
圧と比較し、波形整形して出力するコンパレータ（６
０）と、前記レベルシフタから出力されたディジタル信
号のハイレベル電圧とローレベル電圧との中間の電圧を
検出して出力する中間電圧検出回路（５５）と、該中間
電圧検出回路から出力される中間の電圧と前記所定の参
照電圧とを受けて、前記中間の電圧を前記所定の参照電
圧と等しくするために前記直流オフセット電圧を変化さ
せる制御信号を前記レベルシフタに出力する第１の制御
手段（６１）と、入力されたクロック信号と前記コンパ
レータの出力との間の位相を相対的に可変する可変遅延
器（７１）と、該可変遅延器によって位相が相対的に可
変された、前記コンパレータの出力と前記クロック信号
とを受けて、該クロック信号の立上りまたは立下り時に
おける前記コンパレータの出力信号の符号を判定する識
別器（７２）と、該識別器からの判定信号と前記入力さ
れたディジタル信号に相当する基準信号とを比較して誤
り信号を出力する誤り測定器（７５）と、該誤り測定器
の出力を受けて相隣り合って誤り信号が最大値となる遅
延量のほぼ中間の遅延量を検出して、かつ、この中間遅
延量を前記可変遅延器に送出して前記誤り測定器が出力
する前記誤り信号を減少させる第２の制御手段（８０）
とを備えたディジタル信号解析装置。