JPH0572040B2 - - Google Patents
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- JPH0572040B2 JPH0572040B2 JP61050423A JP5042386A JPH0572040B2 JP H0572040 B2 JPH0572040 B2 JP H0572040B2 JP 61050423 A JP61050423 A JP 61050423A JP 5042386 A JP5042386 A JP 5042386A JP H0572040 B2 JPH0572040 B2 JP H0572040B2
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- Japan
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- power supply
- circuit
- chip
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、チツプ内にソース電源電圧変換回路
を設けたダイナミツクRAM（DRAM）等に好適
なMOS集積回路に関する。
を設けたダイナミツクRAM（DRAM）等に好適
なMOS集積回路に関する。
MOS集積回路、特にメモリにおいては、その
高集積化、大容量化が急速に進んでいる。
高集積化、大容量化が急速に進んでいる。
これに伴ない、使用デバイスの微細化が行なわ
れている。このためシデバイスの耐圧、信頼性等
が問題となつており、プロセス的にはLDD
（Lightly Doped Drain）構造等の工夫が為され
て来たが、デバイスの耐圧、信頼性には限界があ
り、回路設計的には低電圧化技術が必須の技術と
なつている。たとえばダイナミツクRAM
（DRAM）の場合、外部入力の供給電圧として
5V単一電源方式が64KDRAMから採用され、
256K、1Mもこの方式で製品化されている。
DRAMを使用する側のユーザーも4M、16Mに対
してもこの5V単一電源方式を強く希望している。
このため、4MDRAMでは前述したデバイスの耐
性、信頼性等を考慮してチツプ内部に降圧回路を
設け、5Vの外部電源電圧を3V程度に降圧して内
部ドレイン電圧としてチツプ内部の各回路に供給
する方式が試されている。
れている。このためシデバイスの耐圧、信頼性等
が問題となつており、プロセス的にはLDD
（Lightly Doped Drain）構造等の工夫が為され
て来たが、デバイスの耐圧、信頼性には限界があ
り、回路設計的には低電圧化技術が必須の技術と
なつている。たとえばダイナミツクRAM
（DRAM）の場合、外部入力の供給電圧として
5V単一電源方式が64KDRAMから採用され、
256K、1Mもこの方式で製品化されている。
DRAMを使用する側のユーザーも4M、16Mに対
してもこの5V単一電源方式を強く希望している。
このため、4MDRAMでは前述したデバイスの耐
性、信頼性等を考慮してチツプ内部に降圧回路を
設け、5Vの外部電源電圧を3V程度に降圧して内
部ドレイン電圧としてチツプ内部の各回路に供給
する方式が試されている。
しかし、降圧回路を組込む方式では、チツプ内
に降圧回路と基板バイアス変換回路の両者を有す
ることとなり、高集積化を妨げ、消費電流も増大
する。更にチツプ動作時のノイズによつて両者の
出力が変動すると回路の誤動作につながる恐れが
ある。この問題はメモリセルが大容量化されるに
つれ顕著となる。それは、チツプ動作時の過渡電
流が大容量化に伴なつて増大し、配線幅の減少か
らチツプ内部のインダクタンスＬも増大する傾向
にあるからである。
に降圧回路と基板バイアス変換回路の両者を有す
ることとなり、高集積化を妨げ、消費電流も増大
する。更にチツプ動作時のノイズによつて両者の
出力が変動すると回路の誤動作につながる恐れが
ある。この問題はメモリセルが大容量化されるに
つれ顕著となる。それは、チツプ動作時の過渡電
流が大容量化に伴なつて増大し、配線幅の減少か
らチツプ内部のインダクタンスＬも増大する傾向
にあるからである。
本発明は上記問題に鑑みてなされたもので、デ
バイスの耐圧と信頼性を考慮する一方、電源ノイ
ズによる回路誤動作が起こり難く安定した動作が
可能なMOS集積回路を提供する事を目的とする。
バイスの耐圧と信頼性を考慮する一方、電源ノイ
ズによる回路誤動作が起こり難く安定した動作が
可能なMOS集積回路を提供する事を目的とする。
本発明は、ソース電源電圧変換回路がチツプ内
部に内蔵され、その出力がチツプ内部のソース電
源電圧として入力し、チツプ外部のソース電源電
圧はチツプの基板バイアスとして入力し、チツプ
外部のドレイン電源電圧は、チツプ内部のドレイ
ン電源電圧として直接用いる事を骨子とする。そ
して、前記ソース電源電圧変換回路は低電位（例
えば、接地電圧Vss）と高電位（例えば、電源電
圧Vcc）との間の所定の基準電位を設定し、この
基準電位とこの基準電位がチツプ内部ソース基準
電位として出力されるようにした電源電圧変換回
路からの前記出力電圧とを増幅回路により比較・
検知し、前記基準電位を前記チツプ内部回路のソ
ース電源電圧として供給する構成となつている。
部に内蔵され、その出力がチツプ内部のソース電
源電圧として入力し、チツプ外部のソース電源電
圧はチツプの基板バイアスとして入力し、チツプ
外部のドレイン電源電圧は、チツプ内部のドレイ
ン電源電圧として直接用いる事を骨子とする。そ
して、前記ソース電源電圧変換回路は低電位（例
えば、接地電圧Vss）と高電位（例えば、電源電
圧Vcc）との間の所定の基準電位を設定し、この
基準電位とこの基準電位がチツプ内部ソース基準
電位として出力されるようにした電源電圧変換回
路からの前記出力電圧とを増幅回路により比較・
検知し、前記基準電位を前記チツプ内部回路のソ
ース電源電圧として供給する構成となつている。
本発明によれば、ソース電源電圧変換回路を用
いてチツプ内部のソース電源電圧を例えば0Vか
ら2Vに高め相対的にデバイスに加わる電圧が低
下でき、デバイスの耐圧、信頼性を十分保証する
ことができる。
いてチツプ内部のソース電源電圧を例えば0Vか
ら2Vに高め相対的にデバイスに加わる電圧が低
下でき、デバイスの耐圧、信頼性を十分保証する
ことができる。
また、この様にデバイスに加れる電圧を低下さ
せる一方、チツプ外部のソース電源電圧を直接チ
ツプの基板バイアスとして用いるため、従来チツ
プ内部に内蔵されていた基板バイアス発生回路が
不要となり、これによりチツプ面積の減少、待期
時消費電流の削減が可能となる。
せる一方、チツプ外部のソース電源電圧を直接チ
ツプの基板バイアスとして用いるため、従来チツ
プ内部に内蔵されていた基板バイアス発生回路が
不要となり、これによりチツプ面積の減少、待期
時消費電流の削減が可能となる。
また、DRAMでは、アドレスバツフア回路等
の参照電位（Vref）の変動が大きな問題である
が、基板バイアスの安定化を図ることができその
誤動作防止に大きな効果がある。
の参照電位（Vref）の変動が大きな問題である
が、基板バイアスの安定化を図ることができその
誤動作防止に大きな効果がある。
以下本発明の実施例を図面を用いて説明する。
第１図はDRAMのシステムブロツク図を概略的
に示す。
第１図はDRAMのシステムブロツク図を概略的
に示す。
ICパツケージの台座１０１は表面に導体層が
コートされ、裏面にこれが接してDRAMチツプ
１０２が搭載されている。チツプのドレイン電源
電圧パツド１０３とソース電源電圧パツド１０４
には、チツプ外部の供給電源１０５からドレイン
外部電源電圧（VccExt）１０６と、ソース外部
電源電圧（VssExt）１０７が夫々入力する。１
０８はブロツキングコンデンサであり、またここ
ではVccExtは5V、VssExtは0Vである。
コートされ、裏面にこれが接してDRAMチツプ
１０２が搭載されている。チツプのドレイン電源
電圧パツド１０３とソース電源電圧パツド１０４
には、チツプ外部の供給電源１０５からドレイン
外部電源電圧（VccExt）１０６と、ソース外部
電源電圧（VssExt）１０７が夫々入力する。１
０８はブロツキングコンデンサであり、またここ
ではVccExtは5V、VssExtは0Vである。
VccExtは直接チツプ内部の内部回路１０９の
内部ドレイン電源電圧（Vcc Int.）１１０として
入力する。内部回路１０９は基本クロツク発生回
路１１１とDRAM回路１１２から構成され、
DRAM回路１１２は更にDRAMメモリセル、セ
ンスアンプ等のコア回路１１３とプリチヤージ回
路、デコーダ回路、アドレスバツフア回路、Ｉ／
Ｏ回路等の周辺回路１１４から構成されている。
内部ドレイン電源電圧（Vcc Int.）１１０として
入力する。内部回路１０９は基本クロツク発生回
路１１１とDRAM回路１１２から構成され、
DRAM回路１１２は更にDRAMメモリセル、セ
ンスアンプ等のコア回路１１３とプリチヤージ回
路、デコーダ回路、アドレスバツフア回路、Ｉ／
Ｏ回路等の周辺回路１１４から構成されている。
一方、VssExtはチツプ内部の電源電圧変換回
路１１５により2Vまで昇圧され、VssInt.１１６
として内部回路１０９に入力する。また、チツプ
外部のこのVssExt.１０７は導電性表面のパツケ
ージ台座１０１に接続され、チツプ１０２の基板
電位VBB１１７として働く。
路１１５により2Vまで昇圧され、VssInt.１１６
として内部回路１０９に入力する。また、チツプ
外部のこのVssExt.１０７は導電性表面のパツケ
ージ台座１０１に接続され、チツプ１０２の基板
電位VBB１１７として働く。
ソース電源電圧変換回路１１５は第２図に示す
ブロツク構成である。２０１は基準電位発生回
路、２０２は誤差増幅回路、２０３は内部ソース
電位負荷回路である。チツプ内部ソース電位
VssInt.１１６と、基準電位発生回路２０１によ
り設定された基準電位２０４の電位差を誤差増幅
回路２０２で増幅し、内部ソース電位負荷回路２
０３により、内部回路１０９の消費電流を制御し
てチツプ内部ソース電位VssInt.を安定化してい
る。
ブロツク構成である。２０１は基準電位発生回
路、２０２は誤差増幅回路、２０３は内部ソース
電位負荷回路である。チツプ内部ソース電位
VssInt.１１６と、基準電位発生回路２０１によ
り設定された基準電位２０４の電位差を誤差増幅
回路２０２で増幅し、内部ソース電位負荷回路２
０３により、内部回路１０９の消費電流を制御し
てチツプ内部ソース電位VssInt.を安定化してい
る。
第３図は第２図の実際の回路図である。即ち、
VccExt.，VssExt.の5V，0Vを抵抗R1，R2で分
割して基準電位２０４が与えられる。誤差増幅回
路２０２はｐ−chMOSFET Q1〜Ｑ３及びｎ−
chMOSFET Q4，Q5であり、カレントミラー型
の誤差増幅回路を構成している。Q6はチツプ内
部ソース電位出力負荷用のｎ−chMOSFETであ
る。
VccExt.，VssExt.の5V，0Vを抵抗R1，R2で分
割して基準電位２０４が与えられる。誤差増幅回
路２０２はｐ−chMOSFET Q1〜Ｑ３及びｎ−
chMOSFET Q4，Q5であり、カレントミラー型
の誤差増幅回路を構成している。Q6はチツプ内
部ソース電位出力負荷用のｎ−chMOSFETであ
る。
第３図ではCMOS構成であるが、第４図に示
すようにｎ−chMOSFETで構成する事も可能で
ある。ここで、Q1〜Q3はＤタイプ、Q4〜Q6はＥ
タイプのMOSFETである。
すようにｎ−chMOSFETで構成する事も可能で
ある。ここで、Q1〜Q3はＤタイプ、Q4〜Q6はＥ
タイプのMOSFETである。
第３図、第４図では抵抗分割によりチツプ内部
ソース基準電位２０４を設定したが、第５図に示
す様に、例えばｎ−chMOSFET Q7〜Q10を用い
ても良い。
ソース基準電位２０４を設定したが、第５図に示
す様に、例えばｎ−chMOSFET Q7〜Q10を用い
ても良い。
第６図は上述したアドレスバツフア回路の回路
図を示している。即ち、TTLレベルの微小振幅
のアドレス入力信号Ainを抵抗分割で得た前記振
幅の中間電位に設定された参照電位Vrefと比較
してAinがＨかＬかを検知し、これを増幅して内
部アドレス信号Aout、これと相補信号のAoutを
得るものである。
図を示している。即ち、TTLレベルの微小振幅
のアドレス入力信号Ainを抵抗分割で得た前記振
幅の中間電位に設定された参照電位Vrefと比較
してAinがＨかＬかを検知し、これを増幅して内
部アドレス信号Aout、これと相補信号のAoutを
得るものである。
従来、基板バイアス回路を用いたものでは、ビ
ツト線充放電時にビツト線にコンタクトするメモ
リセルの拡散層の接合容量により基板電位VBBが
変動し易く、これと基板表面の酸化膜を介して対
向する、Vrefラインに変動を与え、アドレスバ
ツフア回路が誤動作するという問題があつた。
ツト線充放電時にビツト線にコンタクトするメモ
リセルの拡散層の接合容量により基板電位VBBが
変動し易く、これと基板表面の酸化膜を介して対
向する、Vrefラインに変動を与え、アドレスバ
ツフア回路が誤動作するという問題があつた。
第７図は第６図のアドレスバツフア回路の動作
波形図を示すもので以下、動作を簡単に説明す
る。
波形図を示すもので以下、動作を簡単に説明す
る。
まずクロツク信号φ1，φ2，φ3，φ4がそれぞれ
“Ｈ”“Ｈ”“Ｌ”“Ｌ”とすると（“Ｈ”＝5V、
“Ｌ”＝2V）、MOSFETQ13，Q14は導通状態にな
り、ノードN1はアドレス入力端子レベルに、ノ
ードN2は参照電位に充電される。一方、
MOSFET 21，Q22，Q23も導通状態になりノー
ドN5，N6は“Ｈ”に充電されMOSFET Q17，
Q18，Q26，Q27も導通状態になり、φ3，φ4が
“Ｌ”のため、N3，N4，Aout，Aoutはすべて
“Ｌ”となる。
“Ｈ”“Ｈ”“Ｌ”“Ｌ”とすると（“Ｈ”＝5V、
“Ｌ”＝2V）、MOSFETQ13，Q14は導通状態にな
り、ノードN1はアドレス入力端子レベルに、ノ
ードN2は参照電位に充電される。一方、
MOSFET 21，Q22，Q23も導通状態になりノー
ドN5，N6は“Ｈ”に充電されMOSFET Q17，
Q18，Q26，Q27も導通状態になり、φ3，φ4が
“Ｌ”のため、N3，N4，Aout，Aoutはすべて
“Ｌ”となる。
次にクロツク信号φ1，φ2が“Ｈ”レベルから
“Ｌ”レベルに変化し、引続いてクロツク信号φ3
が“Ｌ”から“Ｈ”になる。すると、MOSFET
Q17，Q18に夫々ノードN3，N4へφ3のレベルを転
送しようとする。ところがノードN1，N2は
MOSFET Q11，Q12を導通させるのに充分なレ
ベルであり、また、ノードN1とノードN2にはレ
ベル差があるためMOSFET Q11とQ12にコンダ
クタンスの差が生ずるためノードN3とN4にはレ
ベル差が生じる。ここではAin＝“Ｈ”のためN4
“Ｈ”、N3“Ｌ”となる。この電位差をMOSFET
Q15，Q16からなるフリツプフロツプが増幅し、
それと同時にMOSFET Q19，Q20がノードN5，
N6へノードN3，N4の状態を転送する。N4“Ｈ”，
N3“Ｌ”であるからMOSFETQ19は非導通、Q20
は導通し、ノードN5“Ｈ”のまま、ノードN6
“Ｈ”から“Ｌ”となる。ノードN5，N6はそれ
ぞれQ18，Q17のゲードに夫々接続されているた
め、ノードN6“Ｌ”となるとMOSFET Q17のコ
ンダクタンスが下がりN3“Ｌ”，N4“Ｈ”のレベ
ル差が大きくなるのを助長する。以上の様なフイ
ードバツク系によりN3，N6は“Ｌ”レベルとな
りN4，N5は“Ｈ”となる。
“Ｌ”レベルに変化し、引続いてクロツク信号φ3
が“Ｌ”から“Ｈ”になる。すると、MOSFET
Q17，Q18に夫々ノードN3，N4へφ3のレベルを転
送しようとする。ところがノードN1，N2は
MOSFET Q11，Q12を導通させるのに充分なレ
ベルであり、また、ノードN1とノードN2にはレ
ベル差があるためMOSFET Q11とQ12にコンダ
クタンスの差が生ずるためノードN3とN4にはレ
ベル差が生じる。ここではAin＝“Ｈ”のためN4
“Ｈ”、N3“Ｌ”となる。この電位差をMOSFET
Q15，Q16からなるフリツプフロツプが増幅し、
それと同時にMOSFET Q19，Q20がノードN5，
N6へノードN3，N4の状態を転送する。N4“Ｈ”，
N3“Ｌ”であるからMOSFETQ19は非導通、Q20
は導通し、ノードN5“Ｈ”のまま、ノードN6
“Ｈ”から“Ｌ”となる。ノードN5，N6はそれ
ぞれQ18，Q17のゲードに夫々接続されているた
め、ノードN6“Ｌ”となるとMOSFET Q17のコ
ンダクタンスが下がりN3“Ｌ”，N4“Ｈ”のレベ
ル差が大きくなるのを助長する。以上の様なフイ
ードバツク系によりN3，N6は“Ｌ”レベルとな
りN4，N5は“Ｈ”となる。
次にクロツク信号φ4が“Ｌ”から“Ｈ”へと
変化するとN5，N6が夫々“Ｈ”，“Ｌ”であるた
めMOSFET Q26は導通、Q27は非導通であるた
めAoutへφ4のレベルが転送され、更にAoutが
“Ｈ”であるためMOSFET Q15が導通状態とな
りAousは“Ｌ”となり、アドレス信号Aout
“Ｈ”、Aout“Ｌ”が出力される。参照電位Vrefは
基準電位発生回路６０１で作られる。この基準電
位発生回路６０１は、ポリシリコン膜による抵抗
体R3，R4を用いた抵抗分割回路で構成され、ま
た、各アドレスバツフアに入力するまでに長い
VrefAl配線があり、半導体基板との間で大きい
容量結合がある。この値は配線同志の容量より一
般に大きい。従つて従来の如く基板バイアス発生
回路を用いたものでは前記ビツト線の充放電時に
VBBがゆらぐ問題があり、これがVrefの変動をも
たらしてマージンの小さいアドレスバツフア回路
の誤動作を引起す問題があつた。これはビツト線
充放電後、カラムアドレスやロウアドレス指定の
ためのAin入力時の誤動作として表わされるもの
である。
変化するとN5，N6が夫々“Ｈ”，“Ｌ”であるた
めMOSFET Q26は導通、Q27は非導通であるた
めAoutへφ4のレベルが転送され、更にAoutが
“Ｈ”であるためMOSFET Q15が導通状態とな
りAousは“Ｌ”となり、アドレス信号Aout
“Ｈ”、Aout“Ｌ”が出力される。参照電位Vrefは
基準電位発生回路６０１で作られる。この基準電
位発生回路６０１は、ポリシリコン膜による抵抗
体R3，R4を用いた抵抗分割回路で構成され、ま
た、各アドレスバツフアに入力するまでに長い
VrefAl配線があり、半導体基板との間で大きい
容量結合がある。この値は配線同志の容量より一
般に大きい。従つて従来の如く基板バイアス発生
回路を用いたものでは前記ビツト線の充放電時に
VBBがゆらぐ問題があり、これがVrefの変動をも
たらしてマージンの小さいアドレスバツフア回路
の誤動作を引起す問題があつた。これはビツト線
充放電後、カラムアドレスやロウアドレス指定の
ためのAin入力時の誤動作として表わされるもの
である。
しかして本発明では、VBBは電源容量の大きい
Vssext.をVBBとして用いるのでかかる問題が大
幅に改善される。また、ビツト線充放電時には、
その過大な電流によりVcc，Vssが変動するとい
う問題もあるが、第１図、第６図に示すように、
電源容量の大きいVccExt，VssExtを直接抵抗分
割すれば良いのでVrefの安定化は著しく達成さ
れる。また、基板バイアスも含めて電源電圧変換
回路は１系統であるので、アドレスバツフア回路
本体を含め内部回路１０９はノイズに対して強
い。
Vssext.をVBBとして用いるのでかかる問題が大
幅に改善される。また、ビツト線充放電時には、
その過大な電流によりVcc，Vssが変動するとい
う問題もあるが、第１図、第６図に示すように、
電源容量の大きいVccExt，VssExtを直接抵抗分
割すれば良いのでVrefの安定化は著しく達成さ
れる。また、基板バイアスも含めて電源電圧変換
回路は１系統であるので、アドレスバツフア回路
本体を含め内部回路１０９はノイズに対して強
い。
第１図において、６０２はAinの信号入力パツ
ドである。尚、基準電位発生回路６０１は第５図
に示した様にMOSFETで構成してもよい。
ドである。尚、基準電位発生回路６０１は第５図
に示した様にMOSFETで構成してもよい。
以上説明した様に、本発明によれば、デバイス
耐圧、信頼性向上を図ると共に、電源回路の小型
化、低消費電力化が可能となり、また、チツプの
ノイズ誤動作を大幅に改善する事ができるもので
ある。
耐圧、信頼性向上を図ると共に、電源回路の小型
化、低消費電力化が可能となり、また、チツプの
ノイズ誤動作を大幅に改善する事ができるもので
ある。
その他本発明は上記実施例に限定されることな
く、種々変形して実施する事ができる。
く、種々変形して実施する事ができる。
第１図は本発明の実施例を示すシステムブロツ
ク図、第２図はソース電源電圧変換回路のブロツ
ク図、第３図、第４図、第５図はその回路図、第
６図はアドレスバツフア回路の回路図、第７図は
その動作のタイミングチヤート図である。 図において、１０５……外部電源、１１５……
ソース電圧変換回路、１０９……内部回路。
ク図、第２図はソース電源電圧変換回路のブロツ
ク図、第３図、第４図、第５図はその回路図、第
６図はアドレスバツフア回路の回路図、第７図は
その動作のタイミングチヤート図である。 図において、１０５……外部電源、１１５……
ソース電圧変換回路、１０９……内部回路。
Claims (1)
- 【特許請求の範囲】 １ ２種の外部電源のうち高電位の外部電源をチ
ツプの内部回路のドレイン電源電圧とし、低電位
の外部電源を基板バイアスとすると共に前記外部
電源の前記高電位と低電位との間の所定の基準電
位を設定し、この基準電位とこの基準電位がチツ
プ内部ソース基準電位として出力されるようにし
た電源電圧変換回路からの前記出力電位とを増幅
回路により比較・検知し、前記基準電位を前記チ
ツプの内部回路のソース電源電圧として供給する
ようにしたことを特徴とするMOS集積回路。 ２ 前記チツプは、ダイナミツクRAMチツプで
ある事を特徴とする前記特許請求の範囲第１項記
載のMOS集積回路。 ３ ２種の外部電源は夫々5V，0Vであり、電源
電圧変換回路の出力は2Vである事を特徴とする
前記特許請求の範囲第１項記載のMOS集積回路。 ４ アドレスバツフア回路を備えてなる事を特徴
とする前記特許請求の範囲第１項又は第２項記載
のMOS集積回路。 ５ アドレスバツフア回路の参照電位が外部電源
の電源電圧と分割して得られる事を特徴とする前
記特許請求の範囲第４項記載のMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050423A JPS62208496A (ja) | 1986-03-10 | 1986-03-10 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050423A JPS62208496A (ja) | 1986-03-10 | 1986-03-10 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208496A JPS62208496A (ja) | 1987-09-12 |
| JPH0572040B2 true JPH0572040B2 (ja) | 1993-10-08 |
Family
ID=12858456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050423A Granted JPS62208496A (ja) | 1986-03-10 | 1986-03-10 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208496A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JP3569310B2 (ja) * | 1993-10-14 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131617A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
-
1986
- 1986-03-10 JP JP61050423A patent/JPS62208496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208496A (ja) | 1987-09-12 |
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