JPH0572098B2 - - Google Patents

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JPH0572098B2
JPH0572098B2 JP63250725A JP25072588A JPH0572098B2 JP H0572098 B2 JPH0572098 B2 JP H0572098B2 JP 63250725 A JP63250725 A JP 63250725A JP 25072588 A JP25072588 A JP 25072588A JP H0572098 B2 JPH0572098 B2 JP H0572098B2
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に半導体集積回路、特には大集
積（VLSI）回路の製造に関する。
［従来の技術とその課題］ MOS VLSI集積回路の最近の進歩は、集積回
路の高速動作を可能にし、サイズの縮小と、パツ
キングの高密度化に特徴がある。MOS装置の急
速な複雑化傾向は、現在の材料と製造方法の限界
を越えようとしている。サイズは１ミクロンない
しそれ以下に縮小したので、回路密度は増加し、
コンタクトホール（contact hole）は一層小さ
く、かつ線幅はますます狭くなつた。装置構造に
おける要素の抵抗は、RC時定数とともに増加し、
それによつて装置の全体速度を制限している。
この課題に対しなされた一つの解決提案は、高
伝導、低抵抗および高信頼性の配線材料として、
タングステンおよびそのシリサイドのような耐熱
金属を使用することである。これらの材料は、第
１層の配線とゲート電極用ポリシリコンに、また
多層接続のためのアルミニウムに代つて使用さ
れ、さらに厄介な傾斜接触エツチングを要しない
平面接触とビーアホール（via hole）の方法を提
供する。
VLSI多層メタライゼーシヨン技術におけるも
つとも困難な領域の一つは、トポグラフイであ
る。一定量の平坦化には、下部構造に由来するト
ポグラフイを解決することが要求された。しかし
望まれる平坦化を逐行するには、正確なプロセス
制御と、プロセスのより複雑化と、生産高の減少
が要求される。
多層MOS集積回路の製造に使用される公知の
方法では、誘電体層が基板表面に堆積され、コン
タクトホールが誘電体内に形成され、第１金属層
が堆積され、ついでエツチングされる。第２誘電
体層（中間誘電体）は、この金属上面に堆積さ
れ、フオトレジスト層が第２誘電体層表面に堆積
される。つぎに、中間誘電体平坦化のためにこの
構造は総括的エツチバツクを受け、ついでビーア
ホールが中間誘電体内の第１金属層の上レベルま
で形成される。つぎに第２金属層が堆積され、エ
ツチングされて、ビーアホールを通つて第１金属
層に接触するまで伸びる。その後パツシベーシヨ
ン層が堆積、エツチングされる。
しかしながら、この公知の多層プロセスに関連
して、金属のステツプカバレツジおよぴ残りの金
属に起きる厄介なトポグラフイのような多くの問
題があり、これは、電気配線の断線および隣接す
る配線間の内部レベルの短絡を起こす。この公知
のプロセスに関連した他の欠点は、狭い配線（特
にアルミニウムが使用されるとき）におけるエレ
クトロマイグレーシヨンと、ビーアホールとコン
タクトホールのまわりの金属のオーバーラツプ
（ドツグボーン構造）が必要なことである。この
構造は、装置のパツキング密度を制約し、また回
路動作の特性低下を招く。
［発明の目的］ 本発明の目的は、平坦化が信頼度高く行われる
MOS集積回路を製造する進歩した方法を提供す
ることである。
本発明の他の目的は、中間誘電体層の平坦化と
金属層のエツチングを省略できるVLSI多層集積
回路の製造方法を提供することである。
本発明のさらに他の目的は、より高い生産性と
高パツキング密度で、信頼度の高いVLSI集積回
路と装置の製造を可能にする前記型の方法を提供
することである。
本発明は、またメタライゼーシヨン層の自己整
合が信頼度高く行われるVLSI構造の製造方法を
提供することを目的とするものである。
［課題を解決するための手段］ これらの目的のために、本発明の方法では、第
１誘電体層、シリコン薄層および第２誘電体層が
基板上面に堆積され、溝が上の第２誘電体層内
に、第２誘電体層の薄層をシリコン薄層上に残し
て形成される。コンタクトホールが、第２誘電体
層の薄層の中心部分、下のシリコン薄層および第
１誘電体層を通して、基板表面に達するまでエツ
チングされ、下のシリコン薄層の部を覆うマスク
として誘電体層の薄層の残つた外側部分を使用
し、金属がコンタクトホール内に選択的に堆積さ
れる。ついで第２誘電体層の薄層の残つた部分が
除去され、コンタクトホール内に堆積されている
金属と電気的に接触する金属で溝が満たされる。
上記の目的および以下に述べる他の目的を達成
するため、添付の図面に基づいて本発明のVLSI
MOS集積回路の製造方法について説明する。
第１図に示すように、本発明の方法では、基板
に対し逆導電性領域１４が注入または拡散によつ
て基板内に形成され、0.3〜2.5ミクロンの誘電体
（酸化シリコン）層１０がシリコン基板１２上に、
シリコン薄層（50〜2500オングストローム）１６
（たとえば多結晶または無定形シリコン）が誘電
体層１０上に、シリコンダイオキサイド、シリコ
ンナイトライドおよびオキシナイトライド中の一
つである0.3〜2.5ミクロンのフイルム第２誘電体
層１８がシリコン薄層１６上に堆積される。
つぎに第２図に示すように、通常のフオトリソ
グラフイと、乾式プラズマまたは湿式化学のいず
れかのエツチング方法により、誘電体層１８内
に、深さ0.3〜2.5ミクロンの溝２０，２２が、溝
底の誘電体薄層（200〜1200オングストローム）
２４を残して形成され、シリコン薄層１６上にあ
る。溝の一つ、図では溝２０が、領域１４上に横
たわつている。
ついでフオトリソグラフイとエツチング（乾式
または湿式）操作が、誘電体薄層２４の中心部分
と、下のシリコン薄層１６の部分と、下方の誘電
体層１０を通して行われ、第３図に示すように、
コンタクトホール２６が形成される。誘電体薄層
２４の一部２４ａが、形成されたコンタクトホー
ル上端にあるシリコン薄層１６上に残ることに注
目すべきである。
つぎに第４図に示すように、化学蒸着（CVD）
操作が行われ、金属（例えばタングステン）２８
を選択的に堆積させ、金属はコンタクトホール底
のシリコン表面上にのみコンタクトホール２６を
充分満たす程度に選択堆積される。コンタクトホ
ール位置のシリコンフイルムを覆う誘電体薄層２
４の一部２４ａがあるため、金属（タングステ
ン）はその位置のシリコン薄層上に堆積しない。
つぎに第５図に示すように、残つた誘電体薄層２
４ａは、乾式（プラズマ）または湿式（化学）エ
ツチングのいずれかにより除去され、それによ
り、溝２０，２２の底に露出したシリコン薄層の
一部１６ａを残す。
ついで第６図に示すように、タングステンのよ
うな金属３０，３２が、CVD操作によりそれぞ
れ溝２０，２２を満たすよう選択的に堆積され
る。露出したシリコン１６ａは、この操作の間に
完全にまたは部分的に消費される。溝２０中の金
属（タングステン）は、コンタクトホール２６内
の金属（タングステン）２８上に横たわり、整合
してこれに接触する。その後単一レベル操作で、
第７図に示すように、第６図の構造はパツシベー
シヨン層３４で覆われる。
第８図は、多層金属プロセスに拡大した第１〜
７図の製造技術を示し、第８図の構造は、上記第
１〜７図に示した操作段階を繰り返して製造され
る。第７，８図における構造の対応する部分は、
同じ参照番号で示されている。つぎに、0.3〜2.5
ミクロンの第３誘電体層（例えば酸化シリコン）
３６、50〜2500オングストロームのシリコン薄層
４２および0.3〜2.5ミクロンの第４誘電体層４４
が堆積される。溝４６と４８は、シリコン薄層４
２上の第４誘電体層の薄層を残して上の第４誘電
体層４４内に形成される。つぎに第３誘電体層３
６がパターン化され、エツチングされてビーアホ
ール３８を形成する。このビーアホールは、溝２
２の上面上にありこれと連通する。ビーアホール
３８は、前記に類似した方法で、選択堆積プロセ
スにより金属例えばタングステン４０で満たされ
る。
つぎに、第４誘電体層４４の残つた薄層が除去
され、第６図に示すように、配線堆積段階が行わ
れ、溝４６，４８中に選択的にそれぞれタングス
テン５０，５２を堆積する。溝４８は、ビーアホ
ール３８内のタングステン金属４０と、したがつ
て溝２２内の金属３２と界面接触抵抗をもたずに
電気的に導通する。前記したように、パツシベー
シヨン層５４が、上部誘電体層４４と金属を充填
した溝４６，４８上面に堆積される。
［発明の効果］ 上記の好ましい実施例から、本発明の製造方法
によれば、VLSI製造における二つの重要かつ困
難な操作、すなわち誘電体層の平坦化と金属エツ
チングを省略できることが認められる。本発明の
方法によりなされる共形メタライゼーシヨンは、
一層信頼できるVLSI装置を提供し、なされた自
己整合型メタライゼーシヨンは、VLSI装置のよ
り高度のパツキング密度を達成する。何故ならば
コンタクトホールとビーアホールの金属被覆はも
はや必要でないからである。本発明の思想および
範囲を逸脱しない限り、実施例に修正が加えられ
てよいことはもちろんである。
【図面の簡単な説明】
第１〜７図は、本発明の各種工程間を示す
VLSI集積回路の断面図であり、第７図は完成さ
れた集積回路構造を示し、第８図は、本発明の方
法により製造された第７図に類似の多層集積回路
の断面図である。 １０……誘電体層、１２……基板、１４……逆
導電性領域、１６……シリコン薄層、１６ａ……
シリコン薄層の一部、１８……第２誘電体層、２
０，２２……溝、２４……誘電体薄層、２４ａ…
…誘電体薄層の一部、２６……コンタクトホー
ル、２８，３０，３２……金属、３４……パツシ
ベーシヨン層、３６……第３誘電体層、３８……
ビーアホール、４０……金属、４２……シリコン
薄層、４４……第４誘電体層、４６，４８……
溝、５０，５２……タングステン、５４……パツ
シベーシヨン層。

Claims (1)

  1. 【特許請求の範囲】 １ 用意した基板上面に、第１誘電体層、シリコ
    ン薄層および第２誘電体層を順に形成し；該第２
    誘電体層内に少なくとも一つの溝を、該シリコン
    薄層上に残した第２誘電体層の薄層が溝底となる
    よう形成し；該残した薄層の部、その下のシリコ
    ン薄層、さらにその下の第１誘電体層を貫いてエ
    ツチングし、該基板上面に達するコンタクトホー
    ルを、その上部にあるシリコン薄層の一部上に該
    第２誘電体薄層の一部を残して形成し；ついで該
    第２誘電体薄層の残部をマスクとして利用し、該
    コンタクトホールに金属を選択的に堆積させ；つ
    ぎに、露出した該シリコン薄層の一部を残し該第
    ２誘電体薄層の残した一部を除去し；ついで、該
    シリコン薄層の該露出部分と該金属を満たしたコ
    ンタクトホール上面に第２金属を選択的に堆積
    し、該溝を該第２金属で満たす工程からなる半導
    体ウエーハ上の自己整合型共形メタライゼーシヨ
    ン製造方法。 ２ 前記残した第２誘電体薄層の厚さが200〜
    1200オングストロームである請求項１に記載の方
    法。 ３ 前記第１、第２金属がそれぞれタングステン
    である請求項２に記載の方法。 ４ 前記シリコン薄層が多結晶と無定形のシリコ
    ンフイルム中の一つよりなる請求項１に記載の方
    法。 ５ 前記シリコン薄層の厚さが50〜2500オングス
    トロームである請求項１に記載の方法。 ６ 前記溝の深さが0.3〜2.5ミクロンである請求
    項１に記載の方法。 ７ 前記金属が、化学蒸着手段により選択的に堆
    積されたタングステンである請求項１に記載の方
    法。 ８ 前記誘電体層が、シリコンダイオキサイド、
    シリコンナイトライドおよびオキシナイトライド
    のフイルム中の一つからなる請求項１に記載の方
    法。 ９ 前記誘電体層の厚さが0.3〜2.5ミクロンであ
    る請求項８に記載の方法。 １０ 前記基板が半導体である請求項１に記載の
    方法。
JP63250725A 1987-10-08 1988-10-04 半導体ウエーハ上の自己整合型共形メタライゼーション製造方法 Granted JPH02168624A (ja)

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