JPH057293A

JPH057293A - 画像処理方式

Info

Publication number: JPH057293A
Application number: JP3031743A
Authority: JP
Inventors: Michihiko Ota; 充彦太田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1991-01-31
Filing date: 1991-01-31
Publication date: 1993-01-14
Anticipated expiration: 2014-12-20
Also published as: JP2993618B2

Abstract

(57)【要約】【目的】本発明はドット展開された画像データを主走
査方向と副走査方向に変倍処理（同倍も含む）を行いな
がらプリントエンジン側にシリアル出力を行う画像処理
方式に係り、特に変倍処理後の画像データを一旦ビデオ
メモリ等に格納する事なくそのままプリントエンジン側
にデータ出力可能に構成し、これによりプリントエンジ
ン側にデータ出力を行う為のメモリを省略し得る画像処
理方式を提供する事を目的とする。【構成】前記原画像データを主走査方向に変倍処理し
た画像データを複数走査ラインの画像データが格納可能
なメモリ領域を有するバッファに格納した後、該バッフ
ァよりの読み出し時において、任意の設定倍率に対応し
て出力制御しながら副走査方向の変倍処理を行う点を第
一の特徴とする。そして第二の特徴とする所は、前記バ
ッファよりの読み出しをプリントエンジン側の動作タイ
ミングに基づいて行う点にある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はドット展開された画像デ
ータを主走査方向と副走査方向に変倍処理（同倍も含
む）を行いながらプリントエンジン側にシリアル出力を
行う画像処理方式に係り、ビデオメモリを用いる事なく
プリントエンジン側に出力可能にした画像処理方式に関
する。

【０００２】

【従来の技術】従来よりファクシミリやイメージスキャ
ナにおいては、画像読取部として機能する例えばＣＣＤ
で読取られたアナログ信号をデジタル化し、主走査方向
と副走査方向にドット展開されたイメージデータを受信
機側に送信可能に構成しているが、かかる装置に置いて
は読取られた画像サイズと、受信側のプリント出力サイ
ズの整合性を図る為に、前記原画像に対応するイメージ
データを主走査と副走査に拡大／縮小処理を施した後、
プリントエンジン側に出力するようにしている。

【０００３】又受信側のプリントエンジンにレーザプリ
ンタその他のページプリンタを用いる装置にあっては例
えば送信側では読取速度の向上と読取コストの低減を図
る為に、一般に8dot(line)/mm程度の粗い画素密度（ノ
ーマルモード）で読取りを行い、これを受信機側でプリ
ント出力する際にプリンタの解像度に合致させるために
画素密度の変更（例えば16dot/mm）を行いながら該変倍
処理後のイメージデータをプリントエンジン側に出力す
るように構成している。

【０００４】

【発明が解決しようとする課題】さてかかる装置におい
て例えば出力装置としてエンジンにレーザプリンタを用
いた場合、例えばエンジン側の動作クロック（Vクロッ
ク）に基づいて、前記送信画像データの取込み（シリア
ル入力）と吐き出し（シリアル出力）を行うように構成
しているが、この様に構成すると前記画像処理装置内で
行う変倍処理により、前記送信画像データを構成する画
素の間引き若しくは補間が行われるために、例え前記Ｖ
クロックの分周、時分割等を行っても、該処理装置より
前記変倍処理が行われた画像データを整合性よくプリン
ト出力を行う事が不可能になる。

【０００５】そこで従来装置においては前記変倍処理の
為のバッファとともに、プリントエンジン側にデータ出
力を行う場合のメモリ、より具体的には変倍処理後の２
値画データが収納可能なビデオメモリを設け、変倍処理
後の２値画データを該ビデオメモリに一旦格納した後、
前記Ｖクロックによりプリントエンジン側にシリアル出
力する様に構成しているが、かかる構成を取る事はメモ
リ容量の増大と共に、チップ数の増加その他の回路構成
が煩雑化し易い。又変倍処理したデータを一旦ビデオメ
モリに格納する事はその分データ出力の遅延化につなが
り易い。

【０００６】本発明はかかる従来技術の欠点に鑑み、変
倍処理後の画像データを一旦ビデオメモリ等に格納する
事なくそのままプリントエンジン側にデータ出力可能に
構成し、これによりプリントエンジン側にデータ出力を
行う為のメモリを省略し得る画像処理方式を提供する事
を目的とする。又本発明の他の目的は、前記画像データ
の間引き若しくは補間その他の変倍処理を行っても、プ
リントエンジン側へのプリント出力を整合性よく行う事
が出来る画像処理方式を提供する事にある。又本発明の
他の目的とする所は、前記画像データの変倍処理を行っ
ても無駄なメモリ領域を残す事なく、効率よく変倍処理
用バッファのメモリ領域を利用可能に構成し、これによ
り省メモリチップ化を図り得る画像処理方式を提供する
事にある。

【０００７】

【課題を解決する為の手段】本発明はかかる技術的課題
を達成する為に、前記送信画像その他の原画像を構成す
るイメージデータの変倍処理を行う際に各走査方向毎の
変倍処理を同時に行う事なく、前記原画像データの主走
査方向の変倍処理と副走査方向の変倍処理をバッファを
介して順次行う点を第１の特徴とする。即ちより具体的
には前記原画像データを主走査方向に変倍処理した画像
データを複数走査ラインの画像データが格納可能なメモ
リ領域を有するバッファに格納した後、該バッファより
の読み出し時において、任意の設定倍率に対応して出力
制御しながら副走査方向の変倍処理を行う点を第一の特
徴とする。

【０００８】そして第二の特徴とする所は、前記バッフ
ァよりの読み出しをプリントエンジン側の動作タイミン
グに基づいて行う点にある。尚、前記動作タイミングに
基づいて行うとは、プリントエンジン側の動作クロック
と同期させて読み出しを行う場合も含むがこれのみを指
すのではなく、１走査ライン単位の読み出しサイクルが
プリントエンジン側の出力と同期していればよく、画素
単位で非同期でも特に問題が生じない。このような構成
として本発明においては特に、前記バッファの出力側に
該バッファよりの読み出しデータの平滑処理を行う為の
シフトレジスタを設け、該シフトレジスタよりのシフト
動作をプリントエンジン側の動作クロックと同一タイミ
ングで行うとともに、該レジスタに所定ビットの空き領
域が生じた都度、例えばビットレジスタを介して前記バ
ッファより非同期で前記シフトレジスタの空き領域にデ
ータ書込みを行ってもよく、逆にこの様に構成した方が
処理自由度が増して好ましい。この場合、前記バッファ
は、前記バッファ読み出し後に平滑処理を行う必要性か
ら主走査方向に変倍処理後の処理データを少なくとも三
走査ライン分以上格納可能なメモリ領域を有するサイク
リックバッファである事が好ましいが、これのみに限定
されない。

【０００９】尚、前記主走査方向の変倍を行う場合は一
般に画像データの間引き等を行う縮小回路と、該データ
のビット数の補間（増加）を図る拡大回路を設け、これ
らを選択的に切換可能に構成しているが、この様に構成
すると回路構成が煩雑化するのみならず、精度よい主走
査方向の変倍を行うのが困難である。

【００１０】そこで本発明は、先ず前記原画像に対応す
る画像データを一義的に最大拡大倍率に対応するｍ倍に
拡大した後、該拡大されたイメージデータを所定の縮小
倍率に対応して縮小を行う様に構成する。これにより基
準となるべきデータのビット数がｍ倍に拡大され、該拡
大されたビットデータを基準として縮小処理を行うため
に、精度よい変倍（縮小）が可能であると共に、ｍ倍の
範囲内で拡大処理も縮小処理も同一処理で行う事が可能
である為に、回路構成が簡単化する。又副走査方向の変
倍処理は前記サイクリックバッファに格納した読み出し
画素に対応する画像データを、任意の設定倍率に対応し
て間引き若しくは重複出力する事により容易に副走査方
向の変倍処理が可能である。

【００１１】

【作用】かかる技術手段によれば、前記バッファに格納
されるデータは、主走査方向に変倍処理後のデータ、言
換えれば前記バッファ読み出し時において副走査方向の
変倍処理はなされるが、主走査（シリアル）方向におけ
る間引きや補間等は行われずそのまま出力されるもので
あるために、１走査ライン単位のバッファの読み出しサ
イクルがプリントエンジン側の出力サイクルと容易に同
期させる事が出来、そのまま前記動作クロックに同期さ
せて直接プリントエンジン側にシリアル出力する事が可
能となる。

【００１２】又前記バッファの読み出しは１走査ライン
単位で考慮すれば良いために、言い換えればプリントエ
ンジン側の動作クロックと必ずしも同期させる必要がな
い為に、例えばバッファの出力側に平滑化処理回路等を
介在させても何等問題がない。

【００１３】従って本発明は、前記したビデオメモリ等
を用いずに画像データの取込みから変倍処理及び必要に
応じて平滑化処理を行いながらそのプリント出力を整合
性よく行う事が出来、これによりビデオメモリその他の
省チップ化が達成される。

【００１４】又本発明は主走査方向と副走査方向の変倍
処理を順次個別に行うために、例えばトップマージンや
レフトマージンを設定する場合にも、回路構成を煩雑化
する事なく一方の倍率を変えて容易に偏倍（主走査方向
と副走査方向の倍率が異なる事）する事が出来る。又、
副走査方向の変倍処理についても、単に前記バッファよ
りのデータ読み出しを出力制御する事により容易に変倍
が可能である。

【００１５】さて前記のようなバッファはラインデータ
を格納するものであるために、シフトレジスタで構成す
る場合が多いが、シフトレジスタは各画素ライン毎にＩ
Ｃチップ化されている為に、前記のように読み出し側で
平滑化処理を行う場合は参照画素ライン数に対応したＩ
Ｃチップを必要とする。又前記シフトレジスタは拡大処
理した最大画素数に対応するメモリ容量を必要とする為
に、通常の使用状態では常に未使用のメモリ領域が存在
し、メモリの効率的利用につながらないのみならず、例
えば三つのシフトレジスタを用いた場合でも格納し得る
画素データが注目画素ラインとその前位と次位の画素ラ
インに限定されるために、例えば出力側のなんらかの事
情により、注目画素の出力を一時待機させる必要がある
場合において、次々位の画素ラインの読み込みが出来
ず、結果として該次々位の画素ラインの読み込みを待機
させるか該画素ラインを格納するための第４のレジスタ
等が必要になり、ＩＣチップの増大と回路構成の煩雑化
につながる。

【００１６】これに対し本発明はサイクリックバッファ
を用いたが故に、言い換えれば対応する各ライン毎のメ
モリ領域のアドレス指定により任意の画像データを容易
に呼出す事が出来、これにより後記するように副走査方
向の変倍処理の為の間引き、重複処理のみならず、平滑
処理の為に読み出し画素とその前位及び次位の画素に対
応する画像信号を動作クロックを時分割されたリードサ
イクルに基づいて精度よく且つ確実に出力する事が出来
る。

【００１７】又、アドレス設定により各ライン毎のメモ
リ領域を任意に設定できるために、無駄な空き領域が存
在する余地がなく、而も空き領域が在れば次々位の画素
データも待機させる事なく順次格納する事が可能であ
り、結果として省ＩＣチップ化と回路構成の煩雑化を避
ける事が出来るとともに、吐き出し側との整合性を図る
事が容易であり、ビデオメモリを用いずにプリントエン
ジン側への直接出力を一層確実に行う事が出来る。

【００１８】

【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。

【００１９】図１は本発明の実施例に係る画像処理装置
を示す全体ブロック図で、その構成を画像データの流れ
に従って簡単に説明するに、インタフェース部１は、パ
ラレル入力I/F11とシリアル入力I/F12とを有し、これら
は例えばＭＰＵI/F10よりの信号に基づいて選択的に切
換え可能なセレクタ13を介して主走査拡大レジスタ15に
書込み可能に接続させている。

【００２０】そしてその構成を図２に基づいて簡単に説
明するに、18はDMA制御回路14よりの制御信号に基づい
て、例えば後記するシステムメモリ8に格納されたイメ
ージデータをデータバスを介して16ビットづつパラレル
に入力されるパラレルin/outレジスタ、12は例えば不図
示の画像読取部で読取られたアナログ信号をデジタル化
された画像データを主走査ライン方向に沿ってシリアル
入力するシリアル入力in/パラレルoutレジスタで、該夫
々のレジスタ12,18に入力された16ビットデータはセレ
クタ機能を含む論理回路13により、自動的に主走査方向
に２倍に拡大（パラレル複写）され、３２ビットデータ
としてシフトレジスタ15に入力される。

【００２１】そして前記主走査方向に拡大されたビット
データは前記シフトレジスタ15よりシリアルに主走査縮
小部20に入力する。尚、16は前記パラレル複写を制御す
るためのデータ制御部である。

【００２２】主走査縮小部20は、前記インタフェース部
１で無条件に２倍に拡大された32ビットデータを所定の
指定モードにより間引き、0.25〜1.0倍の変倍処理を行
なう。この結果前記縮小部20より出力されるビットデー
タは原画像に対し２X（0.25〜1.0）即ち0.5〜2.0の変倍
処理が可能となる。

【００２３】サイクリックラインバッファ回路３は図３
に示すように、１画素に対応する８ビットデータが三主
走査ライン分に相当する画素数格納可能な2KW×8bitsの
メモリ領域を有するＲＡＭメモリ31と、該メモリに前記
処理データの書込みを行うメモリライト部と、前記メモ
リより処理データの読み出しを行いながら、副走査方向
の変倍処理用レジスタにデータ格納を行うメモリリード
部からなり、これらは任意のクロックを四分割したT0〜
T3の各クロックに基づいてリード／ライト可能に構成さ
れている。

【００２４】より具体的には前記ＲＡＭメモリ31のリート゛
/ライトは８ビット（１バイト）単位に行い、先ず主走査方
向に変倍処理された入力データをT0のタイミングでライ
トし、一方出力データは、シフトレジスタ制御回路47よ
りの信号に基づいて直前画素に対応する画像データ(n-
1)をT1のタイミングで、又対応画素(n)に対応する画像
データをT2のタイミングで、更に次位の画素(n+1)はに
対応する画像データはT3のタイミングで夫々リードされ
るように構成している。

【００２５】尚図中34はサイクリックラインバッファ制
御回路、35はＲＡＭメモリ31へのライトアドレス指定レ
ジスタ、36はその読み出し用リードアドレス指定レジス
タ、37はそのリード／ライトアドレス切換回路である。

【００２６】次に前記メモリライト及びリード部の構成
について詳細に説明するに、メモリライト部は図４に示
すように、前記主走査縮小部20よりの画像データをシフ
トレジスタ32で受け、該データが１ビット（１画素）格
納される都度、ライトバッファ33に一旦データを移すと
共に、JーKF/F（フリップフロップ）38をセットする。そ
してJーKF/F38がセットされた次のT0のタイミングでＲＡ
Ｍメモリ31の指定アドレス領域に前記画素データを書込
むとともに、前記JーKF/F38がリセットされ、ライトアド
レスレジスタ35のアドレスを+1する。

【００２７】そしてＲＡＭメモリ３１では前記画素デー
タが入力毎にカウンタ39によりカウントし、１ラインの
画像データがライン画素数指定レジスタＲ（Ｒ：一主走
査ラインの画素数）で指定されたビット数になるまで白
画素に対応するビットデータの追加若しくは切捨て処理
を行う。

【００２８】従って前記ＲＡＭメモリ31には常に指定レ
ジスタ30で指定された画素数と対応するビット数の画像
データが格納される事になる。一方メモリリード部は、
図５に示す様に前記ＲＡＭメモリ31のリードバッファ４
１ａ内の画素データ吐き出しをJーKF/F47より出力される
エンプティ信号で把握し、T1〜T3のタイミングで(n-1)
〜(n+1)の３ライン分の画素データを順次読み出すとと
もにリードアドレスレジスタ36のアドレスを+1する。
尚、各ラインに対応するメモリアドレスはnラインに対
応するリードアドレスレジスタ36から（n-1)及び(n+1)
ラインに対するアドレスを作り、アドレス切換回路３７
を介してＲＡＭメモリ３１側にアドレス指定を行う。

【００２９】システム制御回路４７は、前記１９ビット
シフトレジスタ４１〜４３のシフト動作の都度カウント
される３ビット（２³）カウンタ４７ａと前記JーKF/F47b
からなり、プリントエンジン側の動作クロックに基づい
て行われるシフトレジスタ４１〜４３のシフト動作によ
り１バイト（８ビット）の空き領域が生じた都度リード
バッファ４１ａを介してＲＡＭメモリ31の内の画素デー
タが出力される事になる。

【００３０】そして前記アドレス指定によりリードバッ
ファより読み出されたデータは夫々対応する１９ビット
シフトレジスタ41〜43に転送される。シフトレジスタ41
〜43は、リードバッファ41a〜43aを介して現ラインデー
タとともにその前後の３ライン分のラインデータを８ビ
ットづつ格納するもので、該シフトレジスタ41〜43は後
工程における平滑処理を容易にするために、(8+11）ビ
ットの画像データが格納され、そして該レジスタ41〜43
に格納されたデータは制御回路47よりの指示に基づいて
８＋αビットづつスムージングロジック45にパラレル入
力され、該ロジック45内で所定の平滑処理を行った後、
その平滑化データをMPUI/F10よりの選択信号に基づいて
出力切換回路44側に出力させる。一方前記リードアドレ
スレジスタ３６のアドレス書込みは、副走査拡大縮小回
路５より出力される各出力制御信号をサイクリックライ
ンバッファ制御回路３４に出力する事により行われる。

【００３１】例えば副走査拡大縮小回路５には、不図示
の動作モードレジスタと４進及び３進カウンタが格納さ
れ、例えば４進カウンタと繰返し出力を組合せ、該カウ
ント値が0、1の場合に現ラインデータをそのまま出力
し、該カウント値が2、3の場合に現ラインデータを繰返
し出力する4/3モード、更に３進カウンタと間引きモー
ドを組合せ、該カウント値が0、2の場合に現ラインデー
タをそのまま出力し、該カウント値が1の場合に現ライ
ンデータは出力せずにスキップする2/3モードを設け、
これらのモードに副走査方向の所定倍率に対応する間引
き若しくは繰返し信号をサイクリックラインバッファ制
御回路３４に出力する事により、該制御回路３４でnラ
インに対応するアドレスが格納されるリードアドレスレ
ジスタ３５Ｂに、１ラインづつ更新されるアドレス、１
ラインスキップしたアドレス、若しくは直前に出力した
現アドレスをキープさせたアドレス信号等を適宜生成
し、、これにより副走査方向の縮小拡大を0.5〜4.0倍の
範囲で任意に設定出来る。

【００３２】又副走査拡大縮小回路５内の不図示の動作
モードレジスタには、前記nラインにおける１９ビット
シフトレジスタ41〜43から出力される変倍処理後の画像
データをそのまま出力するノーマルモード、又論理ゲー
トにより論理和を取った画像データを出力するＯＲモー
ド、スムージングロジック４５よりの信号を選択するス
ムージングモードが格納され、該レジスタよりのモード
選択信号を出力切換回路44に出力する事により、ノーマ
ル出力、ＯＲ出力、スムージングロジック４５よりの単
位分割された出力Χu,Ｘ_Lを、ビデオＩ／Ｆ６Ａを介し
てプリントエンジン側に適宜選択出力させる事が出来
る。

【００３３】スムージングロジック４５は副走査拡大／
縮小回路５にて拡大処理を行う場合にその斜線部分の段
差を平滑化するために使用される回路で、シフトレジス
タ41〜43に格納されたデータに基づいて所定の平滑処理
が行われ、単位分割された出力Χu,Ｘ_Lを出力する。

【００３４】尚前記拡大若しくは縮小処理後のデータを
そのままプリント出力を行う事なく、例えば拡大／縮小
若しくはスムージング処理のみを行い、紙切れ、親展通
話その他の理由によりプリント出力は後日行いたい場合
は前記出力切換回路44よりのシリアル信号変換回路7Aを
介して１６ビットパラレル変換を行い、該パラレルデー
タをパラレル出力I/F7Bを介してシステムメモリ8に入力
する。

【００３５】又6BはＬＢＰのエンジン側よりの水平同期
信号と垂直同期信号に基づいてトップマージンとレフト
マージンを設定する回路でその偏倍制御信号を副走査拡
大／縮小回路５とスムージングロジック回路４５に送信
する。９はシリアル入力I/Fより取り込まれる原画像デ
ータの１ラインを示すラインネーブル信号生成回路、１
０はMPUI/F生成回路である。

【００３６】

【効果】以上記載した如く本発明は、変倍処理後の画像
データをプリントエンジン側に直接データ出力させる事
が出来、これによりプリントエンジン側にデータ出力を
行う為のビデオメモリを省略し得る。又本発明は、前記
画像データの間引き若しくは補間その他の変倍処理を行
っても前記画像データの取込みから変倍処理及びプリン
ト出力を整合性よく行う事が出来る。

【００３７】又本発明によれば、前記画像データの変倍
処理を行っても無駄なメモリ領域を残す事なく、効率よ
く変倍処理用バッファのメモリ領域を利用可能に構成
し、これにより省メモリチップ化を図り得る。又本発明
によれば主走査方向と副走査方向の拡大倍率を夫々独立
して設定する事が出来、これによりトップマージンやレ
フトマージンを設定する場合の偏倍処理を可能にする。
等の種々の著効を有す。

【図面の簡単な説明】

【図１】本発明の実施例に係る画像処理装置の全体ブロ
ック図、

【図２】インタフェース部の詳細ブロック図、

【図３】サイクリックラインバッファ回路とスムージン
グロジック回路の詳細ブロック図

【図４】サイクリックラインバッファ回路に組込まれた
メモリライト部の詳細ブロック図

【図５】サイクリックラインバッファ回路の出力側の詳
細ブロック図

【符号の説明】

３サイクリックラインバッファ回路１５ー２０主走査拡大ー縮小回路５副走査拡大縮小回路３０ＲＡＭメモリ

Claims

【特許請求の範囲】

【請求項１】ドット状に展開された原画像データを主
走査方向と副走査方向に変倍処理（同倍も含む）を行い
ながらプリントエンジン側にシリアル出力を行う画像処
理方式において少なくとも主走査方向に変倍処理した画
像データを、複数走査ラインの画像データが格納可能な
メモリ領域を有するバッファに格納した後、該バッファ
よりの読み出しをプリントエンジン側の動作タイミング
に基づいて行うとともに、該バッファよりの読み出し時
において、任意の設定倍率に対応して出力制御しながら
副走査方向の変倍処理を行う事を特徴とする画像処理方
式
【請求項２】前記バッファの出力側に該バッファより
の読み出しデータの平滑処理を行う為のシフトレジスタ
を設け、該シフトレジスタよりのシフト動作をプリント
エンジン側の動作クロックと同一タイミングで行う事を
特徴とする請求項１記載の画像変倍処理方式
【請求項３】前記バッファをサイクリックバッファで
構成した請求項１記載の画像変倍処理方式
【請求項４】前記主走査方向の変倍処理が、前記原画
像データを一義的にｍ倍に拡大した後、該拡大された画
像データを所定の縮小倍率に対応して縮小を行う請求項
１記載の画像変倍処理方式