JPH0573017A - 画面表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 １画面分の表示が正しく行われた場合には画
面のリフレッシュをしないようにして、コントロール部
の負荷を軽減した画面表示装置の提供を目的とする。 【構成】 コントロール部１が所定時間間隔で１画面に
表示されるべき同一のキャラクタデータ及びそのアドレ
スデータの入力を反復して表示をリフレッシュすべくな
してある画面表示装置であって、１画面分のチェックサ
ムデータを記憶するチェックサムレジスタ70と、表示用
RAM5から１画面分のデータが出力される際にその全デー
タの値を加算する加算器11と、この加算器11の加算結果
とチェックサムレジスタ70の記憶値との一致・不一致を
検出する一致検出回路12とを新たに備え、一致検出回路
12により一致が検出された場合にはコントロール部１は
リフレッシュを行わないように構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画面表示装置に関し、更
に詳述すれば、テレビジョン画面に任意のキャラクタを
表示する画面表示装置に関する。

【０００２】

【従来の技術】図１は従来の画面表示装置の構成例を示
すブロック図である。

【０００３】図１において、参照符号１はコントロール
部であり、画面表示装置に表示されるべきキャラクタの
シリアルデータを外部から入力する。このコントロール
部１から出力されたキャラクタのデータは入力制御回路
２に入力される。

【０００４】入力制御回路２はコントロール部１から出
力されたキャラクタのシリアルデータをパラレルデータ
に変換してデータ回路３及びアドレス回路４へ出力し、
また入力されたデータを１ワード単位でデータ加算し、
その加算結果によるパリティ出力POUTが”１”である
か”０”であるかをコントロール部１へ出力する。但
し、コントロール部１からのデータ入力が無い場合には
パリティ出力POUTは不定になる。

【０００５】データ回路３は入力制御回路２から入力さ
れたデータの内のキャラクタデータを保持し、表示制御
レジスタ回路７へ出力すると共に記憶回路である表示用
RAM5に書込む。アドレス回路４は入力制御回路２から出
力されたデータの内のアドレスデータを保持し、表示制
御レジスタ回路７へ出力すると共に表示用RAM5のアドレ
スを指定するために表示用RAM5へも出力する。なおこの
アドレス回路４はデータ入力の都度、自動的にインクリ
メントされる。

【０００６】表示制御レジスタ回路７は書き換え可能で
あり、書き込まれている内容により画面表示の形態を決
定し、そのデータを表示用RAM5及び表示制御回路９へ出
力する。

【０００７】表示用RAM5は表示キャラクタに対して１対
１に対応するアドレスが割り当てられている書き換え可
能な RAMであり、その出力はシフトレジスタ回路８及び
表示キャラクタROM6へ出力される。

【０００８】表示キャラクタROM6には画面に表示される
キャラクタのパターンデータが予め格納されており、表
示用RAM5からそのデータが与えられるとシフトレジスタ
回路８へ出力する。

【０００９】シフトレジスタ回路８は表示用RAM5及び表
示キャラクタROM6から出力されたパラレルデータをシリ
アルデータに変換し、表示制御回路９へ出力する。

【００１０】表示制御回路９ではシフトレジスタ回路８
からシリアルデータとして与えられるキャラクタのパタ
ーンデータを表示制御レジスタ回路７で決定された表示
形態に従ってテレビジョンユニット14の画面に出力す
る。

【００１１】なお、参照符号10はデータ入力の際に入力
制御回路２, データ回路３, アドレス回路４及び表示制
御レジスタ回路７の動作タイミングを決定し、また画面
に表示するキャラクタの表示位置及びキャラクタの幅を
決定し、表示制御回路９に指示するタイミング回路であ
る。

【００１２】以上のような構成の従来の画面表示装置の
動作について以下に説明する。

【００１３】図２はテレビジョン画面にキャラクタを表
示した場合の一例を示す模式図である。この図２の画面
表示例では、テレビジョンユニット14の画面14S の先頭
の表示位置にキャラクタ”Ａ”が、末尾の位置にキャラ
クタ”Ｚ”がそれぞれ表示され、他の各表示位置は全て
ブランク（”Ｘ”）が表示されている。

【００１４】また図３は図２の模式図に示されているテ
レビジョン画面の表示例を上述の図１に示されている構
成の従来の画面表示装置で行った場合のコントロール部
１から入力制御回路２へのシリアルデータの入力の状態
を示すタイミングチャートである。

【００１５】更に、図４は１ワード単位のキャラクタデ
ータのビット構成を示す模式図である。この図４の模式
図に示されている例では、キャラクタデータは16ビット
構成であり、上位側４ビットは”００００”に固定され
ていてキャラクタデータであることを表しており、下位
11側ビットが個々のキャラクタを指定する。そして両者
の間の１ビットがパリティビットＰである。

【００１６】なお、以下の説明ではパリティ出力POUTは
常に”１”が出力されるようにパリティビットＰにデー
タがセットされているものとする。

【００１７】コントロール部１から入力制御回路２への
データの入力は、図３(a) に示されているローアクティ
ブのチップセレクト信号がアクティブである期間に１画
面分のデータ入力が行われる。

【００１８】まず、図３(b) に示されているようなコン
トロール部１から入力制御回路２へのシリアル入力のデ
ータ入力が開始されると、最初に先頭のキャラクタの表
示位置に対応した表示用RAM5のアドレスが入力される。
次に、表示されるべき順にキャラクタデータ及び表示形
態を決定するレジスタデータが入力制御回路２を介して
表示用RAM5と表示制御レジスタ回路７とに入力される。
この際、表示用RAM5のアドレスは前述の如く自動的にイ
ンクリメントされるので、各キャラクタのアドレスを指
定する必要はない。しかし、キャラクタ間に表示を行わ
ない部分（ブランク）が有れば、図３(b) に示されてい
るように対応するキャラクタデータの部分にブランクデ
ータ”Ｘ”が挿入される。

【００１９】但し、このようなブランクデータ”Ｘ”を
挿入する処理を行わずとも、個々のキャラクタデータに
それぞれの表示位置を示すアドレスを直接指定してデー
タを入力し、表示用RAM5の対応するアドレスにそれぞれ
記憶させることも可能である。

【００２０】入力制御回路２はコントロール部１から入
力されるデータを１ワード単位で加算し、その結果をコ
ントロール部１へ出力する。この際、図４の模式図に示
されているデータ構成において、パリティビットに”
０”か”１”かのいずれかのデータをセットしておくこ
とにより、加算結果を”１”または”０”のいずれかの
任意の値に決定することが可能である。従って、コント
ロール部１はこの入力制御回路２から与えられる加算結
果の出力により１ワード単位でデータが正常に入力され
たか否かを判断することが出来る。この場合、たとえば
出力結果が”１”となるようにパリティビットに”０”
または”１”のデータがセットされていれば、図３(c)
に示されているようにコントロール部１から入力制御回
路２へのデータの入力が開始されればパリティ出力POUT
は不定状態から”１”になるべきであるので、実際のデ
ータ加算の結果が”０”であればデータが正しく入力さ
れなかったということになる。このような場合は、再度
１ワードのデータ入力を行う必要がある。

【００２１】次に、表示用RAM5のデータに従って、表示
すべきキャラクタのパターンデータが表示キャラクタRO
M6からシフトレジスタ回路８と表示制御回路９とを介し
てテレビジョンユニット14へ出力される。この際、表示
形態を決定する表示制御レジスタ回路７の命令に応じて
表示制御回路９は表示形態を変更する。また、表示して
いるデータにノイズが混入してデータが変化することを
防止するために、データリフレッシュと称される処理が
必要である。これは、一定時間間隔で同一データをコン
トロール部１から表示用RAM5へ上述同様にして入力する
処理を反復することである。

【００２２】

【発明が解決しようとする課題】従来の画面表示装置は
上述のように構成され、動作するので、キャラクタの表
示に際して、コントロール部からの命令入力をノイズ等
により誤受信した場合の対策として命令を常にリフレッ
シュする処理を行う。また、上述の構成例のように１ワ
ード単位で１ビットの誤り検出機能を有している場合も
あるが、そのような構成を採れば命令を正しく受信した
場合は命令のリフレッシュは必要ない。今後、このよう
な装置は表示キャラクタの数を増加する傾向にあり、命
令のリフレッシュを反復することはコントロール部から
入力されるデータ量の増加を招来し、負荷が増大する。
このため、コントロール部から入力するデータ量を削減
し、コントロール部の負荷を軽減する必要がある。

【００２３】本発明はこのような事情に鑑みてなされた
ものであり、１画面分の表示が正しく行われた場合には
リフレッシュをしないようにして、コントロール部の負
荷を軽減した画面表示装置の提供を目的とする。

【００２４】

【課題を解決するための手段】本発明に係る画面表示装
置は、画面に表示されるべきキャラクタを指定するキャ
ラクタデータ及びその画面上での表示位置を指定するア
ドレスデータを１画面単位で入力するコントロール部
と、表示画面の各表示位置に対して１対１で対応するア
ドレスが割り付けられており、コントロール部から入力
された各キャラクタデータをそのアドレスデータに従っ
て各アドレスに記憶する１画面分の表示用RAM と、画面
に表示されるべきキャラクタを表現するパターンデータ
を記憶している表示キャラクタROM と、画面表示の表示
形態を指定するデータを記憶する表示制御レジスタ回路
と、表示用RAM から読み出された記憶内容に従って表示
キャラクタROM から読み出されたパターンデータを表示
制御レジスタ回路に記憶されているデータに従った形態
で画面に表示する表示制御回路とを備え、コントロール
部が所定時間間隔で１画面に表示されるべき同一のキャ
ラクタデータ及びそのアドレスデータの入力を反復して
表示をリフレッシュすべくなしてある画面表示装置であ
って、コントロール部から入力された１画面分のチェッ
クサムデータを記憶するチェックサムレジスタと、表示
用RAM から１画面分のデータが読み出された場合にその
全データの値を加算する加算器と、この加算器の加算結
果とチェックサムレジスタの記憶値との一致・不一致を
検出する一致検出回路とを新たに備え、一致検出回路に
より一致が検出された場合にはコントロール部はリフレ
ッシュを行わないように構成されている。

【００２５】

【作用】本発明の画面表示装置では、１画面分のチェッ
クサムデータがチェックサムレジスタに記憶され、表示
用RAM から１画面分のデータが出力される際にその全デ
ータの値が加算器により加算され、この加算結果とチェ
ックサムレジスタの記憶値との一致・不一致が一致検出
回路により検出され、不一致が検出された場合にはコン
トロール部によるリフレッシュ動作が行われるが、一致
が検出された場合にはコントロール部によるリフレッシ
ュ動作が行われない。

【００２６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２７】図５は本発明の画面表示装置の構成例を示
すブロック図である。

【００２８】図５において、参照符号１はコントロール
部であり、画面表示装置に表示されるべきキャラクタの
シリアルデータを外部から入力する。このコントロール
部１から出力されたキャラクタのデータは入力制御回路
２に入力されている。

【００２９】入力制御回路２はコントロール部１から出
力されたキャラクタのシリアルデータをパラレルデータ
に変換してデータ回路３及びアドレス回路４へ出力し、
また入力されたデータを１ワード単位でデータ加算し、
その加算結果によるパリティ出力POUTが”１”である
か”０”であるかをコントロール部１へ出力する。但
し、コントロール部１からのデータ入力が無い場合には
パリティ出力POUTは不定になる。

【００３０】データ回路３は入力制御回路２から出力さ
れたデータの内のキャラクタデータを保持し、表示制御
レジスタ回路７へ出力すると共に記憶回路である表示用
RAM5に書込む。アドレス回路４は入力制御回路２から出
力されたデータの内のアドレスデータを保持し、表示制
御レジスタ回路７へ出力すると共に表示用RAM5のアドレ
スを指定するために表示用RAM5へも出力する。なおこの
アドレス回路４はデータ入力の都度、自動的にインクリ
メントされる。

【００３１】表示制御レジスタ回路７は書き換え可能で
あり、書き込まれている内容により画面表示の形態を決
定し、そのデータを表示用RAM5，表示制御回路９及び一
致検出回路12へ出力する。また、この表示制御レジスタ
回路７は１画面分の入力データのチェックサムデータを
記憶するチェックサムレジスタ70を有している。

【００３２】表示用RAM5は表示キャラクタに対して１対
１に対応するアドレスが割り当てられている書き換え可
能な RAMであり、その出力はシフトレジスタ回路８, び
表示キャラクタROM6及び加算器11へ出力される。

【００３３】表示キャラクタROM6には画面に表示される
キャラクタのパターンデータが予め格納されており、表
示用RAM5からそのデータが与えられるとシフトレジスタ
回路８へ出力する。

【００３４】シフトレジスタ回路８は表示用RAM5及び表
示キャラクタROM6から出力されたパラレルデータをシリ
アルデータに変換し、表示制御回路９へ出力する。

【００３５】表示制御回路９ではシフトレジスタ回路８
からシリアルデータとして与えられるキャラクタのパタ
ーンデータを表示制御レジスタ回路７で決定された表示
形態に従ってテレビジョンユニット14の画面14S に出力
する。

【００３６】加算器11は表示用RAM5から出力されるデー
タを加算し、その結果を一致検出回路12へ出力する。

【００３７】一致検出回路12は加算器11から与えられる
加算結果と、表示制御レジスタ回路７のチェックサムレ
ジスタ70に記憶されているチェックサムデータとを比較
し、両者が一致した場合にはリフレッシュ不要を指示す
る信号をコントロール部１へ出力する。

【００３８】なお、参照符号10はデータ入力の際に入力
制御回路２, データ回路３, アドレス回路４及び表示制
御レジスタ回路７の動作タイミングを決定し、また画面
に表示するキャラクタの表示位置及びキャラクタの幅を
決定し、表示制御回路９に指示するタイミング回路であ
る。

【００３９】以上のような構成の本発明の画面表示装置
の動作について以下に説明する。

【００４０】図２はテレビジョン画面にキャラクタを表
示した場合の一例を示す模式図である。この図２の画面
表示例では、テレビジョンユニット14の画面14S の先頭
の表示位置にキャラクタ”Ａ”が、末尾の位置にキャラ
クタ”Ｚ”がそれぞれ表示され、他の各表示位置は全て
ブランク（”Ｘ”）が表示されている。

【００４１】また図６は図２の模式図に示されているテ
レビジョン画面の表示例を上述の図５に示されている構
成の本発明の画面表示装置で行った場合のコントロール
部１から入力制御回路２へのシリアルデータの入力の状
態を示すタイミングチャートであり、図７は一致検出回
路12の動作状態を説明するためのタイミングチャートで
ある。

【００４２】更に、図４は１ワード単位のキャラクタデ
ータのビット構成を示す模式図である。この図４の模式
図に示されている例では、キャラクタデータは16ビット
構成であり、上位側４ビットは”００００”に固定され
ていてキャラクタデータであることを表しており、下位
側11ビットが個々のキャラクタを指定する。そして両者
の間の１ビットがパリティビットＰである。

【００４３】なお、以下の説明ではパリティ出力POUTは
常に”１”が出力されるようにパリティビットＰにデー
タがセットされるものとする。

【００４４】コントロール部１から入力制御回路２への
データの入力は、図６(a) に示されているローアクティ
ブのチップセレクト信号がアクティブである期間に１画
面分のデータの入力が行われる。

【００４５】まず、図６(b) に示されているようなコン
トロール部１から入力制御回路２へのシリアル入力のデ
ータ入力が開始されると、最初に先頭のキャラクタの表
示位置に対応した表示用RAM5のアドレスが入力される。
次に、表示されるべき順にキャラクタデータ及び表示形
態を決定するレジスタデータが、そして最後に１画面分
のデータのチェックサムデータが入力制御回路２を介し
て表示用RAM5と表示制御レジスタ回路７とに入力され
る。なお、チェックサムデータは表示制御レジスタ回路
７のチェックサムレジスタ70に記憶される。この際、表
示用RAM5のアドレスは前述の如く自動的にインクリメン
トされるので、各キャラクタのアドレスを指定する必要
はない。しかし、キャラクタ間に表示を行わない部分
（ブランク）が有れば、図６(b) に示されているように
対応するキャラクタデータの部分にブランクデータ”
Ｘ”が挿入される。

【００４６】但し、このようなブランクデータ”Ｘ”を
挿入する処理を行わずとも、個々のキャラクタデータに
それぞれの表示位置を示すアドレスを直接指定してデー
タを入力し、表示用RAM5の対応するアドレスにそれぞれ
記憶させることも可能である。

【００４７】入力制御回路２はコントロール部１から入
力されるデータを１ワード単位で加算し、その結果をコ
ントロール部１へ出力する。この際、図４の模式図に示
されているデータ構成において、パリティビットに”
０”か”１”かのいずれかのデータをセットしておくこ
とにより、加算結果を”１”または”０”のいずれかの
任意の値に決定することが可能である。従って、コント
ロール部１はこの入力制御回路２から与えられる加算結
果の出力により１ワード単位でデータが正常に入力され
たか否かを判断することが出来る。この場合、たとえば
出力結果が”１”となるようにパリティビットに”０”
または”１”のデータがセットされている、データ加算
の結果が”０”であればデータが正しく入力されなかっ
たということになるので、再度１ワードのデータ入力を
行う必要がある。

【００４８】図７(b) に示されているように最後にチェ
ックサムデータが入力されて１画面分のデータが表示用
RAM5に格納されると、図７(a) に示されているようにチ
ップセレクト信号がノンアクティブになり、図７(c) に
示されているように入力制御回路２からコントロール部
１へのパリティ出力POUTは不定状態になる。

【００４９】次に、表示用RAM5に記憶されているデータ
が読み出されて加算器11へ入力される。加算器11では表
示用RAM5から入力された１画面分のデータ全てを加算
し、その結果を図７(d) に示されているように一致検出
回路12へ出力する。一致検出回路12では、加算器11から
与えられた加算結果と表示制御レジスタ回路７のチェッ
クサムレジスタ70にに記憶されているチェックサムデー
タとを比較し、一致した場合には図７(e) に示されてい
るようにコントロール部１へ出力している信号をローレ
ベルにする。このリフレッシュ不要であることを示すロ
ーレベルの信号が与えられることにより、コントロール
部１はリフレッシュを行わない。

【００５０】なお、一致検出回路12により不一致が検出
された場合は図７(e) に示されている信号は”Ｈ”を維
持し、コントロール部１はリフレッシュを行う。

【００５１】次に、表示用RAM5のデータに従って、表示
すべきキャラクタのパターンデータが表示キャラクタRO
M6からシフトレジスタ回路８と表示制御回路９とを介し
てテレビジョンユニット14へ出力される。この際、表示
形態を決定する表示制御レジスタ回路７の命令に応じて
表示制御回路９は表示形態を変更する。

【００５２】また、表示しているデータにノイズが混入
してデータが変化することを防止するために、データリ
フレッシュの処理が必要であるが、上述のように、一致
検出回路12が加算器11の加算結果と表示制御レジスタ回
路７のチェックサムレジスタ70に記憶されているチェッ
クサムデータとの一致を検出した場合には、一致検出回
路12からコントロール部１への出力信号がローレベルに
なってコントロール部１はリフレッシュを行う必要は無
い。

【００５３】

【発明の効果】以上に詳述した如く本発明によれば、コ
ントロール部から１画面分のデータのチェックサムデー
タをデータ入力時に表示制御レジスタ回路に記憶させて
おき、これと表示用RAM に記憶されているデータを加算
器で加算した結果とを比較し、一致した場合にはデータ
のリフレッシュは不要であることをコントロール部に知
らせるように構成してあるので、データリフレッシュの
ための処理回数が削減され、コントロール部の負荷が軽
減される。

【図面の簡単な説明】

【図１】従来の画面表示装置の構成例を示すブロック図
である。

【図２】テレビジョン画面にキャラクタを表示した場合
の一例を示す模式図である。

【図３】図２の模式図に示されているテレビジョン画面
の表示例を上述の図１に示されている構成の従来の画面
表示装置で行った場合のコントロール部から入力制御回
路へのシリアルデータの入力の状態を示すタイミングチ
ャートである。

【図４】１ワード単位のキャラクタデータのビット構成
を示す模式図である。

【図５】本発明の画面表示装置の構成例を示すブロック
図である。

【図６】図２の模式図に示されているテレビジョン画面
の表示例を上述の図５に示されている構成の本発明の画
面表示装置で行った場合のコントロール部から入力制御
回路へのシリアルデータの入力の状態を示すタイミング
チャートである。

【図７】本発明の画面表示装置の一致検出回路の動作状
態を説明するためのタイミングチャートである。

【符号の説明】

１ コントロール部 ５ 表示用RAM ６ 表示キャラクタROM ７ 表示制御レジスタ回路 ９ 表示制御回路 11 加算器 12 一致検出回路 14 テレビジョンユニット 70 チェックサムレジスタ

【手続補正書】

【提出日】平成４年４月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】まず、図３(b) に示されているようなコン
トロール部１から入力制御回路２へのシリアル入力のデ
ータ入力が開始されると、最初に先頭のキャラクタの表
示位置に対応した表示用RAM5のアドレスが入力される。
次に、表示されるべき順にキャラクタデータ及び表示形
態を決定するレジスタデータが入力制御回路２を介して
表示用RAM5と表示制御レジスタ回路７とに入力される。
この際、表示用RAM5のアドレスは前述の如く自動的にイ
ンクリメントされるので、各キャラクタのアドレスを指
定する必要はない。しかし、キャラクタ間に表示を行わ
ない部分（ブランク）が有れば、図３(b) に示されてい
るように対応するキャラクタデータの部分にブランクデ
ータ”Ｘ”を挿入する。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画面に表示されるべきキャラクタを指定
   するキャラクタデータ及びその画面上での表示位置を指
   定するアドレスデータを１画面単位で入力するコントロ
   ール部と、 表示画面の各表示位置に対して１対１で対応するアドレ
   スが割り付けられており、前記コントロール部から入力
   された各キャラクタデータをそのアドレスデータに従っ
   て各アドレスに記憶する１画面分の表示用RAM と、 画面に表示されるべきキャラクタを表現するパターンデ
   ータを記憶している表示キャラクタROM と、 画面表示の表示形態を指定するデータを記憶する表示制
   御レジスタ回路と、 前記表示用RAM から読み出された記憶内容に従って前記
   表示キャラクタROM から読み出されたパターンデータを
   前記表示制御レジスタ回路に記憶されているデータに従
   った形態で画面に表示する表示制御回路とを備え、 前記コントロール部は所定時間間隔で１画面に表示され
   るべき同一のキャラクタデータ及びそのアドレスデータ
   の入力を反復して表示をリフレッシュすべくなしてある
   画面表示装置において、 前記コントロール部から入力された１画面分単位の全デ
   ータの各ビットの値の加算値であるチェックサムデータ
   を記憶するチェックサムレジスタと、 前記表示用RAM から１画面分のデータが読み出された場
   合に、その全データの各ビットの値を加算する加算器
   と、 該加算器による加算結果と前記チェックサムレジスタに
   記憶されているチェックサムデータとの一致・不一致を
   検出する一致検出回路とを備え、 前記一致検出回路により一致が検出された場合には前記
   コントロール部はリフレッシュ処理を行わないようにな
   してあることを特徴とする画面表示装置。