JPH0573196B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、制御システムのセンサからの該制御
システムの状態信号に応じて作動する制御システ
ムの保護装置に関し、特に、この保護装置と一体
化された自動試験装置としての試験処理手段を含
み、この保護装置がオンライン状態にある間に当
該保護装置の試験を行うことができる制御システ
ムの保護装置に関する。

関連技術分野の説明 米国原子力規制委員会（NRC）は、スクラム
を伴わない予想される過渡（ATWS）を、原子
炉を停止する原子炉保護装置の故障を伴う（給水
の喪失、復水の喪失または原子炉への外部電力の
喪失のような）予想される運転上の生起事象とし
て定めている。NRCは、ATWS事象もしくはイ
ベントの生起の確率が許容し得ない程高いと考
え、その規制を改正して、原子力発電プラントの
事業者に、このような過渡を検出して緩和作用を
開始するための付加的な保護設備の設置を要請し
ている。ウエスチングハウス（Westinghous）社
製のプラントの場合には、この作用もしくはアク
シヨンは、30秒以内に主蒸気タービンをトリツプ
し、60秒以内に補助給水を開始することである。
このような方策を採れば、一次系統の圧力を平方
インチ当り3200ポンド（psia）に制限するのに十
分である。

現在、加圧軽水形原子力発電プラントは、単一
の主保護装置によつて保護されており、そしてこ
の保護装置の有効性は、第１図の従来技術に示す
ような冗長設計思想により確保されている。第１
図を参照するに、４組の冗長フイールドセンサ１
０は、プロセス変数を表わす信号を、部分保護信
号としての部分トリツプ信号を発生する４つの信
号プロセツサもしくはチヤンネル１１に送る。各
チヤンネル１１において、センサ１０からのアナ
ログ入力信号は設定点と比較され、設定点が越え
られた場合には、デイジタル部分トリツプ信号が
多数決回路（voter）１２に送られる。多数決回
路１２においては、「４のうち２」もしくは「２
アウト・オブ４（２／４）」基準に基づき、部分ト
リツプ信号が多数決で投入されて、それによりス
プリアスなトリツプに対する保護ならびに信頼性
を確保している。スプリアスなトリツプ（誤動作
トリツプ）に対するさらに他の保護は、このよう
な多数決回路１２を２つ設け、それらの出力を、
作動される装置１４に対するパワーインターフエ
ース１３において「２アウト・オブ２（２／２）」
基準を用い多数決することにより確保される。多
数決回路１２は、「２アウト・オブ２」多数決を
行うように配設された接点を備えている左(L)およ
び右(R)リレーに対し作動信号を発生する。装置１
４を起動するためには、パワーインターフエース
１３の左側のリレー接点が双方共に閉じなければ
ならず、他方、装置１４を停止するためには右側
のリレー接点が双方共に開かれねばならない。各
冗長レベルもしくは各冗長度は、本質的に、同じ
設備を多重に設けることにより実現されているの
で、NRCは、共通の原因による故障もしくは共
通モード故障の可能性に関し関心を寄せている。

第２図は従来技術による、トリツプ論理装置１
６に対する試験装置１５をも備えている原子力プ
ラントの一次保護装置の一例を示す。試験装置１
５は信号入力装置１７を試験するものでもなく、
またこれら試験装置は、アクチユエータ内に設け
られているリレーや各試験装置内の部分トリツプ
論理を試験するものでもない。試験装置１５は単
に試験論理全体を試験するに過ぎない。なお第２
図のシステムの詳細に関しては、本出願人に譲渡
されているノイナ（Neuner）の米国特許第
3892954号明細書を参照されたい。

発明の概要 本発明の目的は、加圧軽水形原子炉の補助保護
装置において、共通故障モードの可能性を最小限
度に抑止するために、一次保護装置で用いられて
いるものとは異なつた型式のハードウエアおよび
ソフトウエアを用いて実現される多数決論理・作
動手段を有する制御システムの保護装置を備えた
論理装置を提供することにある。

本発明の他の目的は、制御システムのセンサで
あるフイールドセンサからのアナログ信号の絶縁
を制御し、試験信号の発生および注入を制御し、
保護信号処理手段としてのトリツプ論理プロセツ
サや、多数決論理・作動手段としての多数決回
路、リレーの試験を行う試験処理手段を有する制
御システムの保護装置を提供することにある。

本発明のさらに他の目的は、高い作動信頼性水
準を有する原子炉の補助保護装置に用いて好適な
制御システムの保護装置を提供することにある。

上に述べた目的は、タービンのトリツプまたは
補助給水開始のような緩和作用を開始し、原子力
発電プラントにおける現在の保護装置に対しバツ
クアツプとしての働きをなし、しかもそれ自身の
試験を行う機能を有するマイクロプロセツサベー
スの制御システムの保護装置を提供する本発明に
より達成することができる。

少なくとも３つの保護信号処理手段としての３
つの冗長トリツプ論理プロセツサは、作動される
装置に対するパワーインターフエースで、多数決
論理・作動手段による多数決に基づき部分トリツ
プ信号、つまり部分保護信号を発生する。各トリ
ツプ論理プロセツサによつて実現される論理は、
直裁的な論理であり、各個々のプラントに対し設
計することができる。本発明はまた、Ａ／Ｄ変換
器、デイジタル入力の精度を確認し、各チヤンネ
ルにおける設定点比較のトリツプ点をチエツク
し、全てのトリツプ論理プロセツサ及びトリツプ
リレーを試験しかつ各チヤンネルの時間応答を測
定することができる試験処理手段としての試験プ
ロセツサを有する制御システムの保護装置を提供
する。この試験処理手段においては、制御システ
ムのセンサであるフイールドセンサからのアナロ
グ信号の絶縁を制御し、試験信号の発生および注
入を制御し、かつ試験信号に対する保護信号処理
手段および多数決論理・作動手段の応答を監視す
るためにマイクロコンピユータが使用される。

上に述べた目的および他の目的ならびに利点
は、添付図面を参照しての構造および動作に関す
る以下の詳細な説明から一層明瞭に理解されよ
う。なお全図面を通し同じ参照数字は同じ部分を
指すものとする。

好適な実施例の説明 本発明は、原子力発電プラントにおける現存の
保護装置のためのバツクアツプもしくは支援とし
ての働きをなすと共にそれ自身の試験をも行うタ
ービントリツプまたは補助給水開始のような緩和
作用を開始するための装置を提供するものであ
る。

本発明の全体的な動作は、第３図を参照するこ
とにより理解されよう。プロセス変数を表わす
種々なセンサ２０からのアナログ信号および接点
位置を表わす乾式接点２１からのデイジタル信号
は、入力手段としての入力カード４０を介して本
装置もしくはシステムに入力される。入力カード
４０は、それぞれ１つまたは２つ以上のアナログ
入力チヤンネルを有するアナログカードと、それ
ぞれ１つまたは２つ以上のデイジタル入力チヤン
ネルを有するデイジタルカードとを含む。入力カ
ード４０は、サージ装置、ろ波および緩衝（バツ
フアリング）のような必要とされるアナログおよ
びデイジタル信号の調整機能を果たす。入力カー
ド４０から出力される信号は、３つの保護信号処
理手段としての冗長トリツプ論理プロセツサ６０
の各々に分配される。各トリツプ論理プロセツサ
６０は、予め定められた論理機能を実行し、関連
の入力に際して、保護信号としての部分的作動ま
たはトリツプ信号を発生し、これら信号は多数決
回路８０に出力される。そこで多数決回路８０
は、その入力の「２アウト・オブ３」の多数決に
基づき作動もしくは起動信号を発生し、この信号
でリレー１００が作動される。状態、告示および
プラントコンピユータ入力も各トリツプ論理プロ
セツサ６０により発生されて、プラントの作業者
もしくはオペレータに対し、可視および可聴信号
を発生するのに用いられる。引き続き、リレー１
００は、原子炉保護装置１１０を作動させる。な
お、多数決回路８０およびリレー１００は多数決
論理・作動手段を構成する。

本発明はまた、Ａ／Ｄ変換器の精度を確認し、
デイジタル信号をチエツクし、各チヤンネルにお
ける設定点比較のトリツプ点をチエツクし、アナ
ログおよびデイジタルトリツプ論理を検証しかつ
各チヤンネルの時間応答を測定し、これらの試験
結果が予め設定された許容範囲を逸脱した場合に
は、保護信号処理手段である冗長トリツプ論理プ
ロセツサ６０および多数決論理・作動手段である
多数決回路８０やリレー１００のエラーまたは故
障の表示を行うことができる試験プロセツサ１２
０をも提供するものである。この試験プロセツサ
１２０は、フイールドセンサおよび接点信号の入
力からの絶縁を制御し、試験基準信号の発生およ
び（または）注入を制御すると共に、試験基準信
号に対するトリツプ論理プロセツサ６０ならびに
多数決回路８０の応答を監視する。試験プロセツ
サ１２０は、試験パネル１５０または端末装置１
７０の何れからも制御することができる。

第４Ａ図ないし第４Ｃ図は、標準のウエスチン
グハウス社製の原子力発電プラントと共に使用さ
れるトリツプ論理プロセツサ６０および多数決回
路８０の１つの型式またはそれらの各々によつて
実行される作動もしくは付活論理の一例を示す図
である。第４Ａ図に示してあるように、補助給水
ならびにタービンのトリツプは、蒸気発生器低レ
ベルセンサSGL１ないしSGL４の「２アウト・
オブ４」の多数決が、低い主給水レベルを示した
時に開始される。

補助給水の開始は、保持メモリRMが手動でリ
セツトされるまで続けられる。第４Ｂ図を参照す
るに、補助給水ならびにタービントリツプは、
夫々論理和をとつた給水制御弁限界スイツチ
FCVL１ないしFCVL４と、給水遮断弁限界スイ
ツチFIVL１ないしFIVL４の４つのうちの３つ
が閉じているかまたは給水ポンプ接点Ｐ１−１，
Ｐ１−２，Ｐ２−１およびＰ２−２がポンプ１お
よび２に対してそれぞれ閉ざされており然も何ら
かの高タービン負荷センサHTL１ないしHTL２
が30ないし100秒の遅延後に高負荷を示した時に
開始される。第４Ｃ図を参照するに、低給水流量
センサLFW１ないしLFW４の「３アウト・オブ
４」の多数決が低い給水流量を示し且つタービン
負荷が高い場合に補助給水開始が起動が行われ
る。

標準ウエスチングハウス社製原子力プラント以
外の原子力プラントに対するトリツプ論理（引外
し論理）は、第４図と関連して上に説明した論理
とは異なるかも知れない。しかしながら、当該技
術分野の専門家には、本発明を適用すべき発電プ
ラントにおける主保護装置について検討すること
により、各トリツプ論理プロセツサ６０に対し第
４Ａ図ないし第４Ｃ図に類似のダイヤグラムを創
成し、必要とされるフローチヤートおよびトリツ
プ論理プログラムを作成することができよう。言
い換えるならば、部分トリツプ信号を発生するた
めに、センサ入力をサンプリングし、入力に対し
て多数決を取り、その結果の論理積および論理和
を求めるためのプロセグラムの作成は、当該技術
分野において通常の知識を有する者には容易なこ
とである。なお、記号Ｔが書き込まれている円
は、部分トリツプ状態監視個所を表し、Ａが書き
込まれている三角形は、告示出力を発生すべき個
所を指示し、他方Ｃが記入されている矩形はプラ
ントコンピユータ入力が発生する個所を示す。プ
ラントのオペレータに対するこれら信号の出力
も、当該技術分野の専門家により開発することが
できるソフトウエアによつて実現することができ
る。

第５図（第５Ａ図と第５Ｂ図の組み合わせ）
は、本発明のより詳細な図である。フイールドセ
ンサ２０および接点２１の入力信号が装置と結合
される入力段には、各トリツプ論理プロセツサ６
０に対し４つの信号調整入力カード４１ないし４
４が設けられている。信号調整入力カードの各群
は、それぞれ４つのアナログチヤンネルを有する
３つのアナログカード４１ないし４３と、８つの
デイジタルチヤンネルを有する１つのデイジタル
入力カード４４とを含む。同一の入力信号は論理
処理されて各トリツプ論理プロセツサ６０に送ら
れる。

各トリツプ論理プロセツサは、Ａ／Ｄ変換器６
１、プロセツサ６２、読み出し専用メモリ
（ROM）６３、デイジタル入／出力装置６４、
デユアルポートRAM６５およびバスインターフ
エース６６を備えている「Intel SBC 88／40」
のような単一ボードコンピユータである。ROM
６３は、第４図に示した部分トリツプ論理を実行
したり、試験プロセツサ１２０および多数決回路
８０に所要の出力を与えるのに必要とされる初期
設定手順、入／出力手順および部分トリツプ論理
手順を記憶しておくことができる。「Intel 88／
40」型単一ボードコンピユータは、上に述べた全
ての要素を備えているので、トリツプ論理プロセ
ツサ６０の好ましい実際例である。なお、「Intel
SBC 88／40」の動作およびプログラミングに関
する詳細な情報は、インテル コーポレーシヨン
（Intel Corporation）社1981年発行の「ｉ SBC
88／40型測定および制御コンピユータハードウエ
ア参考便覧に見ることができる。通常の運転中、
各論理プロセツサ６０は、例えば第４図に示すよ
うな予め定められたトリツプ論理に従い部分トリ
ツプ信号を発生し、これらトリツプ信号は各多数
決回路８０に転送される。多数決回路８０は、リ
レー１００を付勢するのに所要の作動信号を発生
し、そしてリレー１００は、フイールドに設けら
れているソレノイド弁等々に対応する保護装置１
１０を作動する。

試験プロセツサ１２０は単一ボードコンピユー
タ１２１を備えている。このコンピユータ１２１
は、好適実施例では、「Intel SBC 88／45型」単
一ボードコンピユータである。単一ボードコンピ
ユータ１２１は、バスインターフエース１２２
と、デユアルポートRAM１２３と、試験装置プ
ロセツサ１２４と、デイジタル入／出力装置１２
５と、ROM１２６とを備えている。なお、
「Intel SBC 88／45型」コンピユータの動作およ
びプログラミングに関する詳細な情報は、インテ
ル コーポレーシヨン社により1983年に発行され
ている「ｉ SBC 88／45改良型データ通信プロ
セツサボードハードウエア参考便覧」に見ること
ができる。ROM１２６は、試験システム制御プ
ログラムならびに試験ルーチンを記憶することが
でき、また、システムバス（母線）１２８を用い
て不揮発性RAM（NVRAM）１２７から、試験
システム制御プログラムおよびルーチンにアクセ
スしたり該プログラムおよびルーチンをロードす
る初期プログラムロードアルゴリズムを記憶する
ことができる。NVRAM１２７はまたシステム
レベル設定点、利得およびオフセツト値ならびに
センサフラツグを記憶しており、それによりこれ
ら値の共通の集合が利用可能であるばかりではな
く、電源に故障が生じてもこれら全ての値の再登
録が必要とされないようになつている。

通常の運転中、試験装置プロセツサ１２４はバ
スインターフエース１２２を介してバス１２８に
アクセスして、各トリツプ論理プロセツサ６０の
デユアルポートRAM６５から状態情報を集め
る。このデユアルポートRAM６５はバス１２８
の使用を最小限度にしバス接続を回避すると共
に、トリツプ論理の独立性を維持するのに用いら
れ、さらに、トリツプ論理プロセツサ６０と試験
プロセツサ１２０との間におけるバツフアとして
の働きをなす。各トリツプ論理プロセツサ６０か
らの状態情報は、他のトリツプ論理プロセツサ６
０からの状態情報と比較されて、これら状態情報
が一致しない場合には警報が発生される。この警
報状態は、標準コンピユータデータリンクインタ
フエースカード１２９を介してプラントコンピユ
ータに送られる。トリツプ論理装置の試験および
試験プロセツサの試験は、試験パネル１５０を開
始し端末１７０を介して行うことができる。例え
ば、試験パネル１５０で校正動作を開始すること
ができよう。

NRC規制によれば、１ケ月に一度、試験パネ
ル１５０で開始されて端末１７０を介し実行され
るトリツプ論理装置の試験を完全に実施すること
が必要とされている。試験パネル１５０は、発光
ダイオードを備えており、これら発光ダイオード
は、試験中であること、通常の運転または校正が
行われていること並びに第４図と関連して先に述
べた種々なインジケータの状態やアナログ信号注
入線１３３を校正するための試験点を表示する。

試験装置プロセツサ１２４は、トリツプ論理試
験過程中、端末１７０に対してメニユーを発生
し、試験結果は、試験パネル１５０または端末１
７０で監視することができる。試験は次の順序で
実施される。即ち、１）各アナログチヤンネルを
個別に試験して、アナログ信号調整カード４１−
４３の回路およびＡ／Ｄ変換器６１の動作ならび
にプロセツサ６２によつて行われる設定点比較を
検証する。２）各トリツプ論理プロセツサ６０
を、入力カード４０からの入力信号ならびに多数
決回路８０に対する出力を含め個別に試験する。
３）多数決回路８０による多数決ならびにリレー
１００の連続性について試験する。また、端末１
７０を用いて、システムの保守および校正を行う
ことも可能である。

アナログ入力カード４１ないし４３、Ａ／Ｄ変
換器６１および設定点の試験中、センサ２０から
の入力信号は、入力カード４１ないし４３におい
て、単一ボードコンピユータ１２１により発生さ
れる試験制御信号により遮断される。試験制御お
よびイネーブル線１３０は、試験装置プロセツサ
１２４からの指令信号を単一ボードデイジタル
入／出力装置１３１を介して伝送する。なお、デ
イジタル入／出力装置１３１の好ましい実施例
は、「Intel SBC 519」型のプログラマブルな
Ｉ／Ｏ（入／出力）拡張ボードであり、その動作
については、「SBC 519 プログラマブルＩ／Ｏ
拡張ボードハードウエア参考便覧」に詳細に記述
してある。入力のデイスエーブル（禁止）後、単
一ボードコンピユータ１２１により試験値が発生
されて、単一ボードＤ／Ａ変換器１３２によりア
ナログ信号に変換される。このＤ／Ａ変換器１３
２の好ましい実施例は、「Datel Model ST−716
Ａ／Ｄ」ボードであり、その動作はデーテル イ
ンテルシル（Datel Intersil）社1983発行の
「Model ST−716 Ｄ／Ａ Board User′s
Manual」に詳述されている。アナログ試験信号
（基準信号）は、アナログ信号注入線１３３を介
してアナログ入力カード４１ないし４３に転送さ
れる。一度に１つのアナログチヤンネルだけがア
ナログ信号注入線１３２に接続される。基準信号
は立上つたり立下つたりして、測定電位（流量、
レベル等々）における変化を模擬（シミユレーシ
ヨン）し、そして試験装置プロセツサ１２１は、
プロセツサ６２によつて行われる設定点比較、
Ａ／Ｄ変換および信号調整回路の精度をチエツク
する。

第２の試験においては、入力カード４０から入
力されて多数決回路８０に出力される信号を用い
てトリツプ論理プロセツサ６０の試験が行われ
る。この試験は、試験をオンラインで行うことを
可能にするために、各トリツプ論理プロセツサ６
０に対し個別に行われる。センサ２０および接点
２１からの入力信号は、試験装置プロセツサ１２
４から入力カード４１ないし４４に延びる試験制
御／イネーブル線１３０により伝送されるボード
イネーブル信号によつて、選択されたトリツプ論
理プロセツサ６０に対する入力カード４１ないし
４４において遮断される。トリツプ論理プロセツ
サ６０に対する総ての入力がデイスエーブル（禁
止）された後に、試験制御信号が、試験制御／イ
ネーブル線１３０を介して入力カード４１ないし
４４に伝送され、入力カード４１ないし４４に搭
載されている信号選択リレーを指令して種々なボ
ード内の基準信号を選択する。アナログ入力カー
ド４１ないし４３においては、範囲（レンジ）の
下端（GND）または範囲の上端（Vref）のいず
れかにおける入力を模擬するための基準信号が利
用可能である。したがつて、これら信号はそれぞ
れの設定点より高いかまたは低いセンサ２０の入
力を模擬するのに用いられると共に、種々な組み
合わせのトリツプ論理を実行するのに用いられ
る。同様に、デイジタル入力カード４４は、接点
２１がオフかまたはオンに関しカードに対する入
力を模擬してトリツプ論理を実行するのに用いる
ことができる。入力信号のあらゆる組み合わせが
入力カード４０からトリツプ論理プロセツサ６０
に与えられるように、総てのアナログおよびデイ
ジタルチヤンネルに対し基準信号の総ての組み合
わせを利用可能にすることが可能である。各入力
変化の終時にトリツプ論理プロセツサ６０は状態
情報をデユアルポートRAM６５に格納する。こ
の状態情報は、単一ボードコンピユータ１２１に
よりアクセスされて予想値と比較される。また、
単一ボードコンピユータ１２１は、トリツプ論理
プロセツサ６０の多数決回路８０に対する出力を
多数決回路試験装置１３４から受けて、これら値
を比較する。予測値が、デユアルポートRAM６
５に格納されている値ならびに多数決回路の入力
と一致しない場合には、端末１７０に関連のトリ
ツプ論理プロセツサ６０の故障表示が発生され
る。この試験は、各トリツプ論理プロセツサ６０
に対して繰り返して行われる。

多数決回路８０の試験中、多数決回路試験装置
１３４がデイジタル入／出力装置１３１を介して
アクセスされ、一方、多数決回路８０は、該デイ
ジタル入／出力装置１３１に対し、多数決回路８
０および開連のリレー１００を試験するのに充分
な入力の組み合わせを印加する。各試験装置１３
４は、リレー１００のコイル信号をモニタし、そ
の結果をデイジタル入／出力装置１３１に転送す
る。そこで、この結果は、試験装置プロセツサ１
２４によりアクセスされて予想結果と比較され
る。単一ボードコンピユータ１２１が故障を検出
した場合には、そのことが端末装置１７０に表示
される。この多数決回路８０およびリレー１００
の試験は、オンライン試験を可能にするために、
一度に１組のリレーに対して行われる。

第６図は、１つのアナログ入力カードおよび
種々な試験を制御するリレー４５ないし４７の簡
略例を示す図である。なお、このアナログ入力カ
ードはウエスチングハウス社から入力可能であ
る。基準電圧Vrefは、正確な試験および校正を
行うことができるように高精度の基準電圧でなけ
ればならない。

第７図は、信号調整回路および設定点を含めア
ナログチヤンネルの試験中に用いられる主たるシ
ステム要素を示す図である。この試験の開始時
に、端末１７０は投入されており、そして試験パ
ネル１５０は試験モードに設定されている。端末
１７０で発生されるメニユーで、オペレータはこ
の試験を選択し、次いで半自動または手動モード
を選択することができる。なお、この試験の詳細
に関しては第１６Ａ図および第１６Ｂ図のフロー
チヤートを参照されたい。単一ボードコンピユー
タ１２１は、最初にK1リレー４５にアクセスし、
適当なフイールドセンサ２０からの入力を受ける
サージ保護装置４８からの入力を遮断する。一度
に１つのカード４１ないし４３のK1リレーだけ
が切り換され、それにより残りのカード４０はオ
ンライン状態に留まることができる。次いでK2
リレーを付勢し、Ｄ／Ａ変換器１３２からの外部
基準線１３０を接続する。次いで試験プロセツサ
はＤ／Ａ変換器１３２に一連の値を供給し、その
結果Ｄ／Ａ変換器１３２によりランプ（立上り）
信号が発生される。このランプ基準信号は、次い
で差動増幅器４９、低域フイルタ５０および絶縁
増幅器５１を経てトリツプ論理プロセツサ６０の
Ａ／Ｄ変換器６１に供給される。トリツプ論理
CPU６２は、変換された値を記憶し、必要な場
合にはデユアルポートRAM６５に記憶されてい
るトリツプ点フラグを変更する。次いで試験装置
CPU１２４はバスインターフエース１２２を介
してデユアルポートRAM６５にアクセスし、該
デユアルポートRAM６５に格納されているトリ
ツプ点ビツトをモニタする。この過程中、単一の
トリツプ論理プロセツサ６０に対する入力だけが
変化し、多数決回路８０によつて実施される「２
アウト・オブ４」の多数決で、実際のトリツプが
生起することはない。

この試験中、入力基準信号が立上ると、この信
号は、特定のセンサに対する設定点範囲を通過す
る。この通過は同時に、RAM６５に記憶されて
いる設定点フラグで表示すべきである。上記入力
基準信号は、第４図に示すトリツプ信号論理アル
ゴリズムで用いられる。即ち、センサ値が特定の
センサに対する設定点の範囲に達すると、デユア
ルポートRAM６５内の単一ビツトが、トリツプ
論理プロセツサ６０の設定点切り換え論理により
「０」から「１」に切り換えられる。トリツプ論
理プロセツサ６０により測定される実際の入力値
をもモニタしている試験装置は、この設定点フラ
グをチエツクして、いつ切り換つたかを決定す
る。入力基準試験信号が、設定点ビツトが切り換
えられるべきであつたにも拘わらず切り換えられ
ていないことを表示すると、試験CPU１２４は、
端末１７０上に特定のセンサ２０に対する設定点
比較論理および入力チヤンネルの故障を表示す
る。

既に述べたように、試験CPU１２４は、Ｄ／
Ａ変換器１３２により発生されてサンプリングさ
れた基準信号のデイジタル値をRAM内に記憶
し、サンプル値を基準信号の入力値と比較して、
その差が予測範囲よりも大きい場合には故障を表
示する。

このルーチンの終末で、チヤンネルの利得を計
算し、利得のオフセツト値を算出して、
NVRAM１２７ならびに関連のトリツプ論理プ
ロセツサ６０の共有のRAM６５に記憶する。

第８図は、例えば第４図に示してあるような予
め定められた部分トリツプ論理アルゴリズムを試
験する部分トリツプ論理試験を図解する図であ
る。この試験中、単一のトリツプ論理プロセツサ
６０と関連する総てのアナログおよびデイジタル
入力カード４０に対する入力は遮断される。それ
により、部分トリツプ論理を完全に実行するため
に入力信号の種々な組み合わせを発生することが
できる。この過程中、選択されたトリツプ論理プ
ロセツサ６０によりトリツプ信号が発生される
が、保護装置の作動には各多数決回路８０が少な
くとも２つの部分トリツプ信号を要求するので、
保護装置１１０は作動されることはない。この試
験に割り当てられる試験時間は、試験されていな
いトリツプ論理プロセツサ６０の故障で保護装置
１１０の不慮のトリツプが生じないように可能な
限り最小にしなければならない。総ての論理組み
合わせを試験することもできればまた、入力信号
の本質的に重要な組み合わせだけで試験を開始し
て設定点論理の本質的に重要な部分だけを試験す
るように、この試験を組み立てることができる。
なお、本質的に重要な論理試験は、装置全体に対
して高い信頼度が達成されるように選択すべきで
あり、全くランダムな選択は適当ではない。論理
試験信号の組み合わせの特定のシーケンスは予め
定められてROM１２６に格納されている。この
試験の詳細に関しては第１７Ａ図および第１７Ｂ
図のフローチヤートを参照されたい。

この試験の開始時に、試験プロセツサ１２０
は、デイジタル入／出力装置１３１を介して、各
トリツプ論理プロセツサ６０に対する各入力カー
ド４０（アナログカード４１ないし４３およびデ
イジタルカード４４）と関連の総てのK1リレー
４５を付勢し、それにより、プロセツサ６０に対
する総ての入力を完全に遮断する。リレー４６は
付勢されないかまたはデイジタル入／出力装置１
３１の出力により内部基準信号位置に保持され
る。VrefおよびGNDの種々な組み合わせが、ト
リツプ論理プロセツサ６０と関連の入力カード上
のK2リレー４７を付勢することにより発生され
る。接地電圧の値は設定点閾値よりも相当低く、
Vref電圧の値は設定点閾値よりも相当に高く、
トリツプ論理プロセツサ６０の設定点フラグを切
り換える。各種基準電圧組み合わせの発生中、ト
リツプ論理プロセツサ６０は第４図に示してある
論理を実行し、そして試験CPU１２４は、デイ
ジタル入／出力装置１３１を介してトリツプ論理
プロセツサ６０の部分トリツプ信号出力をサンプ
リングする。入力の組み合わせで誤つた部分トリ
ツプ信号が発生される時には常に、試験プロセツ
サ１２０がその旨の端末装置１７０上に表示す
る。

追つて第１９図を参照して説明するように、基
準電圧Vrefはまた、アナログ入力カード４１な
いし４３に対する利得およびオフセツトの校正お
よび調整に用いることができる。

第９図は、部分トリツプ論理試験が行われてい
る時に、アナログカードと同じ仕方で制御される
デイジタル入力カード４４を示す。デイジタル入
力カードでの試験は通常、アナログ入力カードで
行われる部分トリツプ信号論理の試験と同時に実
行される。即ち、K1リレー５２は、試験イネー
ブル（許可）制御線により接点２１からK2リレ
ー５３に切り換えされ、次いでK2リレー５３は
電流ループ５４に接続され、続いて切り離され
る。ループ５４の接点２１を経る信号は、電圧検
出器５５によつて検出され、該接点２１はヒステ
リシス電流５６により一時的に保持され、そして
上記信号は絶縁増幅器５１を介してトリツプ論理
プロセツサ６０に送られる。デイジタル入力カー
ド４４により発生される入力は、デイジタル入／
出力部６４を介してトリツプ論理プロセツサ６０
に入力される。

第１０図および第１１図を参照し、多数決試験
装置１３４を用いて多数決回路８０の試験に関し
説明する。多数決試験装置１３４の主たる要素
は、所望ならば試験パネル１５０に組み込むこと
ができよう。この試験中、キー型のスイツチであ
る試験パネル１５０上のモード選択スイツチ１３
５は、通常モードから試験モードに切り換えられ
る。試験パネル上に設けられている別のスイツチ
１３６を作動して、試験すべき特定の多数決回路
８０を選択する。これらスイツチは複極スイツチ
であつて、デイジタル入／出力装置１３１から特
定の多数決回路８０への接続を行うものである。
スイツチ１３５および１３６の位置は、試験プロ
セツサ１２０のデイジタル入／出力装置１２５に
よつて検出され、そして試験を開始するに当たつ
ては適切な状態になければならない。この試験
中、試験プロセツサ１２０により多数決回路の入
力信号の全ての組み合わせが発生されて、デイジ
タル入／出力装置１３１を介し出力される。多数
決回路試験信号は、複極スイツチ１３５および１
３６を介して多数決回路８０に注入される。多数
決回路試験信号は、第１１図に示されている多数
決回路８０に印加され、多数決回路リレーは、試
験プロセツサ１２０から多数決回路試験信号を受
けるか或はまた多数決回路試験装置１３４を介し
てトリツプ論理プロセツサ６０から部分トリツプ
信号を受ける。またこの試験の開始時に、複極ス
イツチ１３６が作動された場合には、ホトカプラ
１３７とリレーコイル１０１ないし１０８、例え
ばＫ１０１との間ならびに直流（DC）GNDと多
数決回路８０との間に接続が形成され、その結
果、118ボルトのACリレー付勢電圧は、試験中リ
レーＫ１０１ないしＫ１０８を付勢しない15ボル
トDC試験付勢信号に切り換えられる。種々な組
み合わせの試験信号が多数決回路８０に注入され
る際に、適切な組み合わせの試験信号が印加され
ると、多数決回路８０を経る接続が形成され、そ
れにより、低レベル電流がリレー１００、例えば
Ｋ１０１を通りホトカプラ１３７が付勢されて試
験帰還信号がデイジタル入／出力装置１３１に送
られる。この試験信号は、試験プロセツサ１２０
によりサンプリングされて予測値と比較される。
この試験では、多数決回路８０の論理が試験され
るばかりではなく、リレー１００のコイル間にお
ける連続性が試験される。試験結果が予測値と同
じでない場合には、端末１７０上に多数決回路の
故障が表示される。この試験は、オンライン試験
を可能にするように、１つの多数決回路８０なら
びにそれに関連のリレーに対して行われる。

第１１図には、多数決回路８０はリレーから構
成されるものとして示されているが、多数決回路
８０をアンド論理回路またはオア論理回路或は単
一ボードコンピユータおよび関連のソフトウエア
から構成することも可能である。

多数決試験装置１３４は、試験パネル１５０の
一部分とすることができるので、トリツプ論理プ
ロセツサ６０から部分トリツプ信号を試験パネル
上のLEDインジケータに供給したり、多数決回
路８０からの作動信号を試験パネルに供給するこ
とが可能である。

第１２図は、本発明の装置の別の実施例を示
す。この実施例においては、各トリツプ論理プロ
セツサ６０および試験プロセツサ１２０に対して
別々のバス１８０ないし１８３が設けられてい
る。その結果として、トリツプ論理プロセツサ６
０と試験プロセツサ１２０との間における交信を
可能にするために直列の通信装置１８４ないし１
８７を設ける必要がある。この別の実施例におい
ては、各種プログラムに対して僅かな変更が要求
されるが、このような変更は当該技術分野の専門
家の知識範囲に属する。また、トリツプ論理プロ
セツサ６０の各々に対して別個のＡ／Ｄ変換器１
８８ないし１９０を設けることも可能である。こ
の構成によれば、単一のバスに故障が生じても、
その結果として補助保護装置における全体的な故
障が生ずることは阻止される。また、試験プロセ
ツサ１２０と、図示されている種々な周辺装置と
の間の交信のために付加的な直列通信装置１９１
を設けることも可能である。

第１３Ａ図ないし第１３Ｃ図は、トリツプ論理
プロセツサ６０の各々のプログラムをフローチヤ
ートで示す図である。起動時（ステツプ201にお
ける停電からの復旧２０１、ステツプ202におけ
るリブートに対する試験装置の呼び出し、等々）
に、トリツプ論理プロセツサ６０は、ステツプ
204で、先ず試験プロセツサ１２０が起動したこ
とを確かめるために、予め定められた長さの時間
だけ待機する。トリツプ論理プロセツサ６０は、
試験プロセツサ１２０がトリツプ論理プロセツサ
６０を待機させることができるかどうかに関し共
有RAM６５に格納されている起動フラグをチエ
ツクし（ステツプ205）、そして試験プロセツサ１
２０はフラグが「０」にセツトされるまで待機す
るか或は予め定められた秒数後に時間切れとな
る。時間切れが発生する（ステツプ206，207）
と、ステツプ208でNVRAM１２７をエラーに関
してチエツクし、トリツプ論理プロセツサ６０
は、NVRAMにエラーがある場合停止する（ス
テツプ211）。NVRAM１２７が正常であれば、
コールドスタートフラグがセツトされる（ステツ
プ212）。そこでトリツプ論理プロセツサ６０は、
試験プロセツサ１２０が該トリツプ論理プロセツ
サ６０をしてコールドスタートさせるか或はホツ
トスタートさせるかに関し、RAM６５のコール
ドスタートフラグをチエツクする（ステツプ
214）。コールドスタートが望まれている場合に
は、RAM６５の試験を行い（ステツプ215）、そ
してROM６３の試験を行う。これらメモリの試
験中エラーが生じた場合（ステツプ216，218）に
は、トリツプ論理プロセツサ６０はエラーを共有
メモリRAM６５に書き込み（ステツプ219ない
し221）、停止する（ステツプ220，222）。

通常の運転中にはトリツプ論理プロセツサ６０
はRAM６５の新しいNVRAMフラグをチエツク
し（ステツプ223）、該RAM６５および試験プロ
セツサ１２０により、トリツプ論理プロセツサ６
０はNVRAM１２７から新しい値を読み出す
（ステツプ224ないし226）。この初期動作が完了す
ると、トリツプ論理計算が予め定められたトリツ
プ論理に従つて開始する。この過程中、アナログ
入力はサンプリングされ（ステツプ227）、それら
の適正範囲に対してチエツクされ（ステツプ
228）、そして範囲外の値に対しては有効フラグが
セツトされる（ステツプ229）。次いで、デイジタ
ル入力を読み取る（ステツプ230）。入力が側路さ
れない場合或は有効フラグがセツトされていない
場合には、トリツプ論理プロセツサ６０は通常の
トリツプ状態設定ならびに論理計算を行う（ステ
ツプ232ないし234）。バイパスが指示されている
場合には、トリツプ論理は２／４（２アウト・オ
ブ４）から２／３へまたは１／２から１／１へ変
えられる（ステツプ236）。全ての論理計算を行つ
た後に、必要に応じ多数決回路８０に対し出力が
発生される（ステツプ237）。然る後に全ての状態
情報が共有RAM６５に書き込まれ（ステツプ
238）、その結果、試験プロセツサ１２０は、得ら
れた情報を分析することができる。論理計算が終
了した後に、トリツプ論理プロセツサはRAM６
５の部分試験（ステツプ239）およびROM６３
の部分試験（ステツプ243）を行い、エラーが生
ずると、プロセツサ６０はエラーを共有RAM６
５に書き込んで停止する（ステツプ246）。然る後
にトリツプで空きコンピユータカウンタがインク
リメントされる（ステツプ247）。停止が生じない
場合には、続いて新しいNVRAMフラグの試験
が行われる（ステツプ223）。NVRAMフラグ試
験（ステツプ223）で始まるトリツプ論理プロセ
スは、１秒以内に完了すべきである。と言うの
は、緩和作用に割り当てられた時間の大部分は、
補助給水ポンプの起動のような機械的作用に要求
されるからである。

第１４Ａ図ないし第１４Ｇ図は、単一ボード試
験コンピユータ１２１によつて実行される起動お
よび動作制御ルーチンをフローチヤートで示す図
である。起動は停電からの復旧（ステツプ250）
またはリセツトボタンを押した時（ステツプ251）
の何れかで開始される。起動がリセツトボタンを
押すことにより開始され、モードが通常モードで
ない場合には、先行の動作に続く分岐が生ずる。
通常のモードの場合には、各トリツプ論理プロセ
ツサ６０において出発フラグおよびコールドスタ
ートフラグがセツトされる（ステツプ254ないし
256）。次いで、試験コンピユータ１２１は共有
RAM１２３、ROM１２６、NVRAM１２７お
よびUARTに対して自己試験を行う（ステツプ
257，263，269，275）。試験プロセツサはまた、
電源電圧を試験してキヤビネツトの温度が過度に
高くないことを確かめることができる。エラーが
生じた場合には、試験プロセツサ１２１はエラー
の原因を共有RAM１２３に記憶し、システム警
報を発生することによりエラーを告示し、プラン
トコンピユータに出力を発生し、そして通常モー
ドの場合には試験プロセツサ１２１を停止しメツ
セージをログ（記録）し、次の手順に進む。自己
試験が完了した後、出発フラグはクリアされ（ス
テツプ281）、モードスイツチのチエツクが行われ
る（ステツプ283）。状態に依存して、通常の処理
が続けられ、試験が開始されるかまたは、保守／
校正ルーチン（第１９Ａ図ないし第１９Ｅ図）が
実行されることになる。

通常の動作においては、試験プロセツサ１２１
は、各トリツプ論理プロセツサ６０から空きコン
ピユータカウンタをチエツクする（ステツプ
285）。空きトリツプ論理プロセツサ６０が存在す
る場合には、警報が発生されて空きトリツプ論理
プロセツサ６０をリセツトするための幾つかの試
みが行われる（ステツプ292）。空きトリツプ論理
プロセツサ６０が存在する場合には、システム警
報が発生されてプラントコンピユータに出力され
（ステツプ289）、関連のトリツプ論理プロセツサ
空きカウンタがインクリメントされ（ステツプ
290）、そして生起したイベントに関する情報が記
憶される（ステツプ288）、再試行の数が越えられ
ていない場合にはトリツプ論理プロセツサのリブ
ートが試みられ（ステツプ291）、越えられた場合
には、リブート計数がプラントコンピユータに送
られる（ステツプ295）。空きトリツプ論理プロセ
ツサ６０が存在しない場合には、個々のトリツプ
論理プロセツサに対しコールドスタートフラグが
クリアされる（ステツプ296）。そこで試験プロセ
ツサ１２０は、トリツプ論理プロセツサ６０の共
有RAM６５からのデータを転写し（ステツプ
297）、データのチエツクへと進む。

最初に、トリツプ論理プロセツサ６０間におい
て入力の有効性に関しチエツクが行われる（ステ
ツプ298）。次いで、試験プロセツサ１２０は、範
囲外の値に対しチエツクし（ステツプ299）、そし
て範囲外の値が１つでも検出された場合には、そ
の情報が記憶され（ステツプ300）、システム警報
が発生され、プラントコンピユータに対する出力
が行われる（ステツプ301）。範囲チエツク後、試
験プロセツサ１２１は、入力チヤンネルバイパス
に対するチエツクを行い（ステツプ302）、管制室
内に設けられているATWS入力／トリツプラン
プならびに必要に応じプラントコンピユータに出
力が与えられる（ステツプ303）。各トリツプ論理
プロセツサ６０の部分トリツプ論理のシミユレー
シヨンを行い（ステツプ304）、そして出力を比較
する（ステツプ305）。エラーが発生した場合に
は、試験プロセツサ１２１は情報を記憶し（ステ
ツプ306）、エラーの発生を告示しその情報をプラ
ントコンピユータに出力する（ステツプ307）。次
いで部分トリツプ出力に関しチエツクを行い（ス
テツプ308）、必要に応じ、警報告示ならびにプラ
ントコンピユータへの出力が発生される（ステツ
プ309）。次に、作動についてチエツクが行われ
（ステツプ310）、システム警報が発生されると共
にプラントコンピユータに出力される（ステツプ
311）。

次いで、周期的な自己試験が行われる。この試
験では、RAM１２３およびROM１２６および
NVRAM１２７の試験が行われ、エラーが生じ
た場合には、共有RAM１２３に記憶され（ステ
ツプ314）、システム警報が発生され（ステツプ
315）ると共に出力がプラントコンピユータに送
られ、続いて停止がなされる（ステツプ316）。通
常のモードの終了時においては、試験モードが作
動されたかどうかを判定するためのチエツクが行
われる（ステツプ317）。試験モードが作動されな
い場合には、モードセレクタのチエツクが行われ
（ステツプ283）、そして通常の実行が続けられる
かまたは保守／校正モードに入る。試験モードが
作動されている場合には、制御は、制御ルーチン
の試験モード部分に切り換えられる。

試験制御部分（第１４Ｆ図）の開始に当たつ
て、警報ならびにプラントコンピユータへの出力
が発生される（ステツプ318）。利用可能な選択の
メニユーが次いで端末１７０に供給される（ステ
ツプ319）。半自動試験が選択された場合には試験
ルーチンの各々が自動的に呼び出される（ステツ
プ326，328，330，332）。試験の終了時に、モー
ド選択のチエツクが行われ（ステツプ333，334）、
そして適切なアクシヨンがとられる。

試験注入バスチエツクは、第１５Ａ図および第
１５Ｂ図に示されている。最初に、端末１７０に
メニユーが表示される。選択に依存して、低基準
値信号（ステツプ342）、中間基準値信号（ステツ
プ346）または高基準値信号（ステツプ350）が基
準値信号線１３３に出力され、オペレータは参照
指示メツセージおよびメニユーを受ける。次いで
オペレータは適切な値が発生されていることを検
証するために、電圧計を試験パネル１５０に接続
することができる。電圧値が不適切である場合に
は、オペレータは必要な調節を行うことができ
る。注入試験ルーチンが終了した後に、制御ルー
チンの試験制御部分に戻る（ステツプ354）。

第１６Ａ図および第１６Ｂ図に示してあるアナ
ログ入力試験ルーチンは、指示メツセージの表示
（ステツプ361）または選択メニユーの表示（ステ
ツプ362）で始まる。試験のために全てのチヤン
ネルが選ばれた場合でも或は単一のチヤンネルが
選ばれた場合でも、実質的に同じ機能が行われ
る。最初に信号注入線１３３が初期状態にセツト
され（ステツプ366）、そして関連のチヤンネルの
ためのリレー４５，４６が付勢される（ステツプ
367）。２秒ないし20秒のリレーの整定時間後に、
注入母線１３３上の値は立上つて（ステツプ
368）、立下り、そして関連のトリツプ論理プロセ
ツサ６０の出力のランプ入力と比較される（ステ
ツプ369）。チヤンネル出力（ステツプ370）およ
びチヤンネル設定点（ステツプ372）が、予め定
められた範囲内に無い場合には、エラーメツセー
ジがRAM１２３に記憶される（ステツプ371，
373）。エラーが検出されない場合には、当該チヤ
ンネルの利得およびオフセツトを計算で求め（ス
テツプ375）、NVRAM１２７に記憶すると共に、
関連の試験論理プロセツサに送出する。自動モー
ドにおいては、上述の種々な値は端末１７０に表
示される（ステツプ388）。試験の終了時に、制御
は制御ルーチンに戻る（ステツプ392）。

論理試験ルーチンは第１７Ａ図および第１７Ｂ
図に示されている。半自働試験およびオペレータ
の制御による試験が実質的に同じ仕方で行われ
る。指示メツセージまたはメニユーの表示後全て
のフイールド入力は、関連のリレー４５，５２を
付勢することにより切り離される（ステツプ
399）。次いで、所望の論理組み合わせに対し他の
関連のリレー４６，４７および５８をセツトす
る。トリツプ論理プロセツサの出力を入力と比較
し（ステツプ402）、そしてエラーメツセージを記
憶し（ステツプ403）、表示する（ステツプ404）。
各試験の終了時に、フイールド入力を再び接続す
る（ステツプ406）。この論理試験ルーチンの終わ
りで、制御は、制御ルーチン（第１４図）に戻る
（ステツプ420）。

第１８Ａ図および第１８Ｂ図に示す多数決回路
試験は、多数決回路選択のためのオペレータ指示
メツセージで始まる（ステツプ431）。オペレータ
が予め定められた時間内に応答しない場合には、
制御は制御ルーチンに戻る。或る１つの多数決回
路が選択されると、多数決回路に対する入力が選
択された論理に従つて設定される（ステツプ
438）。次いで、多数決回路の出力が入力と比較さ
れ（ステツプ439）、そしてエラーが存在する場合
には、エラーをNVRAM１２７に記憶する（ス
テツプ440）と共に、端末１７０に表示する（ス
テツプ441）。そこでオペレータは、他の多数決回
路を選択からか或は通常モードに戻ることができ
る（ステツプ444）。この多数決回路試験の終わり
に、制御は制御ルーチン（第１４図）に戻る（ス
テツプ448）。

第１９Ａ図ないし第１９Ｅ図には保守および校
正ルーチンが示してある。ルーチンの開始で警報
が発生され（ステツプ450）、プラントコンピユー
タにこのルーチンの開始が報知される。次いで、
オペレータに、メニユーが示される（ステツプ
451）。時間および日付ルーチン（ステツプ453な
いし456）中、時間および日付を変更することが
できる。ランプ（灯）試験が選択されると、全て
のパネルランプ（ステツプ459）およびカードケ
ージランプ（ステツプ464）が点灯され、それに
よりオペレータは可視的にこれらランプを点検す
ることができる。ランプ試験が終わる前に、全て
のランプは通常の状態に戻される。設定点を変更
したい場合には、オペレータに指示メツセージが
与えられ（ステツプ469）、変化分をNVRAM１
２７に記憶し（ステツプ473）、然る後にトリツプ
論理プロセツサ６０に共有されているRAM６５
が更新される（ステツプ475）。チヤンネルのバイ
パスが選択された場合には、NVRAM１２７お
よび共有RAM６５の関連のフラグが切り換えら
れる（ステツプ480，481）。エラー表示が選択さ
れると、エラーメツセージがNVRAM１２７か
ら取り出されて、逆の時間的順序で表示され、然
る後にエラーメツセージは削除される。このルー
チンの終わりで、制御は制御ルーチンに戻る。

本発明の多くの特徴および利点は、上の詳細な
説明から明らかである。本発明は、その真の精神
および範囲に入る装置もしくはシステムの全ての
特徴および利点を包摂するものである。さらに、
当該技術分野の専門家には数多の変更および交換
を容易に想到し得ると考えられるので、本発明は
図面に示し上に述べた実際の構造および動作に限
定されるものでないことを断つておく。言い換え
るならば、本発明の範囲から逸脱することなく適
当な変更および均等物の交換が可能である。

上述のごとく、本発明によれば、制御システム
の保護装置、特に加圧軽水形原子炉の補助保護装
置の信頼性を向上できると共に、誤動作による無
用なプラントのトリツプを避けて稼働率を向上で
きるという効果がある。

【図面の簡単な説明】

第１図は、加圧軽形原子力発電プラントのため
の従来の一次保護装置の回路構成を示すブロツク
図、第２図は、トリツプ論理試験装置１５を備え
た従来の一次保護装置の回路構成を示すブロツク
図、第３図は、本発明の一実施例の全体的構成を
示すブロツク図、第４Ａ図ないし第４Ｃ図は、第
３図のトリツプ論理プロセツサ６０の部分トリツ
プ論理および状態監視点の一例を示す図、第５Ａ
図および第５Ｂ図は、組み合わせられて、第３図
の装置の構成および詳細を示すブロツク図、第６
図は第５Ａ図および第５Ｂ図のアナログ入力カー
ド４１ないし４３の部分図、第７図は、第５Ａ図
および第５Ｂ図の論理プロセツサのチヤンネルお
よび設定点を説明するためのブロツク図、第８図
は第５Ａ図および第５Ｂ図の論理プロセツサの周
期試験を説明するためのブロツク図、第９図は、
第５Ａ図および第５Ｂ図のデイジタル入力カード
４４を示す図、第１０図および第１１図は、第５
Ａ図および第５Ｂ図の多数決回路８０の試験を説
明するための図、第１２図は、本発明の装置の別
の実施例を示すブロツク図、第１３Ａ図ないし第
１３Ｃ図は、第５Ａ図および第５Ｂ図の各トリツ
プ論理プロセツサによつて実行されるプログラム
を示すフローチヤート、第１４Ａ図ないし第１４
Ｇ図は、第５Ａ図および第５Ｂ図の試験プロセツ
サにより実行される制御プログラムを示すフロー
チヤート、第１５Ａ図および第１５Ｂ図は、第１
４Ａ図ないし第１４Ｇ図の制御プログラムから呼
び出される試験注入チエツクルーチンを示すフロ
ーチヤート、第１６Ａ図および第１６Ｂ図は、第
１４Ａ図ないし第１４Ｇ図の制御プログラムから
呼び出されるアナログ入力試験ルーチンを示すフ
ローチヤート、第１７Ａ図および第１７Ｂ図は、
第１４Ａ図ないし第１４Ｇ図の制御プログラムか
ら呼び出される論理試験ルーチンを示すフローチ
ヤート、第１８Ａ図ないし第１８Ｂ図は、第１４
Ａ図ないし第１４Ｇ図の制御プログラムから呼び
出される多数決回路試験ルーチンを示すフローチ
ヤート、そして第１９Ａ図ないし第１９Ｅ図は、
第１４Ａ図ないし第１４Ｇ図から呼び出される校
正および保守ルーチンを示すフローチヤートであ
る。 １，２…ポンプ、２０…フイールドセンサ、４
０，４１，４２，４３，４４…信号調整入力カー
ド、４５，４６，４７…リレー、４８…保護装
置、４９…差動増幅器、５０…フイルタ、５１…
絶縁増幅器、５２…K1リレー、５３…K2リレ
ー、５４…電流ループ、５５…電圧検出器、５６
…ヒステリシス電流回路、６０，６２…トリツプ
論理プロセツサ（CPU）、６１…Ａ／Ｄ変換器、
６３…読み出し専用メモリ、６４，１２５…デイ
ジタル入／出力装置、６５，１２３…デユアルポ
ートアクセスメモリ、６６…バスインターフエー
ス、８０…多数決回路、１００…リレー、１０
１，１０２，１０３，１０４，１０５，１０６，
１０７，１０８…リレーコイル、１１０…原子炉
保護装置、１２０…試験プロセツサ、１２１…単
一ボードコンピユータ、１２２…バスインターフ
エース、１２４…試験システムプロセツサ、１２
８…システムバス、１２９…標準コンピユータデ
ータリンクインターフエースカード、１３０…試
験制御／イネーブル線、１３１…デイジタル入／
出力装置、１３２…Ｄ／Ａ変換器、１３３…基準
信号線、１３４…多数決試験装置、１３５，１３
６…複極スイツチ、１３７…ホトカプラ、１５０
…試験パネル、１７０…端末装置、１８０〜１８
３…バス、１８４〜１８７…通信装置、１８８〜
１９０…Ａ／Ｄ変換器、SGL１〜４…蒸気発生
器低レベルセンサ、FCVL１〜４…給水制御弁限
界スイツチ、HTL１，２…高タービン負荷セン
サ、LFW１〜４…低給水流量センサ、RM…固
定メモリ、１０…冗長フイールドセンサ、１１…
信号プロセツサ（チヤンネル）、１２…多数決回
路、１３…パワーインターフエース、１４…装
置、１５…テスタ、１６…トリツプ論理装置、１
７…信号入力装置。

Claims (1)

1. 【特許請求の範囲】 １ 制御システムのセンサからの該制御システム
   の状態信号に応じて作動する制御システムの保護
   装置において、 保護信号処理手段試験信号および多数決論理・
   作動手段試験信号を発生し、保護信号処理手段試
   験結果信号および多数決論理・作動手段試験結果
   信号をサンプリングする試験処理手段と、 上記センサおよび上記試験処理手段に接続さ
   れ、上記センサからの状態信号を論理処理し、該
   論理処理された状態信号または上記試験処理手段
   からの保護信号処理手段試験信号を選択的に出力
   する入力手段と、 該入力手段および上記試験処理手段に接続さ
   れ、上記入力手段からそれぞれ上記論理処理され
   た状態信号または上記保護信号処理手段試験信号
   を受け、各々が所定の保護信号処理手順で上記論
   理処理された状態信号または上記保護信号処理手
   段試験信号の１つに依存して単一の部分保護信号
   を発生する少なくとも３つの保護信号処理手段
   と、 該保護信号処理手段および上記試験処理手段に
   接続され、所定の多数決論理手順で上記部分保護
   信号に依存して作動信号を発生するかまたは上記
   多数決論理・作動手段試験信号に依存して上記多
   数決論理・作動手段試験結果信号を発生する多数
   決論理・作動手段と を備え、該多数決論理・作動手段は、上記多数決
   論理・作動手段試験信号が発生されない場合に上
   記作動信号に依存して上記制御システムの保護装
   置を作動し、そして上記多数決論理・作動手段試
   験信号が発生されているときに上記多数決論理・
   作動手段試験結果信号を出力し、上記試験処理手
   段は、上記保護信号処理手段に接続された試験プ
   ロセツサと、該試験プロセツサおよび上記入力手
   段に接続されたデイジタル−アナログ変換器と、
   上記試験プロセツサ、上記入力手段および上記多
   数決論理・作動手段に接続されたデイジタル入／
   出力装置とを含み、上記部分保護信号を上記保護
   信号処理手段試験結果信号としてサンプリング
   し、上記各保護信号処理手段からの上記保護信号
   処理手段試験結果信号が一致しない場合またはエ
   ラーである場合には上記各保護信号処理手段が故
   障であることを表示し、そして上記多数決論理・
   作動手段試験結果信号がエラーである場合に上記
   多数決論理・作動手段が故障であることを表示す
   る制御システムの保護装置。 ２ 保護信号処理手段試験信号がランプアナログ
   信号並びに最大および最小値信号を含み、試験処
   理手段は、上記ランプアナログ信号からサンプル
   値および設定点値を発生し、上記最大および最小
   値信号から設定点値を発生し、かつ上記設定点値
   から部分保護信号を発生し、そして上記試験処理
   手段は上記設定点値をランプアナログ信号と比較
   してエラーが生じた場合に入力故障表示を行い、
   かつ上記最大および最小値信号を保護信号と比較
   してエラーが生じた場合に部分保護信号処理故障
   表示を行う特許請求の範囲第１項記載の制御シス
   テムの保護装置。 ３ 保護信号処理手段の各々がトリツプ論理プロ
   セツサを含み、制御システムの保護装置がさらに
   上記トリツプ論理プロセツサ、試験プロセツサ、
   デイジタル−アナログ変換器および入／出力装置
   を相互接続する単一のバスを備えている特許請求
   の範囲第１項記載の制御システムの保護装置。 ４ 保護信号処理手段の各々がトリツプ論理プロ
   セツサを備えており、そして制御システムの保護
   装置がさらに、 各トリツプ論理プロセツサに接続されている少
   なくとも３つのトリツプ論理バスと、 試験プロセツサ、デイジタル−アナログ変換器
   およびデイジタル入／出力装置に接続された試験
   装置バスと、 上記トリツプ論理バスと上記試験装置バスとの
   間に接続された並−直列通信装置と を備えている特許請求の範囲第１項記載の制御シ
   ステムの保護装置。 ５ 試験処理手段が切換信号、ランプ試験信号、
   ランプ試験イネーブル信号、基準試験イネーブル
   信号、デイジタル試験信号およびデイジタル試験
   イネーブル信号を発生し、制御システムの保護装
   置がさらに、基準電圧を発生するための基準電圧
   手段と、状態信号を受けるように接続されると共
   に試験処理手段ならびに保護信号処理手段の１つ
   に接続されて、上記切換信号、ランプ試験イネー
   ブル信号、基準試験イネーブル信号およびデイジ
   タル試験イネーブル信号に依存し、上記保護信号
   処理手段の１つに上記状態信号、ランプ試験信
   号、基準電圧およびデイジタル試験信号の１つを
   供給するための選択手段とを備えている特許請求
   の範囲第１項記載の制御システムの保護装置。 ６ 所定の部分保護信号の多数決論理手順が、２
   アウト・オブ３の多数決論理手順である特許請求
   の範囲第１項記載の制御システムの保護装置。 ７ 多数決論理・作動手段が、 試験処理手段および保護信号処理手段に接続さ
   れた少なくとも２つの多数決回路と、 この多数決回路に接続されたアクチユエータと を備えている特許請求の範囲第１項記載の制御シ
   ステムの保護装置。 ８ アクチユエータが、 多数決回路の１つに接続されて制御システムの
   保護装置を作動するためのコイルを有するリレー
   と、 多数決論理・作動手段試験信号が発生されたと
   きに上記コイルに試験電圧を印加するための手段
   と を備えている特許請求の範囲第１項記載の制御シ
   ステムの保護装置。