JPH0573291B2 - - Google Patents

Description

【発明の詳細な説明】

発明の背景 この発明は半導体チツプ上のデイジタル論理回
路に関し、より詳細には、切換雑音を減少させる
ためにこのような回路内の手段に関する。 先行技術においては、単一の半導体チツプ上に
2000以上のデイジタル論理ゲートを建造すること
は普通である。これらのゲートはしばしばチツプ
上で相互接続され、いくつかの異なつた論理機能
を同時に行なう。それから完成した論理機能を表
わす各デイジタル信号がそれぞれの出力駆動装置
を介してチツプから送り出される。通常単一のチ
ツプ上の出力駆動装置の数は少なくとも20であ
る。 いくつかの出力駆動装置への論理信号が一方の
状態から他方へ切換わるとき、チツプの上電圧バ
ス上に切換雑音が発生される。この雑音はそれか
ら寄生抵抗のおよび容量性の要素によつて、その
時点では切換を予想されていない残余の出力駆動
装置に結合される。しかしながら、もしも雑音が
あまり大きくなると、これは出力駆動装置からの
信号内にグリツチ（glitches）を引起こし、これ
は次にシステムの誤動作を引起こす。したがつ
て、この雑音の問題の抜け道を考え出すことは高
く所望される。 切換雑音の大きさに影響を及ぼす１つの要因
は、出力駆動装置からの論理信号が状態を変える
速度である。切換速度が速くなれば切換雑音は増
加する；そして先行技術において切換雑音を減じ
るための１つの方策は、それらが切換えられる速
度を遅くするために出力駆動装置にかかつてコン
デンサを付加することである。しかしながら、こ
のような方策はチツプの全体の性能を制限するの
で魅力的でない。多くのデイジタル回路（たとえ
ばデイジタルコンピユータ）の本来の目的は可能
な限り速く動作することである、そして出力駆動
装置の切換速度を故意に遅くすることはこの目的
を直接制限する。 切換雑音を減じるための先行技術における別の
方策は、チツプの電圧バスのインダクタンスを減
じることであつた。そのインダクタンスの一部は
チツプを容器に収納するパツケージ上の電圧ピン
によつて引起こされる；そしてこれはいくつかの
電圧ピンをパツケージ上に平行に与えることによ
つて減じられる。しかしながら、いくつかのピン
を電圧に割当てることによつて、論理信号を運ぶ
ために利用可能なピンの総数が減じられる；また
しばしばチツプの設計者は彼が得られるすべての
論理信号ピンを要求する。さらに、他の構成要素
（チツプとパツケージ間のボンデイングワイヤお
よびボンデイングワイヤとピンの間のパツケージ
上の導電性経路など）が電圧バスにインダクタン
スを加え、それらはたとえいくつかの電圧ピンが
平行に置かれてもそのままである。 したがつて、この発明の主たる目的は回路の切
換速度を遅くすることなく多数の平行電圧ピンを
要することなしに、回路の切換雑音に対する感受
性を実質的に減じる、集積回路とともに用いるた
めのモジユールを提供することである。 発明の簡単な要約 これらのおよび他の目的は、次の回路によつて
達成される。その回路は、複数個の論理ゲート手
段、複数個の駆動手段、第１のバス、第１のバス
から各駆動手段の制御端子への寄生容量性結合、
および雑音低減モジユールを含む。複数個の論理
ゲート手段は、それぞれの出力導体上に論理信号
を発生し切換えるためのものである。複数個の駆
動手段は、複数個の論理ゲート手段の出力導体に
それぞれ結合された制御端子を有する。第１のバ
スは、複数個の駆動手段に結合されている。各駆
動手段は、その制御端子上の論理「１」信号に応
答して第１のバスから大きな電流を、論理「０」
に応答して小さな電流を通すように動作する。第
１のバスは、切換わる論理信号が第１のバス上の
電流の大きさを変化させるときに雑音信号を発生
する寄生インダクタンスを有している。寄生容量
性結合は、第１のバス上の雑音信号の一部を制御
端子に結合する。 雑音低減モジユールは、各駆動手段の制御端子
に結合されている。雑音低減モジユールは、第２
のバスと、複数個のコンデンサとを含む。コンデ
ンサは、一方の端子がそれぞれの駆動手段の制御
端子に結合されかつ他方の端子が第２のバスに結
合される。 いずれかの駆動手段の制御端子に与えられる論
理信号が切換わると、第１のバス上の電流が変化
する。その結果寄生インダクタンスにより第１の
バス上に雑音信号が発生する。この雑音信号は、
寄生容量性結合を介して他の駆動手段の制御端子
に与えられる。 一方、駆動手段の制御端子に与えられる論理信
号が切換わると、その駆動手段の制御端子に結合
されるコンデンサの他方の端子に雑音信号とは形
状が類似し極性が反対の制御信号が発生する。こ
の制御信号が第２のバスおよびコンデンサを介し
て、他の駆動手段の制御端子に与えられる。その
結果、他の駆動手段の制御端子に与えられる雑音
信号が、制御端子により消去される。 このように、各駆動手段の制御端子と第２のバ
スとの間に結合されるコンデンサにより第２のバ
ス上に雑音信号と形状が類似し極性が反対の制御
信号が発生し、その制御信号により雑音信号が消
去される。 この発明の様々な特徴や利点がここで添付の図
面に関連して説明される。 詳細な説明 第１図を参照すると、この発明の１つの好まし
い実施例である回路１０が詳細に説明される。回
路１０内には複数個の論理ゲート１１ａ，１１ｂ
などが含まれる。各論理ゲートは３つの抵抗器１
２ないし１４、３つのトランジスタ１５ないし１
７、電流源１８、および出力導体１９を有する。
これらの構成要素すべては第１図に図示されるよ
うに相互接続されている。 電圧バス２０はすべての論理ゲート内の抵抗器
１２ないし１４に０ボルトを供給する。別の電圧
バス２１はすべての論理ゲートの電流源１８に−
4.5ボルトを供給する。別のバス２２はすべての
論理ゲートのトランジスタ１７のベースに基準電
圧を供給する。 動作に際しては、論理信号はトランジスタ１５
および１６のベースに与えられる。もしも論理信
号の両方がローの電圧レベルであれば、トランジ
スタ１５および１６はオフになりかつトランジス
タ１７はオンになる。結果として、電流源１８か
らの電流は抵抗器１４を介して流れ、これは次に
出力導体１９にローの電圧レベルを発生させる。
逆に、もしもトランジスタ１５（またはトランジ
スタ１６）がハイの電圧レベルを受取ると、トラ
ンジスタ１５（またはトランジスタ１６）はオン
になり、かつトランジスタ１７はオフとなり、こ
れは次に出力導体１９上にハイの電圧レベルを発
生させる。 回路１０内にはまた複数個の駆動回路３０ａ，
３０ｂなどが含まれる。各駆動回路はそのベース
がそれぞれの論理ゲートの１つの出力導体１９に
結合されているトランジスタ３１を有する。電圧
バス３２は各出力駆動装置内のトランジスタ３１
のコレクタに０ボルトを供給する；各出力駆動装
置内のトランジスタ３１のエミツタは、回路１０
の外部にあるかつ−２ボルト終端とされる抵抗負
荷３３を駆動する。 動作に際しては、トランジスタ３１はそれが出
力導体１９からハイの電圧レベルを受取るときオ
ンとなる。これは次に電流Ｉがトランジスタ３１
を介して外部の負荷３３に流れることを引起こ
す。逆に、トランジスタ３１はそれが出力導体１
９からローの電圧レベルを受取るときほとんどオ
フになり；そしてこれは次に電流Ｉを減少させ
る。 回路１０内では論理ゲートの数は一般に出力駆
動装置の数よりも大きいことに注目されたい。典
型的には、いくつかの論理ゲートが一緒に結合さ
れて何かの論理機能を行ない、最後のゲートの出
力導体１９のみが出力駆動装置に到る。第１図に
おいてこれは連続した３つの点によつて示されて
いる。 回路１０内にはさらにいくつかの寄生構成要素
が含まれる。このような構成要素の１つは電圧バ
ス３２内の寄生インダクタ４０である。回路１０
が単一の半導体チツプ上に集積回路として建造さ
れるとき、インダクタ４０は(1)チツプを支えるパ
ツケージ上のピン、(2)チツプとパツケージ間に電
圧を伝える別々のボンデイングワイヤ、および(3)
パツケージ内のボンデイングワイヤとピンの間の
印刷されたワイヤ、のために起こる。電圧バス２
０もまた同様の寄生インダクタ４１を含む。これ
らのインダクタは典型的には0.4ないし２ナノヘ
ンリーである。 回路１０内の別の寄生構成要素は各出力駆動装
置内のトランジスタ３１のベースとコレクタ間に
結合されたコンデンサ４２である。この容量は主
としてトランジスタのベースとコレクタ間のＰ−
Ｎ接合のために起こる。典型的には、コンデンサ
４２は0.4ないし１ピコフアラドである。 また、寄生コンデンサ４３および抵抗器４４が
電圧バス２０と３２間に直列に結合されている。
これらの寄生構成要素は主としてバス３２上のト
ランジスタ３１とバス２０上の抵抗器１２ないし
１４の間のサブストレート結合部のために起き
る。回路１０内の論理ゲートおよび出力駆動装置
の総数がそれぞれ2500および50であるとき、コン
デンサ４３は典型的には100ないし200ピコフアラ
ドであり、かつ抵抗器４４は典型的には５ないし
10オームである。 寄生構成要素４０ないし４４の存在のために、
出力導体１９のどれかでの論理信号のいかなる切
換も、切換わつていない論理信号を保持する残余
の出力導体上に雑音が発生することを引起こす。
切換わつていない論理信号を保持し、その上に雑
音が発生されるこれらの導体１９はここで雑音導
体と呼ばれ、雑音導体が結合している出力駆動装
置はここで雑音駆動装置と呼ばれる。 もしも雑音導体上の雑音が雑音駆動装置を介し
て伝えられると、システムの誤動作が生るだろ
う。この問題を克服するために、回路１０は雑音
低減モジユール５０を含む。これは各トランジス
タ３１のベースに結合され、トランジスタ３１の
ベース上の寄生構成要素によつて引起こされた雑
音を減少するように動作する。 モジユール５０内にはバス５１および複数個の
コンデンサー抵抗器対５２ａ，５２ｂなどが含ま
れる。各コンデンサー抵抗器対内には、コンデン
サＣと抵抗器Ｒが直列で接続され、コンデンサＣ
の１つの端子はバス５１に結合され、かつ１つの
端子または抵抗器Ｒはそれぞれの論理ゲートの出
力導体１９に結合されている。バス５１は０ボル
トを伝え、これはインダクタ４０および４１と同
様の寄生インダクタ５３を有する。 回路５０が雑音低減のために動作する態様を理
解するために、今度は第２図を参照しなければな
らない。この図は第１図の回路のすべてを示す；
さらに加えて、これは雑音性出力導体１９上に雑
音が誘発される順序を示す参照数字６０，６１，
６２，６３ａ，６３ｂ、および６４を含む。ま
た、これは雑音がモジユール５０によつて補償さ
れる順序を示す参照数字７１，７２、および７３
を含む。 第１の参照数字６０を考慮すると、これは論理
ゲート１１ａの出力導体１９上で起こるハイ−ロ
ー電圧遷移を示す。これに応答して、参照数字６
１は駆動装置３０ａを通る電流Ｉがほとんど０ま
で減少することを示す。インダクタ４０を介する
この電流の変化のために、雑音電圧６２がバス３
２上に誘発される。この雑音電圧は参照数字６２
が示すように、本質的に２つの鎖状につながれた
パルスからなり、この第１は正であり第２は負で
ある。 参照数字６３ａは、雑音電圧６２が寄生コンデ
ンサ４３′によつて雑音駆動装置３０ｂのベース
に結合されることを示す；参照数字６３ｂは、同
時に、雑音電圧６２が寄生構成要素４３および４
４によつてバス２０に結合されることを示す。次
に、参照数字６４は抵抗器１４が雑音をバス２０
から雑音駆動装置のベースへ結合することを示
す。 今度は参照数字７１，７２および７３を考慮し
てみよう。参照数字７１は、ハイ−ロー電圧遷移
６０に応答して、寄生インダクタ５３に関連した
直列の抵抗器−コンデンサ対５２ａがバス５１上
に制御信号７２を発生するように動作することを
示す。制御信号７２は雑音信号６２と形状が類似
し極性が反対である。参照数字７３は次に、制御
信号７２が抵抗器−コンデンサ対５２ｂによつて
雑音駆動装置３０ｂのベースに結合されることを
示す。６２および７２の波形は互いにほぼ反対に
近いので、雑音駆動装置のベース上の雑音信号は
実質的に低減される。 もしも電圧遷移６０が（ハイの電圧からローの
電圧へではなく）ロー電圧からハイの電圧である
場合には、出力駆動装置３０ａを通る電流変化６
１はほぼ０から成る値Ｉに増加する。この電流変
化はまたインダクタ４０を介しても起こり、これ
は次にバス３２上に雑音電圧６２と形状が類似し
極性が逆の雑音電圧を発生させる。すなわち、雑
音電圧は波形７２のように見える。このような条
件のもとでは、モジユール５０がバス５１上に発
生する制御信号は波形６２のように形作られる。
したがつてバス５１上の制御信号とバス３２上の
雑音信号は前と同じく互いにほぼ反対であり、そ
のため雑音駆動装置のベース上の雑音は再び実質
的に低減される。 同様に、もしも出力導体１９のどれかの論理信
号が１つの方向に切換わり、一方同時に他の出力
導体上の論理信号が反対方向に切換わると、もし
も論理信号の大部分がハイからローへ切換わるな
らばバス３２上に誘起される雑音電圧は波形６２
のように見え、もしも論理信号のほとんどがロー
からハイへ切換わるならばこれは波形７２のよう
に見える。逆に、モジユール５０によつてバス５
１上に発生された制御信号は、もしも論理信号の
大部分がハイからローへ切換わると波形７２のよ
うに見え、もしも論理信号の大部分がローからハ
イへ切換わるとこれは波形６２のように見える。 第３図、第４図、および第５図に移ると、第１
図の回路のコンピユータシミユレーシヨンの結果
が説明される。このシミユレーシヨンでは、第１
図の回路は2500の論理ゲート、６０の出力駆動装
置を有し、５０の出力導体１９上の論理信号はす
べて同時にハイからローへ切換えられた。このシ
ミユレーシヨンはSPICEと呼ばれる公知の回路
シミユレーシヨンプログラムで実行された。この
プログラムを動作させるに際し、以下のパラメー
タが用いられた： 第 １ 表

【表】

【表】 第３図では、ナノセカンドが水平軸にプロツト
され、ボルトが垂直軸のプロツトされている。波
形８０は出力導体１９のどれかで生じるハイから
ローへの論理信号の遷移を示し、波形８１は雑音
補償モジユール５０が用いられていない条件のも
とで波形８０をその入力として受取つた出力駆動
装置３０ａ上に生じる電圧を示す。これと比較し
て、波形８２ａないし８２ｄは、雑音補償モジユ
ール５０内の抵抗器Ｒが５オームであり、かつ、
コンデンサＣがいくつかの異なつた値を有する条
件のもとで波形８０をその入力として受取つた出
力駆動装置３０ａからの電圧を示す。曲線８２ａ
はＣが0.5ピコフアラドのときに生じ、曲線８２
ｂはＣが1.0ピコフアラドのときに生じ、曲線８
２ｃはＣが1.5ピコフアラドのときに生じ、およ
び曲線８２ｄはＣが2.0ピコフアラドのときに生
じる。 同様に、第４図において曲線８３は雑音補償モ
ジユール５０が用いられていない条件のもとで雑
音性出力導体１９上に生じる雑音電圧を示す；一
方別の曲線８４ａないし８４ｄの組はＲが５オー
ムでありかつコンデンサＣの異なつた値が用いら
れた条件のもとで雑音性出力導体１９上に生じる
雑音を示す。曲線８２ａはＣが0.5ピコフアラド
のときに生じ、曲線８４ｂはＣが1.0ピコフアラ
ドのときに生じ、曲線８３ｃはＣが1.5ピコフア
ラドのときに生じ、および曲線８４ｄはＣが2.0
ピコフアラドのときに生じる。 第４図を検分することで、容量Ｃが増加するに
つれ、雑音性出力導体１９上に生じる雑音信号の
大きさが減少することが明らかになる。同時に、
第３図を検分することで、雑音のこの低減は出力
駆動装置の切換時間を本質的に増加させることな
く達成されることが明らかになる。出力信号がそ
の中間点に達したときに論理ゲートは切換えられ
たと考える基準を用いると、第３図は出力駆動装
置の切換速度に加えられたのが、25ナノセカンド
よりも少ないことを示す。 次に、第５図を参照すると、第１図の回路の付
加的なシミユレーシヨンの結果が説明されるだろ
う。第５図において、曲線９１ａ，９１ｂおよび
９１ｃは、雑音低減モジユール５０内の抵抗器Ｒ
およびコンデンサＣの両方の様々な値で雑音性出
力導体１９上に生じる雑音のピーク振幅を示す。
雑音のピーク振幅は左側の垂直軸にミリボルトで
プロツトされている。曲線９１ａは抵抗Ｒが０オ
ームのときに生じ、曲線９１ｂは低抗Ｒが５オー
ムのときに生じ、および曲線９１ｃは抵抗Ｒが10
オームのときに生じる。これらの曲線すべてにつ
いて、容量Ｃは水平軸にピコフアラドでプロツト
されている。 また第５図において、曲線９２ａおよび９２ｃ
は、雑音低減モジユールの抵抗Ｒおよび容量Ｃが
様々な値をとる条件のもとで切換わる論理信号を
受取る駆動装置を介して生じる伝搬遅延を示す。
この伝搬遅延は右側の垂直軸にナノセカンドでプ
ロツトされている。曲線９２ａは抵抗Ｒが０オー
ムのときに生じ、曲線９２ｃは抵抗Ｒが10オーム
のときに生じ；これらの曲線のすべてについて、
容量Ｃはまた水平軸上にプロツトされている。 今やこの発明の１つの好ましい実施例が詳細に
説明された。しかしながら、これに加えて、発明
の性質と精神から逸脱することなしにこの実施例
に多くの変更や修正が可能である。たとえば、論
理ゲート１１ａ，１１ｂなどの論理ゲートの数お
よび３０ａ，３０ｂなどの出力駆動装置の数は第
１図の回路にいくつ含まれてもよい。しかしなが
ら、論理ゲートおよび出力駆動装置の数が増加す
るにつれてモジユール５０が補償する切換雑音が
より厳しくなるので、好ましくは、それらは各々
少なくとも20の数でなければならない。 第１図ではまた、論理ゲートおよび出力駆動装
置を構成する回路の細部に多くの変更がなされて
もよい。このような変更の１つはトランジスタ１
５，１６，１７および３２の各々をPNPトラン
ジスタにし、電流源１８を介して電流の方向を逆
にすることである。また、論理ゲートおよび出力
駆動装置はMOSトランジスタで構成されてもよ
い。 加えて、第５図に示されるように、雑音低減モ
ジユール５０内の抵抗器ＲおよびコンデンサＣに
はかなり広い範囲の値を用いることができる。好
ましくは、コンデンサＣは0.5から10.0ピコフア
ラドの範囲にわたり、抵抗器Ｒは０から20オーム
の範囲にわたる。 したがつて、このような多くの変更がなされて
もよいので、この発明は第１図の詳細な実施例に
制限されたもではなく、添付の特許請求の範囲に
よつて規定されることが理解されるであろう。

【図面の簡単な説明】

第１図はこの発明の好ましい実施例の１つの詳
細な回路図である。第２図は第１図の回路がそれ
によつて動作する順序を示した第１図の修正であ
る。第３図、第４図、および第５図は第１図の回
路のコンピユータシミユレーシヨンによつて発生
されたグラフであり、その動作をさらに図示す
る。抗器対、５１はバス、６２は雑音信号、７２
は制御信号である。

Claims (1)

1. 【特許請求の範囲】 １ それぞれの出力導体上に論理信号を発生し切
   換えるため複数個の論理ゲート手段と； 前記複数個の論理ゲート手段の前記出力導体に
   それぞれ結合された制御端子を有する複数個の駆
   動手段と； 前記複数個の駆動手段に結合された第１のバス
   とを含み； 各駆動手段は、その制御端子上の論理「１」信
   号に応答して前記第１のバスから大きな電流を、
   論理「０」に応答して小さな電流を通すように動
   作し； 前記第１のバスは、前記切換わる論理信号が前
   記第１のバス上の電流の大きさを変化させるとき
   に雑音信号を発生する寄生インダクタンスを有し
   ており； 前記第１のバスから各駆動手段の制御端子への
   寄生容量性結合をさらに含み； 前記寄生容量性結合は、前記第１のバス上の前
   記雑音信号の一部を制御端子に結合し、 各駆動手段の制御端子に結合された雑音低減モ
   ジユールをさらに含み； 前記雑音低減モジユールは、第２のバスと、一
   方の端子がそれぞれの駆動手段の制御端子に結合
   されかつ他方の端子が前記第２のバスに結合され
   た複数個のコンデンサとを含む、 切換雑音に対する感受性が減じられた回路。 ２ 前記雑音低減モジユールがさらに前記コンデ
   ンサの各々と直列のそれぞれの抵抗器を含む、特
   許請求の範囲第１項に記載の回路。 ３ 前記雑音低減モジユール内の各抵抗器が20オ
   ーム以下である、特許請求の範囲第２項に記載の
   回路。 ４ 前記雑音低減モジユールがさらに、前記第２
   のバスと直列なインダクタを含む、特許請求の範
   囲第１項に記載の回路。 ５ 前記雑音低減モジユール内の前記インダクタ
   が４ナノヘンリ以下である、特許請求の範囲第３
   項に記載の回路。 ６ 前記雑音低減モジユール内の各コンデンサが
   10ピコフアラド以下である、特許請求の範囲第１
   項に記載の回路。 ７ 前記回路が単一の半導体サブストレート上に
   集積されている、特許請求の範囲第１項に記載の
   回路。 ８ 論理ゲート手段の数が少なくとも20であり、
   かつ駆動手段の数が少なくとも20である、特許請
   求の範囲第１項に記載の回路。 ９ 前記論理ゲート手段および駆動手段がPNP，
   NPNおよびMOSのグループから選択された形式
   のトランジスタからなる、特許請求の範囲第１項
   に記載の回路。 １０ 前記論理ゲート手段が電流モード論理ゲー
   トであり、かつ各駆動手段が単一のNPNトラン
   ジスタである、特許請求の範囲第１項に記載の回
   路。 １１ 第１のバスに結合された複数個の駆動装置
   からなり、各駆動装置が論理信号を受取るための
   制御端子を含み、かつまた前記論理信号が「１」
   であるときに前記第１のバスから大きな電流を、
   前記論理信号が「０」のときには小さな電流を通
   すための手段を含み、前記第１のバスが前記論理
   信号が切換わるとき雑音信号を発生する手段を有
   し、かつ前記第１のバスからの前記雑音の、各駆
   動装置の制御端子への寄生結合を含む形式の回路
   において雑音を補償する方法であつて； 切換わる各論理信号に応答して第２のバス上に
   前記雑音信号と形状が類似し極性が反対の制御信
   号を発生するステツプと； 前記第２のバスからの前記制御信号を、その上
   では論理信号が切換わらない制御端子に結合する
   ステツプとを含む方法。 １２ 前記制御信号が、一方は正のかつ他方は負
   の２つの鎖状につながれたパルスとして発生され
   る、特許請求の範囲第１１項に記載の方法。