JPH0574101B2 - - Google Patents

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JPH0574101B2
JPH0574101B2 JP1155987A JP15598789A JPH0574101B2 JP H0574101 B2 JPH0574101 B2 JP H0574101B2 JP 1155987 A JP1155987 A JP 1155987A JP 15598789 A JP15598789 A JP 15598789A JP H0574101 B2 JPH0574101 B2 JP H0574101B2
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Furanshisu Datsuto Patoritsuku
Rii Guregoo Suteibun
Harii Rii Heichingu
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Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 従来技術及びその問題点 Ｃ 問題点を解決するための手段 Ｄ 実施例 １ 記憶装置動作 1.1 プロセツサ記憶装置アーキテクチヤの要件 1.2 階層式プロセツサ記憶システム 1.3 階層式キヤツシユ・データ規則 ２ 記憶装置ルーチン 2.1 MP／３主記憶装置取出しルーチン 2.2 MP／３主記憶装置記憶ルーチン 2.3 MP／３主記憶装置の要求の組合せ 2.4 主記憶装置コマンド 2.5 主記憶キー・コマンド ３ 記憶装置ルーチン 3.1 チヤネル記憶装置取出しルーチン 3.2 チヤネル記憶装置記憶ルーチン 3.3 チヤネル記憶装置コマンド 3.4 ベクトル記憶装置取出しルーチン Ｅ 発明の効果 Ａ 産業上の利用分野 本発明は、実記憶装置と拡張記憶機構とを含む
主記憶システムとインターフエースする２レベ
ル・キヤツシユ・システムを備えた、ベクトル・
プロセツサを含むデータ処理システム用の記憶サ
ブシステムを対象とし、具体的には、実記憶装置
と拡張記憶機構の間で転送を実行する手段、キヤ
ツシユ・システム中のハード・エラーを訂正する
技術、及び記憶装置とベクトル・プロセツサの間
でデータを転送する技術に関する。
Ｂ 従来技術及びその問題点 ベクトル・プロセツサの記憶要件は、通常のプ
ロセツサの要件とは著しく異なつている。通常の
プロセツサとベクトル・プロセツサを統合したシ
ステムは広く使われている。こうしたシステムで
は、記憶動作は通常のプロセツサの要件に合わせ
ることが普通であり、ベクトル・プロセツサの性
能が犠牲となる。
ストアイン型バツフア・キヤツシユに高度のエ
ラー検出・訂正が必要なことは、十分に認識され
ている。従来の方法はエラー訂正コードを使用す
るもので、検査ビツトのコストを下げるために多
数の情報バイトを含む検査ブロツクを使用する必
要がある。この手法では、取出し動作中に検査ビ
ツトをデータ・パリテイ・ビツトに変換するため
に追加のサイクルが必要であり、また一体的検査
ブロツクをもたないデータの記憶に対処するため
に読取り−修正−書込み動作が必要である。
こうしたシステムでは、拡張記憶機構と呼ばれ
る主記憶装置の拡張部分が設けられることがしば
しばで、それは半導体ページング装置と大体同じ
方式でシステム・ソフトウエアによつて管理され
る。こうしたシステムは、通常システムにもたら
されるよりも大きな記憶容量をもたらすが、キヤ
ツシユを使用する場合、主記憶装置と拡張記憶機
構の間の転送が厄介となり、システム全体の性能
が大幅に低下することもある。
２レベル・キヤツシユ記憶システムを追加する
と、一般のデータ処理のシステム性能は大幅に向
上するものの、ベクトル処理動作では同じ向上は
得られない。さらに、データ処理システムでは、
通常その両方を含む中央演算処理装置または主プ
ロセツサが優勢である。それには、従属的なベク
トル・プロセツサで使用するために取り出された
データが記憶装置に対するアクセスを主プロセツ
サと共用する必要があり、そのためベクトル・プ
ロセツサの性能が制限される。
キヤツシユ・システムは、主記憶装置と中央演
算処理装置の速度の違いによる不一致を改善する
には効果があつたが、これらの装置はエラーの影
響を受けやすいので、キヤツシユを介してパスさ
れたデータをエラーがないかどうか注意深く検査
し、できればエラーを訂正する必要があつた。従
来のエラー検出・訂正は、すでに窮屈なキヤツシ
ユ構成のタイミング特性に負担がかかり、エラー
検出・訂正経路を収容するために取出しアクセス
のサイクルが増加し、あるいはさらに複雑なこと
に、データ転送後にエラーが検出された場合にプ
ロセツサ・パイプラインを中断する機構が必要と
なる。
キヤシユ記憶機構に使用されるスタテイツク・
ランダム・アクセス・メモリの技術特性の分析か
ら、α粒子の汚染によるなどのソフト障害はほと
んど存在しないことが明らかになつた。そうであ
るなら、有効なエラー訂正技術では、ハード・ビ
ツト障害、すなわち回路障害が発生したものだけ
を考慮すればよいことになる。通常のエラー検
出・訂正技術を無視できるということは、追加の
マシン・サイクルや大幅な追加の回路が不要なこ
とを意味する。エラーを単一バイトで処理すると
いうことは、キヤツシユへの直接記憶を１バイト
の場合も１行全体の場合も同様に処理できるとい
う意味なので、複雑さが増すことも避けられる。
従来のエラー処理技術は、読取り−修正−書込み
動作が必要なため、単一バイトの使用に適さず、
したがつてプロセツサの性能が低下する。
記憶域間転送、すなわち拡張記憶機構から実記
憶装置へのデータの転送は、プロセツサに記憶装
置のある区域から取出しを実行させ、次いで単に
それを送受反転して記憶装置の別の位置に記憶さ
せることによつて処理されてきた。こうした技法
にはいくつかの欠点がある。第一に、かなり普遍
的なタスクを実行するためにプロセツサに負担が
かかるという問題がある。こうした余分なプロセ
ツサ時間は得られないし、得られたとしても他の
用途に使う方がはるかによい。その上、通常の取
出し命令は、実記憶装置と拡張記憶機構の間でデ
ータを移動させるのに必要な類いの転送に特に適
したものではない。キヤツシユ・システムを使用
して、プロセツサの速度をデータの取出し及び記
憶と一致させることによつてうまく記憶システム
の性能を向上させることができたが、こうしたキ
ヤツシユ・システムに付随するハウスキーピング
は、メモリ間転送では不要であり、転送を遅くし
たり、不必要なハードウエアを使用したり、場合
によつてはその両方が起こる。拡張記憶機構は、
定義によりプロセツサから直接アクセスできない
ので、何らかの方法を使つて拡張記憶機構のデー
タを再配置してからでないと、システムで実行中
のアプリケーシヨン・プログラムがそのデータを
使用できない。データを拡張記憶機構から実記憶
装置に転送する負担のためにシステムの性能が低
下し、その結果、拡張記憶機構の利点がフルに発
揮できなかつた。
Ｃ 問題点を解決するための手段 本発明の目的は、ベクトル処理装置を有するデ
ータ処理システムで使用するのに特に適した、改
良されたキヤツシユ本位の記憶サブシステムを提
供することにある。
本発明の目的には、エラー訂正能力をもつキヤ
ツシユを備えた記憶サブシステムを提供すること
も含まれる。
本発明の目的には、キヤツシユ・システムでの
記憶域間データ転送のための改良された手段を提
供することも含まれる。
上記及びその他の目的は、記憶域間転送、すな
わち実記憶装置と拡張記憶機構の間でのデータ転
送に、キヤツシユ・システムの外部にあるが、
L2キヤツシユとサイズが一致する記憶バツフア
を使用する記憶サブシステムによつて達成され
る。キヤツシユ・システム中のハード・データ・
エラーは、標準のパリテイ技法で検出する。命令
再試行システムが、キヤツシユを利用してデータ
に対して一連の操作を実行して、エラーを訂正す
る。記憶装置からのデータ転送を必要するベクト
ル・プロセツサの動作は、データを記憶装置から
直接転送し、キヤツシユ及び中央演算処理装置を
パスすることによつて実行される。
下記の好ましい実施例についての詳しい説明と
添付の図面から、本発明が完全に理解できるはず
である。ただし、下記の説明及び図面は例示のた
めに示したものにすぎず、本発明を限定するもの
ではない。
Ｄ 実施例 第１図は、本発明の単一プロセツサ・コンピユ
ータ・システムを示す。
第１図で、単一プロセツサ・システムは、記憶
制御装置（SCL）１２に接続されたL3メモリ１
０を含む。記憶制御装置１２は、一端で統合入出
力サブシステム制御装置１４に接続され、制御装
置１４は統合アダプタ及び単一カード・チヤネル
１６に接続されている。記憶制御装置１２は、他
端でＩ／Ｄキヤツシユ（L1）１８に接続され、
Ｉ／Ｄキヤツシユ１８は命令キヤツシユとデー
タ・キヤツシユを含み、L1キヤツシユと総称さ
れる。Ｉ／Ｄキヤツシユ１８は、命令ユニツト
（Ｉユニツト）、実行ユニツト（Ｅユニツト）、制
御記憶装置２０及びベクトル・プロセツサ（VP）
２２に接続されている。ベクトル・プロセツサ２
２は、1983年９月９日に出願された「高性能並列
ベクトル・プロセツサ（High Performance
Parallel Vector Processor）」と題する特許出願
第530842号に記載されている。この開示を引用に
より本明細書に組み込む。第１図の単一プロセツ
サ・システムは、多重システム・チヤネル通信ユ
ニツト２４をも含む。
L3メモリ１０は、２枚の「知能」メモリ・カ
ードを含む。これらのカードを「知能」的と称す
るのは、エラー検査・訂正、拡張エラー検査・訂
正（ECC）、再生アドレス・レジスタ及びカウン
タ、ビツト節約機能などの特定の機能を備えてい
るためである。L3メモリ１０へのインターフエ
ースは幅８バイトである。メモリ・サイズは、
８、16、32、64メガバイトである。L3メモリ１
０は記憶制御装置（SCL）１２に接続されてい
る。
記憶制御装置１２は、L3メモリ１０、入出力
サブシステム制御装置１４及びＩ／Ｄキヤツシユ
１８に対するアクセスを調停する、３つのバス・
アービタを含む。記憶制御装置１２はさらに、命
令／データ・キヤツシユ１８、別名L1キヤツシ
ユでのデータ探索を担当するデイレクトリを含ん
でいる。データがL1キヤツシユ１８に入つてい
るが古くなつている場合、記憶制御装置１２は、
L1キヤツシユ１８中の古くなつたデータを無効
にして、入出力サブシステム制御装置１４がL3
メモリ１０中のデータを更新できるようにする。
その後、命令／実行ユニツト２０はL3メモリ１
０から更新済みデータを獲得しなければならな
い。記憶制御装置１２は、さらに、入出力サブシ
ステム制御装置１４からL3メモリ１０に入力さ
れるデータを緩衝記憶し、命令／実行ユニツト２
０からL3メモリ１０に入力されるデータを緩衝
記憶するための複数のバツフアを含む。命令／実
行ユニツト２０と関連するバツフアは256バイト
の行バツフアで、順次命令などがある種の命令の
項目を一時に８バイトずつ作成することができ
る。この行バツフアが一杯になると、L3メモリ
へのデータのブロツク転送が起こる。したがつ
て、メモリ動作が、個別記憶動作の回数からずつ
と少ない行転送の回数に減少する。
命令キヤツシユ／データ・キヤツシユ１８は、
それぞれ16Kバイトのキヤツシユである。記憶制
御装置１２に対するインターフエースは幅８バイ
トであり、したがつて記憶制御装置１２からのイ
ンページ動作に８データ転送サイクルを要する。
データ・キヤツシユ１８は「ストアスルー」型キ
ヤツシユであり、したがつて命令／実行ユニツト
２０からのデータはL3主記憶装置に記憶され、
L1キヤツシユ１８にそれに対応する古くなつた
データが存在しない場合、そのデータはL1キヤ
ツシユに入力、記憶されない。この動作を支援す
るため、最大８個の記憶動作を緩衝記憶できる
「記憶バツフア」がL1データ・キヤツシユ１８に
付随する。
ベクトル・プロセツサ２２がL1データ・キヤ
ツシユ１８に接続されている。ベクトル・プロセ
ツサ２２は、記憶制御装置１２に入る命令／実行
ユニツト２０のデータ・フローを共用するが、そ
の稼働中、命令／実行ユニツト２０がデータを取
り出すために記憶制御装置１２にアクセスするの
を許さない。
統合入出力サブシステム１４は、８バイトのバ
スを介して記憶制御装置１２に接続されている。
統合入出力サブシステム１４は、サブシステム１
４からくるデータを記憶制御装置１２と同期させ
るために使われる３個の64バイト・バツフアを含
んでいる。すなわち、命令／実行ユニツト２０と
入出力サブシステム１４は異なるクロツクで動作
し、この２つのクロツクの同期が、この３個の64
バイト・バツフア構造によつて実施される。
多重システム・チヤネル通信ユニツト２４は、
システム外部に実装された４ポート・チヤネル間
アダプタである。
第２図は、３連式（多重プロセツサ）システム
を示す。
第２図で、記憶サブシステム１０は、一対の
L3メモリ１０Ａ／１０Ｂとバス切替えユニツト
（BSU）を含み、BSUはL2キヤツシユ２６Ａを
含む。記憶サブシステム２６については、第５図
により詳しく示す。BSUは、統合入出力サブシ
ステム１４、共用チヤネル・プロセツサＡ
（SHCP−Ａ）２８Ａ、共用チヤネル・プロセツ
サＢ（SHCP−Ｂ）２８Ｂ、及び下記の３台のプ
ロセツサに接続されている。第１のプロセツサは
命令／データ・キヤツシユ１８Ａと命令／実行ユ
ニツト／制御記憶装置２０Ａを含み、第２のプロ
セツサは命令／データ・キヤツシユ１８Ｂと命
令／実行ユニツト／制御記憶装置２０Ｂを含み、
第３のプロセツサは命令／データ・キヤツシユ１
８Ｃと命令／実行ユニツト／制御記憶装置２０Ｃ
を含む。命令／データ・キヤツシユ１８Ａ，１８
Ｂ，１８Ｃをそれぞれ「L1」キヤツシユと呼ぶ。
BSU中のキヤツシユはL2キヤツシユ２６Ａと呼
び、主記憶装置１０Ａ／１０ＢはL3メモリと呼
ぶ。
BSUは、３個のプロセツサ１８Ａ／２０Ａ，
１８Ｂ／２０Ｂ，１８Ｃ／２０Ｃ、２個のL3メ
モリ・ポート１０Ａ／１０Ｂ、２個の共用チヤネ
ル・プロセツサ２８Ａ／２８Ｂ、及び統合入出力
サブシステム１４を接続する。BSUは、３台の
プロセツサそれぞれからのL3メモリに対する要
求や入出力サブシステム１４または共用チヤネ
ル・プロセツサからの要求など、処理すべき要求
の優先順位を決定する回路、インターフエースを
動作させる回路、及びL2キヤツシユ２６Ａにア
クセスするための回路を含む。L2キヤツシユ２
６Ａは「ストアイン」型キヤツシユであり、した
がつて、データを変更するためにL2キヤツシユ
にアクセスする動作で、L2キヤツシユ中に存在
するデータも修正されなければならない（この規
則に対する唯一の例外として、動作が入出力サブ
システム１４に由来する場合、及びデータがL2
キヤツシユ２６Ａには存在せずL3メモリ１０
Ａ／１０Ｂのみに存在する場合、L3メモリ中で
のみデータが変更され、L2キヤツシユでは変更
されない。） BSUとL3メモリ１０Ａ／１０Ｂの間のインタ
ーフエースは、第１図の単一８バイト・ポートの
代わりに、２つの16バイト線／ポートを含む。た
だし、第１図のメモリ１０は第２図のメモリ・カ
ード１０Ａ／１０Ｂと同一である。第２図の２枚
のメモリ・カード１０Ａ／１０Ｂは並列にアクセ
スされる。
共用チヤネル・プロセツサ２８は、それぞれ８
バイトのインターフエースである２個のポートを
介してBSUに接続されている。共用チヤネル・
プロセツサ２８は、BSUとは独立な周波数で動
作し、BSU内のクロツクは、第１図の記憶制御
装置１２と統合入出力サブシステム１４の間のク
ロツク同期と同様の方式で、共用チヤネル・プロ
セツサ２８のクロツクと同期される。
以下では、第１図を参照して、第１図の単一プ
ロセツサ・コンピユータ・システムの動作につい
て機能的説明を行なう。
通常、命令は命令キヤツシユ（L1キヤツシユ）
１８中にあり、実行されるのを待つ。命令／実行
ユニツト２０は、L1キヤツシユ１８内にあるデ
イレクトレリを探索して、そこに典型的命令が記
憶されているかどうか判定する。L1キヤツシユ
１８に命令が記憶されていない場合、命令／実行
ユニツト２０は記憶制御装置１２に対する記憶要
求を生成する。その命令、または命令を含む行の
アドレスが、記憶制御装置１２に供給される。記
憶制御装置１２は、L3メモリ１０に接続された
バスに対するアクセスを仲裁する。最終的には、
命令／実行ユニツト２０からの要求がL3メモリ
１０に渡され、L3メモリ中の行を示すコマンド
を含む要求が取り出されて命令／実行ユニツト２
０に転送される。L3メモリは、要求をラツチし
て復号し、メモリ・カード中の命令が記憶される
位置を選択し、数サイクルの遅延後に、その命令
が８バイトずつL3メモリから記憶制御装置１２
に供給される。次いで、記憶制御装置１２から命
令キヤツシユ（L1キヤツシユ）１８に命令が送
られ、そこに一時的に記憶される。命令は、命令
キヤツシユ１８から命令／実行ユニツト２０内の
命令バツフアに再伝送される。命令は命令ユニツ
ト２０内の復号器で復号される。命令を実行する
ためにオペランドが必要な場合が多いが、オペラ
ンドはメモリ１０中にある。命令／実行ユニツト
２０がデータ・キヤツシユ１８中のデイレクトリ
を探索する。データ・キヤツシユ１８のデイレク
トリでオペランドが見つからない場合、先に命令
キヤツシユ・ミスに関して説明したのと全く同様
に、命令／実行ユニツト２０が、L3メモリ１０
にアクセスするための別の記憶アクセスを発行す
る。オペランドがデータ・キヤツシユに記憶さ
れ、命令／実行ユニツト２０がそのオペランドを
求めてデータ・キヤツシユ１８を探索する。その
命令でマイクロコードの使用が必要な場合、命
令／実行ユニツト２０は、命令／実行ユニツト２
０カード上にあるマイクロコードを使用する。入
出力動作を実行する必要がある場合、命令／実行
ユニツト２０は、命令キヤツシユ１８中に存在す
る入出力命令を復号する。情報は、L3メモリ１
０の命令実行とは別のセクシヨンにある補助部分
に記憶される。この時点で、命令／実行ユニツト
２０は、その情報がL3メモリに記憶されている
と統合入出力サブシステム１４に通知し、サブシ
ステム１４はL3メモリ１０にアクセスして情報
を取り出す。
以下では、第２図を参照して、第２図の多重プ
ロセツサ・コンピユータ・システムの動作につい
て機能的説明を行なう。
第２図で、特定の命令／実行ユニツト、すなわ
ち２０Ａ，２０Ｂ，２０Ｃのどれかが命令を必要
とし、所期の命令を求めてそれ自体のL1キヤツ
シユ、すなわち１８Ａ，１８Ｂ，１８Ｃのどれか
を探索するものと仮定する。さらに、所期の命令
がL1キヤツシユ中に存在しないものと仮定する。
この特定の命令／実行ユニツトは、次にL2キヤ
ツシユを探索するためにBSUに対するアクセス
を要求する。BSUは、命令／実行ユニツト２０
Ａ，２０Ｂ，２０Ｃのそれぞれ、共用チヤネル・
プロセツサ２８、及び統合入出力サブシステム１
４から要求を受け取つて、一時にそれらの装置の
１つにアクセスを許可するアービタを含む。特定
の命令／実行ユニツト（２０Ａないし２０Ｃのど
れか）がL2キヤツシユ２６Ａを探索するために
BSUにアクセスすることを許可されると、その
命令／実行ユニツトは、所期の命令を求めて
BSU内にあるL2キヤツシユ２６Ａのデイレクト
リを探索する。L2キヤツシユで所期の命令が見
つかつたと仮定する。その場合、所期の命令がそ
の命令／実行ユニツトに戻される。所期の命令が
L2キヤツシユ内にないとそのデイレクトリが示
す場合、所期の命令を求める要求がL3メモリ、
１０Ａと１０Ｂのどちらかに対して行なわれる。
所期の命令がL3メモリ中にある場合、その命令
は直ちに一時に16バイトずつBSUに送られ、そ
の特定の命令／実行ユニツト（２０Ａないし２０
Ｃのどれか）に渡されると同時に、BSUのL2キ
ヤツシユ２６Ａに記憶される。BSU内に存在す
るその他の機能は、多重プロセツサ・システム中
での記憶の整合性についての規則に関係するもの
である。たとえば、特定の命令／実行ユニツト２
０Ｃ（別称は「プロセツサ」２０Ｃ）がデータを
変更するとき、そのデータが複合体の他の命令／
実行ユニツト、すなわち「プロセツサ」２０Ａ，
２０Ｂに見えるようにしなればならない。プロセ
ツサ２０ＣがそのL1キヤツシユ１８Ｃにそのと
き存在するデータを変更する場合、BSUのL2キ
ヤツシユ・デイレクトリ２６Ａでそのデータがあ
るかどうか探索が行なわれる。それが見つかつた
場合、そのデータはL1キヤツシユ１８Ｃでの変
更を反映するように変更される。さらに、他のプ
ロセツサ２０Ａ及び２０Ｂが、L2キヤツシユ２
６Ａにそのとき存在する修正済みの正しいデータ
を見ることができ、したがつてそうした他のプロ
セツサがそのL1キヤツシユ１８Ａ及び１８Ｂに
あるその対応するデータを変更することができ
る。問題のプロセツサ２０Ｃは、他のプロセツサ
２０Ａ及び２０Ｂがその対応するデータを適宜変
更する機会を与えられるまで、その特定のデータ
に再アクセスできない。
第３図は、各命令／実行ユニツト（第１図の２
０または第２図の２０Ａないし２０Ｃのどれか）
及びその対応するL1キヤツシユ（第１図の１８
または第２図の１８Ａないし１８Ｃのどれか）の
詳細な構造を示す。
第１図及び第２図で、命令／実行ユニツト２
０，２０Ａ，２０Ｂ，２０Ｃは「ＩユニツトＥユ
ニツトＣ／Ｓ（92KB）」と記したブロツクにあ
る。このブロツクは、「プロセツサ」、「命令処理
ユニツト」あるいは上記のように「命令／実行ユ
ニツト」と呼ばれる。以下では説明を簡略にする
ため、ブロツク２０，２０Ａないし２０Ｃを「プ
ロセツサ」と呼ぶ。さらに、「Ｉ／Ｄキヤツシユ
（L1）」を「L1キヤツシユ」と呼ぶ。第３図は、
プロセツサ２０，２０Ａ，２０Ｂ，２０Ｃ及び
L1キヤツシユ１８，１８Ａ，１８Ｂ，１８Ｃの
詳細な構成を示す。
第３図で、プロセツサ（２０，２０Ａないし２
０Ｃのどれか）は下記の要素を含む。制御記憶サ
ブシステム２０−１は、84Kバイトの高速固定制
御記憶域２０−１Ａ、ページ可能区域（8Kバイ
ト、2Kワード、４重連想式ページ可能区域）２
０−１Ｂ、ページ可能制御記憶域２０−１Ｂ用の
デイレクトリ（CSDIR）２０−１Ｃ、制御記憶
アドレス・レジスタ（CSAR）２０−１Ｄ、及び
８要素分岐／リンク（BAL STK）機能２０−
１Ｅを含む。マシン状態制御装置２０−２は、プ
ロセツサ用大域制御機能２０−２Ａと命令分岐テ
−ブル２０−２Ｂを含む。テーブル２０−２Ｂ
は、制御記憶起点アドレス・バスを介してCSAR
に接続され、マイクロコード命令用の所期アドレ
スを生成するために使用される。アドレス生成ユ
ニツト２０−３は、アドレス・バスを介してL1
キヤツシユ１８，１８Ａないし１８Ｃに接続され
た、命令キヤツシユDLAT／デイレクトリ２０
−３Ａ、データ・キヤツシユDLAT／デイレク
トリ２０−３Ｂ、アドレス生成チツプ２０−３Ｃ
の３つのチツプを含む。命令キヤツシユ
DLAT／デイレクトリ２０−３Ａは、要求され
た命令がL1キヤツシユの命令キヤツシユ部分１
８−１Ａにあることを示す４本の「ヒツト
（hit）」線を介して、L1キヤツシユの命令キヤツ
シユ部分に接続されている。同様に、要求された
データがL1キヤツシユのデータ・キヤツシユ部
分１８−２Ｂにあることを示す、４本の「ヒツ
ト」線が、データ・キヤツシユDLAT／デイレ
クトリ２０−３ＢをL1キヤツシユのデータ・キ
ヤツシユ部分に接続している。アドレス生成ユニ
ツト２０−３は、アドレスの生成に使われる16個
の汎用レジスタ（GPR COPY ２０−３Ｄ参
照）のコピーを含み、また命令実行のためのアド
レスをマイクロコードに供給するために使用され
る３個の記憶アドレス・レジスタ（SARS）２０
−３Ｅを含む。固定小数点命令実行ユニツト２０
−４が、データ・バス（Ｄバス）を介してデー
タ・キヤツシユ１８−２に接続されている。ユニ
ツト２０−４は、上記の16個の汎用レジスタとマ
イクロコード専用のいくつかの作業用レジスタを
含むローカル記憶スタツク２０−４Ａ、いくつか
の算術・桁送り型演算の結果と370条件コードの
結果を含む条件レジスタ２０−４Ｂ、４バイトの
演算論理機構（ALU）２０−４Ｃ、８バイトの
回転／組合せユニツト２０−４Ｄ、及び様々なレ
ジスタからのビツトの選択を行なう分岐ビツト選
択ハードウエア２０−４Ｅを含む。このハードウ
エア２０−４Ｅは分岐動作の方向を決定するもの
で、汎用レジスタ、作業用レジスタ及び条件レジ
スタからのビツトが選択される。浮動小数点プロ
セツサ２０−５は、浮動小数点レジスタと４個の
マイクロコード作業用レジスタ２０−５Ｅ、コマ
ンド復号／制御機能２０−５Ａ、浮動小数点加算
器２０−５Ｂ、固定小数点／浮動小数点乗算アレ
イ２０−５Ｃ、及び平方根／除算機構２０−５Ｄ
を含む。浮動小数点プロセツサ２０−５は、1987
年９月30日出願の米国特許出願第102985号（ドケ
ツト番号EN987043号）、「浮動小数点単一命令ス
トリーム単一データ・アーキテクチヤ用の動的複
数命令ストリーム複数データ複数パイプライン装
置（Dynamic Multiple Instruction Stream
Multiple Data Multiple Pipeline Apparatus
for Floating Point Single Instruction Stream
Single Data Architectures）」に開示されてい
る。この開示を引用により本明細書に組み込む。
ALU２０−４Ｃは加算器を含むが、この加算器
は、1987年６月26日出願の米国特許出願第066580
号、「高性能並列２進バイト加算器（Ａ High
Performance Parallel Binary Byte Adder）」
に開示されている。この開示を引用により本明細
書に組み込む。外部チツプ２０−６は、タイマと
割込み構造を含む。割込み信号は、入出力サブシ
ステム１４その他から供給される。プロセツサ間
通信機構（IPC）２０−７は、通信バスを介して
記憶サブシステムに接続され、プロセツサが互い
にメツセージを渡し、かつ時刻クロツクにアクセ
スできるようにする。
第３図で、L1キヤツシユ（１８，１８Ａ，１
８Ｂ，１８Ｃのどれか）は下記の要素を含んでい
る。命令キヤツシユ１８−１は、16Kバイト４重
キヤツシユ１８−１Ａ、出力端にある16バイト命
令バツフア１８−１Ｂ、及び記憶装置からの入力
端にある８バイト・インページ・レジスタ１８−
１Ｃを含む。命令キヤツシユ１８−１に接続され
た記憶バスは幅８バイトで、インページ・レジス
タ１８−１Ｃに接続されている。インページ・レ
ジスタ１８−１Ｃは制御記憶サブシステム２０−
１に接続され、ページ可能制御記憶域ミスで新し
いデータを制御記憶装置に入れなければならない
場合にサブシステム２０−１にデータを供給す
る。データ・キヤツシユ１８−２は、やはり記憶
バスに接続されたインページ・バツフア１８−２
Ａ、16Kバイト／４重キヤツシユであるデータ・
キヤツシユ１８−２Ｂ、一連の入出力レジスタを
含み、８バイトのデータ・バス（Ｄバス）を介し
てプロセツサに接続され、８バイトの「ベクト
ル・バス」を介してベクトル・プロセツサ（２２
Ａないし２２Ｃ）に接続されたキヤツシユ・デー
タ・フロー機構１８−２Ｃ、及び８要素記憶バツ
フア（STOR BFR）１８−２Ｄを含む。
以下では、第３図を参照して、第３図に示した
プロセツサ及びL1キヤツシユの機能的動作の説
明を行なう。
実行すべき命令が命令キヤツシユ１８−１Ａに
入つているものと仮定する。命令キヤツシユ１８
−１Ａからこの命令が取り出されて、命令バツフ
ア１８−１Ｂに記憶される（命令バツフアを常に
一杯にしておくため、あらゆる試みが行なわれ
る。）命令バツフア１８−１Ｂから命令が取り出
されて、アドレス生成チツプ２０−３、固定小数
点実行ユニツト２０−４、及びマシン状態制御装
置２０−２の命令レジスタに記憶され、そこで命
令の復号が始まる。オペランドが必要な場合、ア
ドレス生成ユニツト２０−３のGPR COPY２０
−３Ｄからオペランドが取り出される（通常は、
RX命令用の基底レジスタ及び指標レジスタにオ
ペランドが必要な場合にGPR COPYがアクセス
される）。次のサイクルで、アドレス生成過程が
始まる。基底レジスタと指標レジスタの内容が命
令からの変位フイールドに加えられ、有効アドレ
スが生成されて、データ／キヤツシユ１８−２ま
たは命令キヤツシユ１８−１あるいはその両方に
送られる。この例では、オペランドが探索され
る。したがつてデータ・キヤツシユ１８−２に有
効アドレスが送られる。このアドレスは、（この
例ではオペランドが探索されるので）データ
DLAT／デイレクトリ・チツプ２０−３Ｂにも
送られる。第３サイクルでキヤツシユ及びデイレ
クトリに対するアクセスが始まる。DLAT２０
−３Ｂは、有効アドレスから絶対アドレスにアド
レスが変換可能かどうか判定する。この変換が以
前に実行されていたと仮定すると、その変換が記
録されているはずである。変換済みのアドレスが
キヤツシユ・デイレクトリ２０−３Ｂの出力と比
較される。そのデータが以前にキヤツシユ１８−
２Ｂに取り出されていたと仮定して、デイレクト
リの出力とDLATの出力が比較される。比較の
結果が等しい場合、データDLAT／デイレクト
リ２０−３Ｂからの４本の「ヒツト」線のうちの
１本が生成される。これらのヒツト線はデータ・
キヤツシユ１８−２Ｂに接続される。「ヒツト」
線が生成されると、４つの連想式クラスのうちの
どれに検索しようとするデータが含まれるかを示
す。次のサイクルで、データ・キヤツシユ１８−
２Ｂの出力がキヤツシユ・データ・フロー機構１
８−２Ｃの取出し位置合せシフタ中をゲートさ
れ、適当に桁送りされ、Ｄバスを介して固定小数
点実行ユニツト２０−４に送られ、ALU２０−
４Ｃにラツチされる。これは、RX型命令のオペ
ランド２のアクセスである。この桁送り過程と並
行して、ローカル記憶スタツク２０−４Ａの汎用
レジスタからオペランド１がアクセスされる。そ
の結果、必要な場合、２つのオペランドがALU
２０−４Ｃの入力端にラツチされる。第５サイク
ルで、ALU２０−４Ｃは、命令コードの指示通
り２つのオペランドを処理（加算、減算、除算な
ど）する。第５サイクルの終りにALU２０−４
Ｃの出力がラツチされ、またあふれ条件及びゼロ
条件を示す条件レジスタ２０−４Ｂがラツチされ
る。第６サイクルでアドレス生成ユニツト２０−
３のGPR COPY２０−３Ｄをローカル記憶スタ
ツク２０−４Ａの内容と同期させるために、
ALU２０−４Ｃの出力がローカル記憶スタツク
２０−４ＡびGPR COPY２０−３Ｄに書き戻さ
れる。この命令の復号サイクルが完了すると、次
の命令の復号サイクルが開始でき、一時に最高６
つの命令が復号または実行される。ある種の命令
は、実行を完了するためにマイクロコードの使用
が必要である。したがつて、復号サイクル中にそ
の命令からの命令コードをアドレスとして使つて
命令分岐テーブル２０−２Ｂが探索される。命令
分岐テーブルは、命令の実行に必要なマイクロコ
ード・ルーチンの開始アドレスを与える。これら
の命令は、実行に２サイクル以上かかる。したが
つて、命令分岐テーブルの探索中は、命令復号が
中断される。マイクロコードの場合、Ｉバスを使
つて復号ハードウエアにマイクロ命令が供給され
る。命令キヤツシユ１８−１Ａが遮断され、制御
記憶装置２０−１Ａがオンになり、マイクロ命令
がＩバスを介してパスされる。浮動小数点命令の
場合は、アドレス生成サイクルで、実行すべき適
切な命令を示し識別するためのコマンドが浮動小
数点ユニツト２０−５に送られる以外は、前記と
同様に復号が進行する。たとえばRX型浮動小数
点命令では、前述のようにデータ・キヤツシユ１
８−２Ｂからオペランドが取り出され、固定小数
点プロセツサ２０−４ではなくて浮動小数点プロ
セツサ２０−５にそのオペランドが送られる。浮
動小数点命令の実行が始まる。それが完了する
と、実行の結果が固定小数点実行ユニツト２０−
４に戻される。「結果」とは、条件コード及びあ
ふれ等の割込み条件である。
次に第３図に示すシステムの代替機能の説明を
行なう。
第３図で、パイプラインの第１レベルは命令復
号と呼ばれる。命令が復号される。１つのオペラ
ンドがメモリ中にあるRX型命令の場合、GPR
COPY２０−３Ｄから基底レジスタ及び指標レジ
スタの内容を獲得しなければならない。基底レジ
スタと指標レジスタに変位フイールドが加えられ
る。次のサイクルの始めに、基底フイールド、指
標フイールド、変位フイールドの加算が完了し、
有効アドレスをもたらす。この有効アドレスが、
DALT／デイレクトリ・チツプ２０−３Ａ／２
０−３Ｂに送られる。有効アドレスの高位部分は
変換しなければならないが、低位部分は変換され
ずにキヤツシユ１８−１Ａ／１８−２Ｂに送られ
る。第３サイクルで、キヤツシユが、獲得したビ
ツトを使つてアクセス動作を始める。絶対アドレ
スを得るため、仮想アドレスを使つてDLATデ
イレクトリが探索される。この絶対アドレスが、
キヤツシユ・デイレクトリに保存されている絶対
アドレスと比較される。比較の結果が一致した場
合、「ヒツト」線が生成されてキヤツシユ・チツ
プ１８−１Ａ／１８−２Ｂに送られる。その間
に、キヤツシユ・チツプは４つの連想式クラスの
すべてにアクセスし、それに応じて出力をラツチ
する。第４サイクルで、４つの「スロツト」また
は連想式クラスのうちの１つが選択され、データ
が位置合せされて、データ・バスを介して固定小
数点プロセツサ２０−４または浮動小数点プロセ
ツサ２０−５に送られる。したがつて、第４サイ
クルの終りに、１つのオペランドがALU２０−
４Ｃの入力端にラツチされる。その間に、プロセ
ツサ中では他の命令が実行される。他のオペラン
ドを獲得するため、GPR COPY２０−３Ｄ及び
ローカル記憶スタツク２０−４Ａがアクセスされ
る。この時点で、両方のオペランドがALU２０
−４Ｃの入力端にラツチされている。この計算を
行ない、条件レジスタを設定し、最後にGPR
COPY２０−３Ｄの汎用レジスタに結果を書き込
むのに１サイクルを要する。この結果は、たとえ
ばアドレスの計算に必要となる。したがつて、そ
の場合、結果はAGEN ADDER２０−３Ｃに入
力されることになる。ある種の命令では、その実
行中にキヤツシユ１８−１Ａ／１８−２Ｂに対す
るアクセスが不要である。したがつて、命令の復
号が完了すると、その結果は（キヤツシユへのア
クセスに関する）追加の遅延なしに、実行ユニツ
トに直接渡される。したがつて、命令が復号され
てアドレス生成チツプ２０−３に渡されるとすぐ
に、別の命令が復号される。
第４図は、第２図のデータ処理システムの別の
構成図を示す。
第４図で、データ処理システムは多重プロセツ
サ・システムであり、記憶サブシステム２６、第
１のL1キヤツシユ１８Ａ、第２のL1キヤツシユ
１８Ｂ、第３のL1キヤツシユ１８Ｃ、第１のL1
キヤツシユ１８Ａに接続された命令ユニツトと実
行ユニツトと制御記憶装置を含む第１のプロセツ
サ２０Ａ、第１のL1キヤツシユ１８Ａに接続さ
れた第１のベクトル・プロセツサ２２Ａ、第２の
L1キヤツシユ１８Ｂに接続された命令ユニツト
と実行ユニツトと記憶制御装置を含む第２のプロ
セツサ２０Ｂ、第２のL1キヤツシユ１８Ｂに接
続された第２のベクトル・プロセツサ２２Ｂ、第
３のL1キヤツシユ１８Ｃに接続された命令ユニ
ツトと実行ユニツトと制御記憶装置を含む第３の
プロセツサ２０Ｃ、及び第３のL1キヤツシユ１
８Ｃに接続された第３のベクトル・プロセツサ２
２Ｃを含む。共用チヤネル・プロセツサＡ ２８
Ａと共用チヤネル・プロセツサＢ ２８Ｂが共に
記憶サブシステム１０に接続され、統合アダプ
タ・サブシステム１４，１６も記憶サブシステム
１０に接続されている。
第５図は、第２図及び第４図の記憶サブシステ
ム１０を示す。
第５図で、L2キヤツシユ／バス切替えユニツ
ト２６Ａ／２６は、cp0、cp1、cp2の３つの出力
信号を生成する。L2制御装置１０Ｋも、cp0、
cp1、cp2の３つの出力信号を生成する。L2キヤ
ツシユ／バス切替えユニツト２６Ａ／２６のcp0
出力信号とL2制御装置１０Ｋのcp0制御信号が、
第１のL1キヤツシユ１８Ａを付勢する第１図の
記憶サブシステム１０からの出力信号を構成す
る。同様に、L2キヤツシユ／バス切替えユニツ
ト２６Ａ／２６とL2制御装置１０Ｋからのcp1出
力信号は、第２のL1キヤツシユ１８Ｂを付勢す
る第１図の記憶サブシステム１０からの出力信号
を構成し、ユニツト２６Ａ／２６と制御装置１０
Ｋのcp2出力信号は、第３のL1キヤツシユ１８Ｃ
を付勢する第１図の記憶サブシステム１０からの
出力信号を構成する。
第５図で、記憶チヤネル・データ・バツフア１
０Ｇはshcpa、shspb、nioの３つの出力信号を生
成する。shcpaは共用チヤネル・プロセツサＡ
２８Ａを参照し、shcpbは共用チヤネル・プロセ
ツサＢ ２８Ｂを参照し、nioは統合アダプタ・
システム１４／１６を参照する。同様に、アドレ
ス／キー制御装置１０Ｈは、shcpa、shcpb、nio
の３つの出力信号を生成する。記憶チヤネル・デ
ータ・バツフア１０Ｇからのshcpa出力信号は、
アドレス／キー制御装置１０Ｈからのshcpa出力
信号と共に、第１図の記憶サブシステム１０から
共用チヤネル・プロセツサＡ ２８Ａに対して生
成される出力信号を構成する。記憶チヤネル・デ
ータ・バツフア１０Ｇからのshcpb出力信号は、
アドレス／キー制御装置１０Ｈからのshcpb出力
信号と共に、第１図の記憶サブシステム１０から
共用チヤネル・プロセツサＢ ２８Ｂに対して生
成される出力信号を構成する。記憶チヤネル・デ
ータ・バツフア１０Ｇからのnio出力信号はアド
レス／キー制御装置１０Ｈからのnio出力信号と
共に、第１図の記憶サブシステム１０から統合ア
ダプタ・サブシステム１４／１６に対して生成さ
れる出力信号を構成する。
以下では、第１図ないし第５図、特に第５図を
参照して、本発明の記憶サブシステム１０の機能
の説明を行なう。第５図は、本発明の記憶サブシ
ステム１０の構造を具体的に示す。
以下の記憶サブシステム１０の機能の説明は、
いくつかの節に分けて行ない、各節で機能説明に
含まれる特定の動作について説明する。機能の説
明を始める前に、特定の各動作が記載されている
節を参照する。
１ 記憶動作 1.1 プロセツサ記憶装置アーキテクチヤの要件 特定のコンピユータ・システムは、マシン構成
内でプロセツサの記憶装置及び記憶キーを実施す
る方式に関して特定の要件をもつ。以下では、こ
うしたアーキテクチヤの特定の項目を、本発明の
記憶サブシステムとの関連で論じる。アーキテク
チヤとは、命令実行の「概念上のシーケンス」を
いう。これは、プロセツサ記憶装置アーキテクチ
ヤの要件に関する議論を理解する上で重要な概念
である。この概念上のシーケンスは極めて簡単で
ある。まず、主記憶装置から命令が取り出されて
復号される。次に、アーキテクチヤで構成された
レジスタまたは主記憶装置からオペランドが取り
出される。命令コードで指定される機能がオペラ
ンドに対して実行される。実行された機能の結果
がレジスタまたは主記憶装置に戻され、場合によ
つては条件コードがセツトされる。PSWの命令
アドレスが更新される。これで１つの命令の実行
が完了する。最後に、次に実行すべき命令が主記
憶装置から取り出され、このシーケンスが繰り返
される。この概念上のシーケンスから、「概念上
完了した記憶」という概念が導き出される。「概
念上完了した記憶」とは、その記憶を要求した命
令から見て、完了している主記憶装置に対する記
憶である。実際には、その記憶は記憶待ち行列に
入れられただけで、まだ物理的にキヤツシユまた
は主記憶装置に記憶されていないこともある。こ
の概念を用いると、命令を早期に完了させてその
結果をメモリに記憶させ、後続の命令の実行の初
期段階をオーバーラツプさせることが可能とな
る。
1.1.1 待機記憶アクセス 記憶装置に対する変更は、プロセツサ記憶アク
セスによつて行なわれる。プロセツサ内では、こ
れらの記憶アクセスが概念上のシーケンスで行な
われる必要がある。簡単に述べると、命令が順次
実行される場合、命令によつて指定される順序で
記憶が実行される必要がある。その上、記憶アク
セスを待ち行列化して、実際のメモリへの記憶を
無期限に保留することが可能である。ある種の状
況では、待ち行列化された記憶を記憶装置にフラ
ツシユすることが必要となる。プロセツサ内で、
取出し要求が記憶装置の同じ位置に保留中の待機
記憶要求を見つけた場合、その記憶が完了してか
らでないとその取出しが可能とならない。これ
は、下記で論じる単一イメージ記憶装置要件の一
部である。プロセツサの直列化時に、そのプロセ
ツサについて保留中の記憶装置に対するすべての
記憶をも完了しなければならない。
1.1.2 単一イメージ記憶装置 記憶サブシステム１０は、単一プロセツサ
（MP／１）、２連式多重プロセツサ（MP／２）、
３連式多重プロセツサ（MP／３）といくつかの
構成で動くように設計されている。どの場合も、
メモリ・システムはある構成のすべてのプロセツ
サに対して単一イメージを維持しなければならな
い。すなわち、その構成内のあるプロセツサが記
憶を変更すると同時に、その構成内のすべてのプ
ロセツサにその変更が見えなければなない。変更
が見えるという原則は、必ずしもチヤネルの参照
には適用されない。L2キヤツシユは、その構成
内の各プロセツサ中のL1キヤツシユ・レベルに
どんなデータが存在するかのレコードを維持する
ことにより、単一イメージというアーキテクチヤ
上の要件を処理する。記憶アクセスが要求側プロ
セツサに見えるようになつたとき、構成内の他の
すべてのプロセツサには記憶の変更も見える。記
憶アクセスが要求側に見えるようになるのは、デ
ータが実際にL2キヤツシユに記憶されるときで
ある。その記憶を他のプロセツサに見えるように
するには、要求側が変更したL1キヤツシユ行を
他のL1キヤツシユで相互無効化する。
1.1.3 単一アクセス要件 大多数の記憶装置参照では、記憶位置への単一
アクセスが必要である。すなわち、オペランドの
要求、取出しあるいは記憶では、各オペランドご
とに、また記憶フイールド内の各バイトに対する
アクセス型式ごとに１回だけ、記憶位置に対する
アクセスが許される。この要件によつて、メモ
リ・システム中での記憶アクセス中にマシン・チ
エツクが検出された場合の再試行の原則が影響を
受ける。命令が最初に結果をL2キヤツシユに記
憶してから、再試行で記憶アクセスを繰り返そう
と試みるまでの間に、別のプロセツサがその位置
に記憶を行なつた場合、命令の再試行は再実行で
きない。ある命令内で、順次記憶動作は、L2キ
ヤツシユ書込みバツフア中に変更済みフイールド
を作成し、その命令の動作終了時にのみL2キヤ
ツシユを更新することによつて処理される。こう
すると、この単一アクセス要件を保証するのに必
要な情報が最小限に減り、同時にL2キヤツシユ
の実際の使用サイクルが減少する。
1.1.4 オペランドのオーバーラツプ 両方のオペランドが記憶装置にある記憶装置間
命令内では、オペランドがオーバーラツプするこ
とが可能である。この条件の検出は、論理アドレ
スに基づいて行なう必要がある。メモリ・システ
ムのハードウエアは、実際にはこのオーバーラツ
プの検出を絶対アドレスに基づいて行なう。宛先
フイールドは、実際にはL1記憶待ち行列、及び
L1キヤツシユ・デイレクトリ・セツトの場合は
L1キヤツシユ、及びL2キヤツシユ自体ではなく
てL2キヤツシユ書込みバツフアに作成される。
オペランドのオーバーラツプが起こると、L1キ
ヤツシユの待ち行列データとL2キヤツシユから
の旧L1キヤツシユ行データがインページで組み
合わされて、L1キヤツシユに入られる。破壊的
オーバーラツプの場合、アーキテクチヤの面から
は、オーバーラツプ部分の取出しが必ずしも記憶
装置から取り出されないと言うことができる。し
たがつて、L2キヤツシユの実際の更新は、その
命令の動作終了時まで延期される。
1.1.5 インターロツクされた更新の規則 インターロツクされた更新とは、記憶位置に対
する自動更新を言う。構成内のあるプロセツサが
インターロツクされた更新を実行するためにある
記憶位置を取り出すとき、要求側がその記憶位置
への記憶（更新）を完了するまで、要求側はその
データの唯一のコピーを持つことを保証される。
このアーキテクチヤは、これらの規則のこの厳密
な定義を緩和する。インターロツクされた更新位
置に対するチヤネル参照はすべて通常通り許され
る。これらの位置に対する通常の取出し参照は構
成中のプロセツサによつて許可される。構成内の
他のプロセツサによるインターロツクされた更新
及び記憶アクセスのための取出しアクセスは、元
のプロセツサがインターロツクされた更新の記憶
位置を使つて記憶アクセスを完了するまで禁止さ
れる。記憶サブシステム中では、インターロツク
された更新はダブルワード・アクセスに基づいて
実行され、活動インターロツクされた更新が構成
中のプロセツサごとに１つに制限される。プロセ
ツサは、インターロツクされた更新を実施するた
めに以下のシーケンスを実行する。まず、プロセ
ツサは記憶待ち行列をフラツシユする。次に、
L2キヤツシユに対する取出し／ロツク要求が行
なわれる。このときダブルワードがMP／３内の
別のプロセツサによつてロツクされていない場
合、要求側にロツクが与えられる。要求側による
最初の記憶アクセスが、記憶／アンロツク・アク
セスであると仮定する。その命令に対する動作完
了を受け取ると、L2キヤツシユ域で記憶が処理
される。記憶アドレスが取出し／ロツク・アドレ
スと一致しない場合は、マシン・チエツクが生じ
る。
1.1.6 オペランド記憶の比較 プロセツサ内の概念上のシーケンスによつて要
求されるように、ある命令がその結果をある記憶
位置に記憶し、後続のある命令がその同じ位置か
らオペランドを取り出す場合、そのオペランド取
出しにその記憶位置の更新済み内容が見えなけれ
ばならない。絶対アドレスに基づく比較が必要と
なる。記憶要求が待ち行列化される場合、L2キ
ヤツシユで実際に記憶が完了し、構成内のすべて
のプロセツサに見えるようになるまで、オペラン
ドの取出しを遅延させる必要がある。単一プロセ
ツサでは、記憶装置に対する変更を認識させるべ
き他のプロセツサがないので、取出しを続行する
前にL2キヤツシユに対する記憶が完了していな
ければならないという制限は適用されない。チヤ
ネルはプロセツサと非同期に実行するので、プロ
セツサがある指定された順序で記憶することをチ
ヤネルに知らせる必要はない。この場合、記憶の
完了をマークするには、L1記憶待ち行列に入れ、
データがL1オペランド・キヤツシユに存在する
場合にそのキヤツシユを更新するだけで十分であ
る。しかし、記憶時にL1キヤツシユにそのデー
タがない場合は、キヤツシユ記憶階層の全レベル
でのデータの整合性を保証するため、オペランド
記憶比較を伴う取出し要求は、L2キヤツシユに
対する記憶が完了するのを待つてからでないと、
L1キヤツシユにインページできない。
1.1.7 プログラム記憶の比較 プロセツサ内で、プログラム記憶の比較のケー
スが２通りある。その第１は、オペランドのメモ
リへの比較とそれに続く同じ位置からの命令の取
出し（記憶後取出し）に関するもので、第２は命
令を命令バツフアに事前取出しし、続いて事前取
出し命令の実行前にその記憶位置に記憶する（取
出し後記憶）ものである。プロセツサ内の概念上
のシーケンスによつて要求されるように、ある命
令がその結果をある記憶位置に記憶し、続いてそ
の同じ位置から命令の取出しが行なわれる場合、
その命令取出しにその記憶位置の更新済み内容が
見えなければならない。論理アドレスに基づく比
較が必要である。記憶要求が待ち行列化される場
合、L2キヤツシユで実際に記憶が完了し、構成
内のすべてのプロセツサにそれが見えるようにな
るまで、命令の取出しを遅延させる必要がある。
第２のケースでは、プロセツサ中で実行される各
オペランド記憶のアドレスが、命令ストリーム中
の事前に取り出された命令と比較され、等しい場
合は当該の命令が無効にされる。事前に取り出さ
れた命令の供給元であるL1命令キヤツシユ行は、
実際にはL2キヤツシユでオペランドの記憶が行
なわれるまで無効にされない。オペランドが記憶
された時点で、L2キヤツシユ制御装置は、L1命
令キヤツシユ行の無効化を要求する。単一プロセ
ツサの場合は、プログラム命令がプログラム・オ
ペランドとは物理的に異なるL1キヤツシユ中に
存在し、L1オペランド・キヤツシユのみに対し
て記憶が行なわれるので、規則は緩和されない。
したがつて、記憶後取出しのケースでは、L2キ
ヤツシユが、L1命令キヤツシユに対するインペ
ージ以前にプロセツサが記憶した最新のデータを
含んでいる必要がある。
1.2 階層式プロセツサ記憶システム プロセツサの記憶装置は、多重レベル・メモ
リ・システムとして実施される。一般に、階層中
の最高レベルから最低レベルに向かつて１レベル
進むにつれて、アクセス時間とメモリ・サイズが
増加する。記憶システムの第１レベルは構成内の
各プロセツサに独自の一連のキヤツシユである。
次の段は第２レベル・キヤツシユである。このキ
ヤツシユは構成内のすべてのプロセツサが共用す
る資源である。第３レベルは主記憶装置である。
プロセツサが使用できる最後の記憶段は拡張記憶
機構である。この記憶機構は、システム制御プロ
グラムの排他的制御下で半導体ページング装置と
して使われる。
1.2.1 第１レベル・キヤツシユ記憶機構（L1） 各プロセツサ内で、第１レベル（L1）に制御
記憶キヤツシユ、命令キヤツシユ、オペランド・
キヤツシユの３つのキヤツシユが存在する。各
L1キヤツシユは、特定のハードウエア機能に特
有のデータの維持を担当する。L1制御記憶キヤ
ツシユ（L1CS）は、そのプロセツサのページ可
能マイクロコード用の記憶装置である。固定制御
記憶装置に存在するプロセツサ・マイクロコード
をすべて維持することは不可能なので、選択され
たマイクロコードで制御される機能がページ可能
になる。マイクロコード・ルーチンは物理的にハ
ードウエアで制御される記憶域、すなわち主記憶
装置のうちシステム制御プログラムがアクセスで
きない部分にあり、要求に応じてL1CSにページ
ングされる。370−XAプログラムのデータは
L1CSキヤツシユにロードされず、またハードウ
エア制御記憶域中のページ可能マイクロコードに
アクセスできないので、このL1CSキヤツシユの
内容は第２レベル・キヤツシユの監視を受けな
い。したがつて、アーキテクチヤ上のサポートの
ためにL1CSキヤツシユの内容を追跡する必要は
ない。L1命令キヤツシユ（L1I）は、370−XAプ
ログラムを保持するために使われる。何らかの形
のプログラム分岐のために行なわれるすべての命
令取出し、及び順次命令処理のためのすべての命
令事前取出しは、L1Iキヤツシユに対して行なわ
れる。このキヤツシユ内のデータは、アーキテク
チヤで構成されたプログラム・データなので、こ
のキヤツシユの内容は第２レベル・キヤツシユの
追跡を受ける。オペランドの記憶によつてこのキ
ヤツシユの内容は変更されないが、このキヤツシ
ユ内にあるデータは、プロセツサによつてその記
憶が実行されるときに無効にされる。L1Iキヤツ
シユの構成は、64の合同式クラス×６重セツト連
想式である。１回のセツト連想式読取りアクセス
で、連想式またはキヤツシユ・セツトごとに16バ
イトがもたらされる。インページによりキヤツシ
ユに16バイトの書込みができる。L1Iキヤツシユ
行のサイズは64バイトである。これらの数字から
24Kバイトの命令キヤツシユがもたらされる。こ
のキヤツシユは、L1キヤツシユ行の絶対アドレ
スの高位ビツトを維持するL1キヤツシユ・デイ
レクトリ・アレイと、L1キヤツシユ・データ・
アレイに分かれている。L1オペランド・キヤツ
シユ（L1D）は、370−XAプログラムのオペラ
ンドを維持する。命令実行のためのオペランドの
取出しと記憶は、すべてこのL1キヤツシユに対
して行なわれる。L1Dキヤツシユはストアスルー
型キヤツシユであり、すなわち、L1Dキヤツシユ
で成功しなかつたオペランド取出しは、キヤツシ
ユにインページしてからでないとその命令が続行
できないが、オペランドの記憶はそうではない。
プロセツサのオペランド取出し要求がL1Dキヤツ
シユで成功しなかつたときは、L2キヤツシユま
たはL3記憶装置からデータをインページしなけ
ればならない。データが低位の記憶段からL1Dキ
ヤツシユに転送されるとき、最初に要求されたダ
ブルワードがまず戻され、続いてそのL1キヤツ
シユ行の残りの部分が戻される。このようにし
て、プロセツサが早期に解放されて、L1オペラ
ンド・キヤツシユへのキヤツシユ行のインページ
完了とオーバーラツプして、処理を再開すること
ができる。L1Dキヤツシユに対してオペランド記
憶要求が行なわれたとき、L1Dキヤツシユにデー
タが存在する場合には、その記憶時にそのデータ
が更新され、並行して記憶待ち行列に入れられ
る。記憶時にL1Dキヤツシユにデータが存在しな
い場合は、単にその記憶に関連するアドレスとデ
ータと制御が記憶待ち行列に入れられる。L1キ
ヤツシユ記憶ミスの場合は、L1Dキヤツシユへの
インページは実行されない。このキヤツシユ内の
データはアーキテクチヤで構成されたプログラ
ム・オペランドなので、このキヤツシユの内容は
第２レベル・キヤツシユの追跡を受ける。L1Dキ
ヤツシユの構成は、64の合同式クラス×６重セツ
ト連想式である。１回のセツト連想式読取りアク
セスで、連想式またはキヤツシユ・セツトごとに
16バイトがもたらされる。書込みはバイト書込み
制御により８バイトずつ行なわれる。インページ
によりキヤツシユに16バイトの書込みができる。
L1Dキヤツシユ行のサイズは64バイトである。こ
れらの数字から24Kバイトのオペランド・キヤツ
シユがもたらされる。このキヤツシユは、L1キ
ヤツシユ行の絶対アドレスの高位ビツトを維持す
るL1キヤツシユ・デイレクトリ・アレイと、L1
キヤツシユ・データ・アレイに分かれている。
1.2.2 第２レベル・キヤツシユ記憶機構（L2） ３連式多重プロセツサ内に第２レベル・キヤツ
シユ記憶機構が存在する。多重プロセツサ環境で
の主記憶装置に対するアーキテクチヤ上の要件を
実施することに加えて、サポートする３台のプロ
セツサに対するバツフア記憶装置の容量を増加さ
せることがこのキヤツシユの役割である。命令と
オペランドが共にこのキヤツシユに存在し、この
レベルでは区別できない。L2キヤツシユは構成
内のプロセツサ用の共用資源である。このキヤツ
シユはストアイン型キヤツシユとして設計され、
したがつて、プロセツサに対するすべての参照
で、データが完了前にL2キヤツシユにコピーさ
れる。L1キヤツシユの取出しミスがあると、強
制的にL2キヤツシユからL1キヤツシユへのイン
ページが行なわれ、そのときL2キヤツシユにデ
ータが存在しない場合は、L1キヤツシユへの転
送と並行して主記憶装置からL2キヤツシユにデ
ータがインページされる。この場合も、始めのプ
ロセツサ要求が希望するダブルワードが初期のデ
ータ転送に含まれるような順序でデータがインペ
ージされる。すべてのプロセツサ記憶要求はL2
キヤツシユに記憶しなければならない。L2キヤ
ツシユがその記憶を試みたときにL2キヤツシユ
行が存在しない場合は、その記憶要求の完了前に
L1キヤツシユでなくてL2キヤツシユにそれがイ
ンページされる。L2キヤツシユは、MP／３内の
各プロセツサのために、L1IキヤツシユもL1Dキ
ヤツシユも含めてL1キヤツシユ中のすべてのデ
ータを追跡する。L2キヤツシユは、要求側プロ
セツサ内でのL1命令キヤツシユ・コピーのロー
カル無効化と代替プロセツサのL1キヤツシユ・
コピーの相互無効化によつて、L2キヤツシユ・
アレイに対する記憶が行なわれるとき、プロセツ
サ間の記憶の整合性を維持する。L2キヤツシユ
の構成は、512の合同式クラス×６重セツト連想
式である。１回のセツト連想式読取りで、連想式
またはキヤツシユ・セツトごとに32バイトがもた
らされる。１行全部の読取りで、２キヤツシユ・
サイクルで128バイトがもたらされる。書込みア
クセスはバイト書込み制御によりL2キヤツシユ
行内で１ないし128バイトずつ行なわれる。主記
憶装置からのインページは、インページ・バツフ
アに書き込まれ、２サイクル、128バイトの書込
みアクセスで完了する。L2キヤツシユ行のサイ
ズは128バイトである。これらの数字から、
MP／３内に384Kバイトのキヤツシユがもたらさ
れる。このキヤツシユは、L2キヤツシユ行の絶
対アドレスの高位ビツトを維持するL2キヤツシ
ユ・デイレクトリ・アレイと、L2キヤツシユ・
データ・アレイとに分かれている。さらに、L1
キヤツシユ・レベルに存在するデータを追跡する
ため、L1キヤツシユ・アレイのデイレクトリ構
造が重複している。あるL1合同式は16個のL2合
同式及びL2キヤツシユ・セツトにマツプできる
ので、64バイトのL1キヤツシユ行ごとに、L2L1
状況アレイが高位L2合同式を維持する。このよ
うにして、L2キヤツシユは、MP／３内の各プロ
セツサについて、L1キヤツシユ・レベルに何が
入つているかを記録する。
1.2.3 第３レベル主記憶装置（L3） MP／３内に最大限128Mバイトの主記憶装置
が存在する。主記憶装置は、主記憶装置要求中で
供給される絶対アドレスでアドレスされる。記憶
制御装置は、L3記憶装置が利用できる物理ポー
トを２個備えている。これらのポートは、偶数と
奇数の128バイトL3メモリ行に分かれている。L3
記憶装置のインターフエースは、16バイトの双方
向多重化コマンド／アドレス及びデータ・バスで
ある。記憶制御装置は、各ポートに１つずつ、２
つの並列動作を行なうことができる。プロセツサ
から見ると、L3記憶装置に対するアクセスはす
べて、完全128バイト行動作を用いたインページ
要求及びアウトページ要求のためのものである。
チヤネルから見て、部分（１ないし128バイト）
行動作と完全行動作のどちらかをL3記憶装置が
利用できる。２フレーム・システムを予想して、
記憶再構成がサポートされている。このサポート
は、サブインクレメント・フレーム・マツプ及び
記憶マツプと呼ばれる、別のアドレス変換レベル
が可能なアレイから構成される。このアドレス変
換は、絶対アドレスから物理アドレスへのもの
で、2Mバイトずつのサブインクレメントでサポ
ートされる。このサブインクレメント・フレー
ム・マツプにより、記憶マツプが絶対アドレスか
ら物理アドレスへの完全変換を実施中に、L3記
憶装置ポートを迅速に識別することができる。
1.2.4 第３レベル主記憶キー 主記憶装置の4Kバイトのページごとに、記憶
キーがサポートされる。このキーは、４ビツトの
アクセス制御フイールドと取出し保護ビツト、参
照ビツト、変更ビツトからなる。記憶キーは、主
記憶装置とは別のアレイ内で維持され、主記憶装
置データとは異なる方式でアクセスされる。この
アーキテクチヤ内には、記憶キーを明示的に操作
するための命令がいくつかある。これらの命令に
加えて、参照ビツト及び変更ビツトは、この記憶
階層内で様々な記憶要求が実行される間に、暗示
的に変更される。
1.2.4.1 参照ビツト暗示更新規則 L1キヤツシユ取出しミスをもたらしたプロセ
ツサ内での各取出し要求ごとに、所期のL1キヤ
ツシユ行を含む4Kバイトのページの参照ビツト
が、インページ・プロセスの一部として“１”に
セツトされる。L2キヤツシユ内で実行される各
記憶要求ごとに、変更済みダブルワードを含む
4KバイトのページまたはL2キヤツシユ書込みバ
ツフアの参照ビツトが“１”にセツトされる。主
記憶装置から直接参照される記憶フイールドに関
する記憶コマンドの場合、関連する参照ビツトが
適宜セツトされる。チヤネル要求の場合、記憶装
置に対して取出し要求または記憶要求が行なわれ
るたびに、その要求が求めるデータがL2キヤツ
シユと主記憶装置のどちらかにあろうと、当該デ
ータを含む4Kバイトのページの参照ビツトが
“１”にセツトされる。
1.2.4.2 変更ビツト暗示更新規則 L2キヤツシユ内で各記憶要求が実行されるご
とに、変更済みダブルワードを含む4Kバイトの
ページまたはL2キヤツシユ書込みバツフアの変
更ビツトが“１”に変更される。主記憶装置で直
接変更される記憶フイールドに関する記憶コマン
ドの場合、関連する変更ビツトを“１”にセツト
する。チヤネル要求の場合、記憶装置に対して記
憶要求が行なわれるたびに、その要求が求めるデ
ータがL2キヤツシユと主記憶装置のどちらかに
あろうと、当該データを含む4Kバイトのページ
の変更ビツトが“１”にセツトされる。
1.2.5 第４レベル拡張記憶機構（L4） MP／３内に最大限256Mバイトの拡張記憶機
構が存在する。この記憶機構は絶対アドレスでア
ドレスされ、完全にシステム制御プログラムの制
御下にあるものと見なされる。記憶制御装置は、
L4記憶機構が利用できる物理ポートを１個備え
ている。L4メモリ行のサイズは128バイトであ
る。L4記憶機構のインターフエースは、16バイ
トの双方向多重化コマンド・アドレス及びデー
タ・バスである。記憶制御装置は、任意の時間に
活動状況にあるL4記憶機構を利用して１つの動
作を行なうことができる。L4記憶機構に対する
プロセツサからのアクセスはすべて共用記憶デー
タ・バツフアを使用し、128バイトの境界でアド
レス指定された完全128バイト行にアクセスする。
L4記憶機構に対するチヤネルからのアクセスは
すべて、一連の記憶チヤネル・データ・バツフア
のうちの１つを使用し、128バイトの境界でアド
レス指定された完全128バイト行にアクセスする。
1.3 階層式キヤツシユ・データ規則 ２つのデータ保持レベルをもつキヤツシユ構成
内でデータの整合性を維持するために、いくつか
の規則を設定しなければならない。それらの規則
には、アーキテクチヤ上の要件を満たすために必
要なものもあれば、ハードウエアの実施に必要な
ものもある。L1キヤツシユは、それ自体がある
プロセツサ内での記憶の整合性を扱う任に当た
る。L2キヤツシユは、主として構成内のプロセ
ツサ間でMP／３内のL1キヤツシユの整合性を扱
う任に当たる。
1.3.1 プロセツサ内L1キヤツシユ・データ規則 プロセツサ内で、あるキヤツシユ行（64バイ
ト）が同時にL1命令キヤツシユ中とL1オペラン
ド・キヤツシユ中に存在することができる。この
ことは、あるプロセツサ内で同じ行に対して同時
に命令取出しとオペランド取出しが行なわれ得る
ことを意味する。しかしプロセツサ記憶要求は、
L1Dキヤツシユのみに対して行なわれるので、そ
の要求によつて変更フイールドを含むL1命令キ
ヤツシユ行が無効にならなければならない。続い
て、その記憶がL2キヤツシユによつて処理され
るとき、L2キヤツシユは要求側のL1命令キヤツ
シユに対するそのL1状況を検査する。命令キヤ
ツシユにコピーが見つかつた場合、その命令キヤ
ツシユに対するL1状況がクリアされ、そのL1命
令キヤツシユのコピーを無効にせよとのローカル
無効化要求が要求側プロセツサに転送される。
L2キヤツシユで記憶が完了したとき、L1オペラ
ンド・キヤツシユのL1状況の変更は行なわれな
い。この無効化は、指定したサイクル数で行なわ
れることが保証されており、この無効化プロセス
はL2キヤツシユへの記憶動作に他の影響を与え
ない。すなわち、L1キヤツシユ・コピーのロー
カル無効化を行なう際に、L2キヤツシユ・パイ
プラインで遅延は生じない。記憶待ち行列内にあ
る記憶は、待ち行列に入つた順に処理されること
に留意されたい。すなわち、保留中の記憶の衝
突、取出し要求が可能となるために完了しなけれ
ばならない記憶が、最も古い記憶待ち行列項目か
ら数項目後にある可能性がある。プロセツサ内で
は、オペランド記憶の比較及びプログラム記憶の
比較に関する規則を守らなければならない。
1.3.1.1 オペランド記憶の比較 L1オペランド・キヤツシユにオペランド取出
し要求が指示されたとき、絶対アドレスをそのプ
ロセツサのL1記憶待ち行列中の活動項目と比較
しなければならない。活動項目とは、概念上完了
した記憶、プロセツサから見て完了しているが、
L2キヤツシユには書き込まれていない、ある命
令に対する記憶待ち行列に入つている記憶を言
う。２つの状況を扱う必要がある。オペランド記
憶の比較の可能性を最小限に抑えるため、オペラ
ンド取出し要求の結果、L1キヤツシユ・ヒツト
となつたとき、オペランド取出しの絶対アドレス
が、８バイトの境界までのL1記憶待ち行列の活
動項目と比較される。比較の結果等しい場合、
L2キヤツシユ中で必要な記憶要求が完了するま
で、その取出しは保留される。これは多重プロセ
ツサ構成における単一イメージ記憶システムに対
するアーキテクチヤ上の要件である。オペランド
取出しの結果、L1キヤツシユ・ミスとなつた場
合、オペランド取出しの絶対アドレスが、L1キ
ヤツシユ行（64バイト）の境界までのL1記憶待
ち行列の活動項目と比較される。比較の結果等し
い場合、L2キヤツシユ中で必要な記憶要求が完
了するまで、その取出しは保留される。こうする
必要があるのは、L1キヤツシユ行をL1オペラン
ド・キヤツシユにインページする前に、L1キヤ
ツシユ行に対する保留中のすべての記憶がL2キ
ヤツシユで完了することを保証するためである。
こうすることにより、キヤツシユ記憶階層内での
データの整合性が維持される。インページ・プロ
セスの一環として、L2キヤツシユは当該にL1オ
ペランド・キヤツシユ内にL1行が存在すること
を反映するように、そのL1状況を更新する。記
憶域間命令内での破壊的なオペランド・オーバー
ラツプのケースを考慮しなければならない。この
状況では、第１の記憶オペランドの最初のバイト
が第２のオペランドの記憶フイールドにあるの
で、ある命令内にオペランド記憶比較条件が存在
する。この場合、オペランド記憶の比較は現在活
動状態の命令に対するものであり、その取出し要
求は特別の扱いをしなければならない。取出しの
結果L1キヤツシユ・ヒツトになると、L1キヤツ
シユが変更済み記憶フイールドを含むので、そこ
からデータを獲得することができる。取出しの結
果L1キヤツシユ・ミスになつた場合は、L2キヤ
ツシユからのインページ・データがL1記憶待ち
行列のデータと組み合わされてL1キヤツシユ行
の最新のコピーが形成されてから、要求されたデ
ータがプロセツサに送られ、L1キヤツシユとデ
イレクトリが更新される。L1キヤツシユ・ミス
条件の場合にL1キヤツシユ行の比較を行なう目
的は、L1キヤツシユとL2キヤツシユの間データ
の整合性を保つことである。この状況について説
明するために例を示す。あるL1キヤツシユ行を
“Ａ”と名付け、行“Ａ”中のダブルワードを
“A0”−“A7”と呼ぶ。記憶命令で“A2”にデー
タが入り、その行は現在L1キヤツシユ中にない。
したがつて、その記憶待ち行列にだけ項目が作成
される。次の取出し命令で“A5”が要求される。
記憶されたデータに対する保留中の記憶の衝突は
ないが、その行がL1キヤツシユにないので、L1
キヤツシユ・ミスとなる。L2キヤツシユがその
行をL1キヤツシユに転送して、取出しが完了す
る。“A2”に対する記憶がL2キヤツシユで完了
し、その項目が待ち行列から取り除かれる。もは
や、L1キヤツシユ中とL2キヤツシユ中の“A2”
に対するデータは等しくない。置換されたL1キ
ヤツシユ行の状況を考慮する。その行が変更され
ていない場合、あるいは変更されているがその行
に対する保留中の記憶が記憶待ち行列中にはない
場合、同一コピーがL2キヤツシユにも存在する。
L1行が単に取出し要求に対する到来行で置き換
えられる。行が変更されているがその行に対する
保留中の記憶が記憶待ち行列中にはない場合は、
L2キヤツシユ・レベルに正確なコピーは存在し
ない。しかし、このことは問題にはならない。保
留中の記憶は最終的には完了し、それが属する行
は、後続の取出し要求がその行内のデータを求め
ない限り、L2キヤツシユ・レベルにだけ存在す
る。その時点で、到来L1キヤツシユ行に対する
保留中の記憶の衝突のために、インページの前に
強制的に記憶が完了させられる。どの場合にも、
置換すべく選択されたL1行は、単に取出し要求
に対する到来行で重ね書きされる。
1.3.1.2 プログラム記憶の比較 L1命令キヤツシユに命令取出し要求または命
令事前取出し要求が指示されたとき、論理アドレ
スをそのプロセツサのL1記憶待ち行列中の活動
項目と比較しなければならない。活動項目とは、
概念上完了した記憶、プロセツサから見て完了し
ているがL2キヤツシユに書き込まれていない、
ある命令に対する記憶待ち行列に入れられた記憶
を言う。この場合も、２つの状況を扱う必要があ
る。記憶後取出しの場合では、オペランド記憶要
求が命令取出し要求の前にくる。命令取出し要求
の結果、L1キヤツシユ・ヒツトとなつた場合、
命令取出しの論理アドレスが、８バイトの境界ま
での活動L1記憶待ち行列項目と比較される。比
較の結果が一致した場合、L2キヤツシユ中で必
要な記憶要求が完了するまでその取出しは保留に
なる。その結果、最終的にL2キヤツシユがL1命
令キヤツシユ・コピーのローカル無効化を要求す
る。保留中の記憶衝突が除去されると、命令取出
しの再実行の結果、L1キヤツシユ・ミスとなる。
命令取出し要求の結果、L1キヤツシユ・ミスと
なつた場合は、命令取出しの論理アドレスがL1
キヤツシユ行（64バイト）の境界までの活動L1
記憶待ち行列項目と比較される。比較の結果一致
した場合は、L2キヤツシユ中で必要な記憶要求
が完了するまでその取出しは保留になる。それが
必要なのは、L1キヤツシユ行をL1命令キヤツシ
ユにインページする前に、L1キヤツシユ行に対
する保留中のすべての記憶がL2キヤツシユ中で
完了することを保証するためである。こうする
と、キヤツシユ記憶階層内でのデータの整合性が
維持される。インページ・プロセスの一環とし
て、L2キヤツシユは、当該のL1命令キヤツシユ
中にL1キヤツシユ行が存在することを反映する
ようにそのL1状況を更新する。取出し後記憶の
場合では、命令取出し要求がオペランド記憶要求
の前にくる。この場合、データはL1命令キヤツ
シユに存在し、おそらくは命令バツフアにも存在
する。オペランド記憶アドレスが事前取出し命令
アドレスと一致すると、L1オペランド・キヤツ
シユに対してオペランド記憶要求が行なわれると
きに、必要な命令バツフアの内容が無効にされ
る。廃棄された命令は、その後、L2キヤツシユ
に対する必要な記憶が完了した後で、記憶装置か
ら再度取り出さなければならない。L2キヤツシ
ユで保留中の記憶の衝突が処理されると、L2キ
ヤツシユはL1状況の当該の項目をクリアし、L1
命令キヤツシユのコピーのローカル無効化を要求
する。ここで命令の再取出しの結果、L1キヤツ
シユ・ミスとなり、L2キヤツシユからインペー
ジが行なわれる。L1キヤツシユは、別々の命令
キヤツシユ及びオペランド・キヤツシユとして構
成されているので、それぞれに変換ルツクアサイ
ド・バツフア（TLB）が設けられる。それぞれ
のTLBの内容が異なることがあり得るので、オ
ペランド・キヤツシユTLBのヒツトをもたらす
オペランド記憶が、命令キヤツシユTLBのミス
をもたらすことがある。こうした状況のもとで
は、論理アドレスが、命令キヤツシユ・デイレク
トリを検査するのに必要な絶対アドレスにうまく
変換されないため、L1命令キヤツシユにもL1オ
ペランド・キヤツシユにも存在するL1キヤツシ
ユ行は、L1命令キヤツシユによつて直ちに無効
にできない。これを克服するには、ここで選択し
た方法以外にも２つの代替方法がある。第１に、
アドレス変換を成功させるために、命令キヤツシ
ユ機能内に重複オペランド・キヤツシユTLBを
維持することができる。第２に、変換済みのアド
レスをオペランド・キヤツシユTLBから取り出
すか、あるいは実際にアドレス変換を行なうかし
て、プロセツサを停止させて、命令キヤツシユ機
能にアドレスの変換を行なわせることができる。
どちらの代替方法も、ここで選択したものほど効
率的ではない。
1.3.1.3 L1キヤツシユ・インページ・バツフアの
比較 L1オペランド・キヤツシユは、L1キヤツシ
ユ・ミスによるインページの際にL1キヤツシユ
行を保持するように設計されたインページ・バツ
フアを含む。L1キヤツシユ取出しミスのとき、
インページ・プロセスでまず所期のダブルワード
が転送され、続いてL1キヤツシユ行の残りの部
分が転送される。インページ・データはL1キヤ
ツシユに一時に16バイトずつ直接ロードされるの
ではなく、L1キヤツシユ・インページ・バツフ
アにロードされる。初期データ転送の後、プロセ
ツサ・パイプラインが再起動し、処理が続行でき
るようになる。L1キヤツシユ・インページ・バ
ツフアに対する前のインページが完了する間に、
L1キヤツシユに対する次の取出し要求及び記憶
要求が発生し得る。しかし、この機能を加える
と、キヤツシユ・データ規則は複雑になる。初期
データ転送とプロセツサ・パイプラインの再起動
の後、次の取出し要求が同じL1キヤツシユ行か
らのデータを必要とする場合は、データがL1キ
ヤツシユ・インページ・バツフアに転送されるの
を待つてからでないと続行できない。依然として
L1キヤツシユ取出しミスと見なされるものの、
L1キヤツシユ行のインページがすでに進行中な
ので、その要求はL2キヤツシユに転送されない。
初期データ転送とプロセツサ・パイプラインの再
起動の後、同じL1キヤツシユ行に対する次の記
憶要求が発生した場合、その記憶要求は放棄され
る。L1キヤツシユ・インページ・バツフアの内
容がL1キヤツシユにロードされ、キヤツシユ・
デイレクトリが更新されるまで、プロセツサ・パ
イプラインは停止する。これが必要なのはキヤツ
シユ記憶階層の各レベル間でデータの整合性を維
持し、L1状況が１つのL1キヤツシユ中であるL1
キヤツシユ行が複数発生することを反映する可能
性をなくすためである。別法として、記憶要求に
よつて、L1キヤツシユ・インページ・バツフア
の内容を無効にし、命令の処理を続行させること
もできる。しかし、そうすると、L2キヤツシユ
制御装置にとつてL1キヤツシユ行が複数のキヤ
ツシユ・セツトに存在するように見える恐れがあ
る。次の例を考えてみる。あるL1キヤツシユ行
が、取出しミスのためL1キヤツシユ・インペー
ジ・バツフアに現在インページされている。L2
キヤツシユからの初期データ転送の後、プロセツ
サ・パイプラインが再起動する。L2キヤツシユ
制御装置中でL1状況が更新されるが、L1キヤツ
シユの活動により、インページ・バツフアの内容
をL1キヤツシユにロードし、L1デイレクトリを
更新することが妨げられる。インページ・バツフ
ア中のその行に対する記憶で、インページ・バツ
フアの内容が無効にされる。同じ行に対する後続
の取出しで、L1キヤツシユに対して、おそらく
は別のL1キヤツシユ・セツトに対してインペー
ジが行なわれる。L1キヤツシユ取出しミスの結
果、L2のL1状況アレイが更新される。このとき、
L1状況は、L1キヤツシユのその行が２つ存在す
ることを反映するようになつている。
1.3.2 プロセツサ間L1キヤツシユ・データ規則 MP／３内で、あるL1キヤツシユ行が複数のプ
ロセツサ中に同時に存在することがあり得る。そ
の結果、各プロセツサ中の命令キヤツシユとオペ
ランド・キヤツシユがコピーを含む場合、MP／
３のL1キヤツシユ・レベルに最高６つのコピー
が存在することがあり得る。
1.3.2.1 取出しアクセス プロセツサ内の保留中の記憶の衝突を妨げる、
プロセツサによる記憶装置取出しアクセスの場合
は、このアクセスが禁止されることはない。L1
キヤツシユ・ヒツトの場合の取出しは、代替プロ
セツサ中にL1キヤツシユ行が存在するかどうか
にかかわらず、続行される。興味ある状況はL1
キヤツシユ取出しミスの場合である。その要求が
L2キヤツシユによつて処理されるとき、L1キヤ
ツシユ・インページ要求は、要求されたL1キヤ
ツシユ行内のダブルワードに対して代替プロセツ
サがロツクを保持する場合でもそれを無視し、当
該のL1キヤツシユに対するL1状況が、そのL1キ
ヤツシユ中に新しい行が存在することを反映する
ように更新される。プロセツサによる取出し及び
ロツク・アクセスの場合、そのプロセツサの記憶
待ち行列がまずL2キヤツシユにフラツシユされ、
その結果、保留中の記憶衝突は存在しないことに
なる。この取出しアクセスが禁止されるのは、別
のプロセツサがすでに同じダブルワードに対する
ロツクを含む場合だけである。それ以外の場合
は、ダブルワードのロツクが許可され、取出しア
クセスが許され、そのL1キヤツシユ行のコピー
が複数のプロセツサ中に存在できる。この実施様
態によれば、MP／３内のすべてのプロセツサ
が、同じL1キヤツシユ行内の異なるダブルワー
ドに対するロツクを保持することが可能である。
1.3.2.2 記憶アクセス プロセツサによる記憶アクセス時に、プロセツ
サ間L1キヤツシユ・データ規則の他に、他のプ
ロセツサのL1キヤツシユの相互無効化も行なわ
なければならない。他のプロセツサのL1キヤツ
シユ・コピーの無効化は、記憶要求がL2キヤツ
シユ・レベルで処理され、L2キヤツシユ・デー
タ・アレイが更新されるときに行なわれる。順次
記憶動作の場合、L1キヤツシユ・コピーの検査
は、記憶待ち行列データがL2キヤツシユ書込み
バツフアに転送される間には行なわれず、L2キ
ヤツシユが実際に更新される順次記憶完了ルーチ
ンの間だけ行なわれる。他のプロセツサのL1キ
ヤツシユに対するL2のL1状況アレイが、指定さ
れたL1キヤツシユ行があるかどうか探索される。
それが見つかつた場合、必要に応じて代替プロセ
ツサ中の両方のL1キヤツシユに同時に無効化要
求が送られ、無効にされたL1キヤツシユ行に対
するコピー状況が当該のL1状況アレイ中でクリ
アされる。無効化は指定されたサイクル数の間に
起こることが保証され、この無効化プロセツサで
L2キヤツシユへの記憶動作が他の影響を受ける
ことはない。すなわち、L1キヤツシユ・コピー
の相互無効化を行なうために、L2キヤツシユ・
パイプライン中で遅延が生じることはない。ある
プロセツサ内のL1キヤツシユから事前に取り出
されたが、そのプロセツサでまだ使用されていな
い命令やオペランドは、構成内の別のプロセツサ
によりL2キヤツシユ中で記憶アクセスが行なわ
れるときに、L1キヤツシユ・コピーが相互無効
化されるため、無効化する必要はない。しかし、
相互無効化要求が要求するL1キヤツシユ行の一
部または全部がL1キヤツシユ・インページ・バ
ツフア中に存在する場合は、その行がL1キヤツ
シユにある場合と同様に、それを無効化しなけれ
がならない。それが必要なのは、アーキテクチヤ
上の順応性を保証するためである。プロセツサ間
L1キヤツシユ・コピーの無効化は、L2キヤツシ
ユ・レベルで記憶アクセス時にのみ行なわれる。
実際には、インターロツクされた更新のための無
効化を、取出し及びロツク・アクセス時に行なう
こともできるが、そうすると、そのL1キヤツシ
ユ行内の他のデータに対する代替プロセツサから
の取出しアクセスまたは取出し及びロツク・アク
セスが妨げられることになる。インターロツクさ
れた更新では、L2キヤツシユ・レベルでロツ
ク・レジスタをセツトする必要があり、かつその
ロツクは記憶装置中のダブルワードに対して行な
われるので、記憶及びアンロツク・アクセス時に
無効化を行なつて、そのL1キヤツシユ行に対す
る同時取出しが可能になるようにすることに決定
した。したがつて、取出しアクセスで、L1キヤ
ツシユ・コピーの相互無効化が必要となることは
ない。
２ 記憶装置ルーチン 2.1 MP／３主記憶装置取出しルーチン 2.1.1 記憶装置取出し、TLBミス 実行ユニツトが、L1キヤツシユに記憶装置取
出し要求を出す。セツト連想式TLB探索で、そ
の要求によつて提示された論理アドレスに対する
絶対アドレスがもたらされない。実行ユニツトに
動的アドレス変換要求が提示され、その結果が出
るまで現記憶動作は保留になる。TLBミスで、
TLBからの比較すべき有効な絶対アドレスがな
いために、L1キヤツシユ・デイレクトリ探索の
結果がオーバーライドされる。L1キヤツシユに
対するセツト連想式読取りが同時に実施される。
得られたデータは無視される。TLBミス条件に
より、要求はL2キヤツシユに転送されない。ア
ドレスが首尾よく変換された場合は、続いて要求
が再実行される。
2.1.2 記憶装置取出し、TLBヒツト、アクセス
例外、L1キヤツシユ・ヒツトまたはミス 実行ユニツトが、L1キヤツシユに主記憶装置
取出し要求を出す。セツト連想式TLB探索で、
要求によつて提示された論理アドレスに対する絶
対アドレスがもたらされる。しかし、TLBアク
セスの結果、アクセス例外、すなわち保護または
アドレツシングが検出される。実行ユニツトにア
ドレス例外が通知され、現記憶動作が無効にされ
る。このアクセス例外により、L1キヤツシユ・
デイレクトリ探索の結果がオーバーライドされ
る。L1キヤツシユに対するセツト連想式読取り
が同時に実施される。得られたデータは無視され
る。アクセス例外により、要求はL2キヤツシユ
に転送されない。
2.1.3 記憶装置取出し、TLBヒツト、アクセス
例外なし、L1キヤツシユ・ヒツト、保留中の記
憶衝突なし 実行ユニツトが、L1キヤツシユに主記憶装置
取出し要求を出す。セツト連想式TLB探索で、
要求によつて提示された論理アドレスに対する、
アクセス例外なしの絶対アドレスがもたらされ
る。L1キヤツシユ・デイレクトリの探索で、
TLBからの絶対アドレスと一致したために、キ
ヤツシユ中にデータが見つかり、L1ヒツトとな
る。L1キヤツシユに対するセツト連想式読取り
が同時に実施される。L1キヤツシユ・ヒツトの
結果、L1オペランド・キヤツシユ要求の場合、
保留中の記憶の衝突があるかどうか調べるため、
取出し要求の絶対アドレスが、８バイトの境界ま
での概念上完了した記憶の待ち行列項目の絶対ア
ドレスと比較される。L1命令キヤツシユ要求の
場合は、保留中の記憶の衝突があるかどうか調べ
るため、取出し要求の論理アドレスが、８バイト
の境界までの概念上完了した記憶の待ち行列項目
の絶対アドレスと比較される。また、この取出し
要求が記憶域間命令の実行の一部である場合は、
破壊オペランドのオーバーラツプを検出するた
め、この命令に対する記憶待ち行列項目の絶対ア
ドレス同士が比較される。保留中の記憶の衝突は
ない。セツト連想式キヤツシユ・デイレクトリの
探索で、TLBからの絶対アドレスとの一致によ
つてキヤツシユ・セツトが識別され、選択された
データが、要求側に転送するため、要求及びアド
レスごとに適切に調整される。L1キヤツシユ・
ヒツト条件により、要求はL2キヤツシユに転送
されない。
2.1.4 記憶装置取出し、TLBヒツト、アクセス
例外なし、L1キヤツシユ・ミス、保留中の記憶
衝突なし、L2キヤツシユ・ヒツト 実行ユニツトが、L1キヤツシユに主記憶装置
取出し要求を出す。セツト連想式TLB探索で、
要求によつて提示された論理アドレスに対する、
アクセス例外なしの絶対アドレスがもたらされ
る。L1キヤツシユ・デイレクトリのセツト連想
式探索で、TLBからのアドレスと一致しなかつ
たために、要求されたデータがキヤツシユにな
く、L1キヤツシユ・ミスであることが判明する。
L1キヤツシユに対するセツト連想式読取りが同
時に実施される。L1キヤツシユ・ミスの結果、
L1オペランド・キヤツシユ要求の場合、保留中
の記憶衝突があるかどうか調べるため、取出し要
求の絶対アドレスが、L1キヤツシユ行（64バイ
ト）の境界までの概念上完了した記憶の待ち行列
項目の絶対アドレスと比較される。L1命令キヤ
ツシユ要求の場合は、保留中の記憶衝突があるか
どうか調べるため、取出し要求の絶対アドレス
が、L1キヤツシユ行（64バイト）の境界までの
概念上完了した記憶の待ち行列項目の論理アドレ
スと比較される。また、この取出し要求が記憶域
間命令の実行の一部である場合は、破壊オペラン
ドのオーバーラツプを検出するため、この命令に
対する記憶待ち行列項目の絶対アドレス同士が比
較される。保留中の記憶の衝突はない。L1キヤ
ツシユへのインページが必要なので、L1キヤツ
シユはL2キヤツシユに主記憶装置取出し要求及
び絶対アドレスのビツト４：28を転送する。次の
サイクルで、L1キヤツシユ行の置換すべきL1キ
ヤツシユ・セツトが、L1キヤツシユ識別子、す
なわち制御記憶、命令キヤツシユまたはオペラン
ド・キヤツシユと共にL2キヤツシユに転送され
る。選択された置換項目がL1キヤツシユ・デイ
レクトリで無効にされる。保留中の記憶衝突があ
る場合は、その保留中の記憶衝突をもたらすプロ
セツサ記憶要求がL2キヤツシユに書き込まれて
その条件がL1キヤツシユ中でクリアされるまで、
L1取出しミス要求はL2キヤツシユに転送されな
い。L2キヤツシユの優先順位により、このプロ
セツサ取出し要求が処理すべく選択される。L2
制御装置は、プロセツサL2キヤツシユ取出しコ
マンドとL2キヤツシユ合同式をL2キヤツシユ制
御装置に転送し、プロセツサL2キヤツシユ取出
しマコンドをメモリ制御装置に転送する。要求側
プロセツサのL1キヤツシユへのインページが必
要とされ、要求側プロセツサが所有するロツクま
たは回線保留、あるいは代替プロセツサが所有す
る、訂正不能記憶エラー標識が活動状態でないロ
ツクまたは回線保留の有無にかかわらず、それが
許可される。L2キヤツシユ・ヒツトをもたらし
たL2キヤツシユ・デイレクトリの探索から、次
の２つの条件のどちらかが生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサ
の、訂正不能エラー標識が活動状態の凍結レジス
タ、または訂正不能エラー標識が活動状態の回線
保留レジスタが、要求されたL2キヤツシユ行に
対してセツトされる。L2制御装置は、訂正不能
な記憶装置エラーを伴う凍結または回線保留が解
除されるまで、この取出し要求を保留にする。こ
のプロセツサに対する記憶待ち行列要求は、依然
としてL2制御装置の処理を受けることができる。
アドレス／キーに情報は転送されない。L2キヤ
ツシユ行状況及びキヤツシユ・セツトがL2キヤ
ツシユ制御装置に転送され、キヤツシユ・セツト
修飾子がL2キヤツシユに転送され、L2キヤツシ
ユ行状況がメモリ制御装置に転送される。訂正不
能記憶エラー衝突を伴う代替プロセツサの凍結ま
たは回線保留のため、強制的にロツク状況にな
る。訂正不能記憶エラー衝突を伴う凍結または回
線保留のため、L1状況アレイの更新が阻止され
る。L2キヤツシユ制御装置が、プロセツサL2キ
ヤツシユ取出しコマンドとL2キヤツシユ合同式
を受け取り、L2キヤツシユに対するアクセスを
開始する。L2キヤツシユ制御装置がそのコマン
ドをL2データ・フローに転送して、指定された
合同式で６つのL2キヤツシユ・セツトを読み取
られる。所期の64バイトのL1キヤツシユ行を得
るには、２つの読取りサイクルを要する。第１の
読取りサイクルで、プロセツサが要求するダブル
ワードを含む32バイトがもたらされる。L2キヤ
ツシユ制御装置は、L2ヒツト及びロツクという
L2キヤツシユ行状況を受け取ると、要求側L1キ
ヤツシユへのデータ転送を阻止し、コマンドをド
ロツプする。メモリ制御装置がL2コマンドとL3
ポート識別を受け取る。L2ヒツト及びロツクと
いうL2キヤツシユ行状況を受け取ると、その要
求がドロツプされる。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになる。参照ビツト・セツト・
コマンドにより、絶対アドレスがアドレス／キー
に転送される。L2キヤツシユ行状況とキヤツシ
ユ・セツトがL2キヤツシユ制御装置に転送され、
キヤツシユ・セツト修飾子がL2キヤツシユに転
送され、L2キヤツシユ行状況がメモリ制御装置
に転送される。要求側プロセツサのL1キヤツシ
ユのL1状況アレイが、L1キヤツシユ内にL1キヤ
ツシユ行が存在することを反映するように更新さ
れる。L1キヤツシユ合同式を使つてL1状況アレ
イがアドレスされ、L2キヤツシユ・セツトと高
位合同式が、プロセツサ取出し要求で転送された
L1キヤツシユ・セツト及び識別によつて選択さ
れた項目に入れるデータとして使われる。L2キ
ヤツシユ制御装置がプロセツサL2キヤツシユ取
出しコマンドとL2キヤツシユ合同式を受け取つ
て、L2キヤツシユに対するアクセスを開始する。
L2キヤツシユ制御装置がそのコマンドをL2デー
タ・フローに転送して、指定された合同式で６つ
のL2キヤツシユ・セツトが読み取られる。所期
の64バイトのL1キヤツシユ行を得るために２つ
の読取りサイクルを要する。第１の読取りサイク
ルで、プロセツサが要求するダブルワードを含む
32バイトがもたらされる。L2キヤツシユ制御装
置は、L2ヒツト及び非ロツクというL2キヤツシ
ユ行状況を受け取ると、そのL2キヤツシユ・セ
ツトを使つて、各読取りサイクルで適切な32バイ
トを選択し、最初に要求されたダブルワードから
順に１転送サイクルごとに８バイトずつ要求側
L1キヤツシユにゲートする。処理が再開される
間に、キヤツシユがロードされ、続いてL1キヤ
ツシユ・デイレクトリが更新され、L1キヤツシ
ユのインページ動作が完了する。メモリ制御装置
がL2コマンドとL3ポート識別を受け取る。L2ヒ
ツト及び非ロツクというL2キヤツシユ行状況を
受け取ると、その要求はドロツプされる。アドレ
ス／キーが、参照ビツト更新のために絶対アドレ
スを受け取る。プロセツサ取出し要求で要求され
るL1キヤツシユ行を含む4Kバイトのページに対
する参照ビツトが“１”にセツトされる。
2.1.5 記憶装置取出し、TLBヒツト、アクセス
例外なし、L1キヤツシユ・ミス、保留中の記憶
衝突なし、L2キヤツシユ・ミス 実行ユニツトが、L1キヤツシユに主記憶装置
取出し要求を出す。セツト連想式TLB探索で、
要求によつて提示された論理アドレスに対する、
アクセス例外なしの絶対アドレスがもたらされ
る。L1キヤツシユ・デイレクトリのセツト連想
式探索で、TLBからのアドレスと一致しなかつ
たために、要求されたデータがキヤツシユにな
く、L1キヤツシユ・ミスであることが判明する。
L1キヤツシユに対するセツト連想式読取りが同
時に実施される。L1キヤツシユ・ミスの結果、
L1オペランド・キヤツシユ要求の場合、保留中
の記憶衝突があるかどうか調べるため、取出し要
求の絶対アドレスが、L1キヤツシユ行（64バイ
ト）の境界までの概念上完了した記憶の待ち行列
項目の絶対アドレスと比較される。L1命令キヤ
ツシユ要求の場合は、保留中の記憶衝突があるか
どうか調べるために、取出し要求の論理アドレス
が、L1行（64バイト）の境界までの概念上完了
した記憶の待ち行列項目の論理アドレスと比較さ
れる。また、この取出し要求が記憶域間命令の実
行の一部である場合は、破壊オペランドのオーバ
ーラツプを検出するため、この命令に対する記憶
待ち行列項目の絶対アドレス同士が比較される。
保留中の記憶の衝突はない。L1キヤツシユへの
インページが必要なので、L1キヤツシユはL2キ
ヤツシユに主記憶装置取出し要求と絶対アドレス
のビツト４：28を転送する。次のサイクルで、
L1キヤツシユ行の置換すべきL1キヤツシユ・セ
ツトが、L1キヤツシユ識別子、すなわち制御記
憶、命令キヤツシユまたはオペランド・キヤツシ
ユと一緒にL2キヤツシユに転送される。選択さ
れた置換項目がL1キヤツシユ・デイレクトリで
無効にされる。保留中の記憶衝突がある場合は、
その保留中の記憶衝突をもたらすプロセツサ記憶
要求がL2キヤツシユに書き込まれてその条件が
L1キヤツシユ中でクリアされるまで、L1キヤツ
シユ取出しミス要求はL2キヤツシユに転送され
ない。L2キヤツシユの優先順位により、このプ
ロセツサ取出し要求が処理すべく選択される。
L2制御装置は、プロセツサL2キヤツシユ取出し
コマンドとL2キヤツシユ合同式をL2キヤツシユ
制御装置に転送し、プロセツサL2キヤツシユ取
出しコマンドをメモリ制御装置に転送する。要求
側プロセツサのL1キヤツシユへのインページが
必要とされ、要求側プロセツサが所有するロツク
または回線保留の有無、あるいは代替プロセツサ
が所有する、訂正不能記憶エラー標識が活動状態
でないロツクまたは回線保留の有無にかかわら
ず、それが許可される。L2キヤツシユ・ミスを
もたらしたL2キヤツシユ・デイレクトリの探索
から、次の３つの条件のいずれかが生じる。L2
キヤツシユ・ミスの結果、取出し要求は保留にさ
れ、要求されたL3行に対するインページが行な
われる間、他の要求がL2キヤツシユで処理され
る。
ケース Ａ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、このプロセツサに対
する前のL2キヤツシユ・インページが保留にな
つている。L2制御装置は、前のインページ要求
が完了するまで、この取出し要求を保留にする。
コマンド・バツフアも記憶待ち行列もL2キヤツ
シユのインページが完了するまで保留になついて
いるので、L2キヤツシユ中のこのプロセツサに
対する要求は、それ以上処理を受けることができ
ない。アドレス／キーに情報は転送されない。
L2キヤツシユ行状況及びキヤツシユ・セツトが
L2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。前のインページ要求のため、強制的にロツ
ク状況になる。L2キヤツシユ・ミスのため、L1
状況アレイの更新が阻止される。L2キヤツシユ
制御装置が、プロセツサL2キヤツシユ取出しコ
マンドとL2キヤツシユ合同式を受け取り、L2キ
ヤツシユに対するアクセスを開始する。L2キヤ
ツシユ制御装置がそのコマンドをL2データ・フ
ローに転送して、指定された合同式で６つのL2
キヤツシユ・セツトが読み取られる。所期の64バ
イトのL1キヤツシユ行を得るには、２つの読取
りサイクルを要する。第１の読取りサイクルで、
プロセツサが要求するダブルワードを含む32バイ
トがもたらされる。L2キヤツシユ制御装置は、
L2ミス及びロツクというL2キヤツシユ行状況を
受け取ると、要求側L1キヤツシユへのデータ転
送を阻止し、コマンドをドロツプする。メモリ制
御装置がL2コマンドとL3ポート識別を受け取る。
L2ミス及びロツクというL2キヤツシユ行状況を
受け取ると、その要求はドロツプされる。
ケース Ｂ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、代替プロセツサの同
じL2キヤツシユ行に対する以前のL2キヤツシ
ユ・インページが保留中である。L2制御装置は、
前のインページ要求が完了するまで、この取出し
要求を保留にする。このプロセツサに対する記憶
待ち行列要求は、依然としてL2制御装置のサー
ビスを受けることができる。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況及びキ
ヤツシユ・セツトがL2キヤツシユ制御装置に転
送され、キヤツシユ・セツト修飾子がL2キヤツ
シユに転送され、L2キヤツシユ行状況がメモリ
制御装置に転送される。以前のインページ凍結衝
突のため、強制的にロツク状況になる。L2キヤ
ツシユ・ミスのため、L1キヤツシユ状況アレイ
の更新が阻止される。L2キヤツシユ制御装置が、
プロセツサL2キヤツシユ取出しコマンドとL2キ
ヤツシユ合同式を受け取り、L2キヤツシユに対
するアクセスを開始する。L2キヤツシユ制御装
置がそのコマンドをL2データ・フローに転送し、
指定された合同式の所で６つのL2キヤツシユ・
セツトが読み取られる。所期の64バイトのL1キ
ヤツシユ行を得るには、２つの読取りサイクルを
要する。第１の読取りサイクルで、プロセツサが
要求するダブルワードを含む32バイトがもたらさ
れる。L2キヤツシユ制御装置は、L2ミス及びロ
ツクというL2キヤツシユ行状況を受け取ると、
要求側L1キヤツシユへのデータ転送を阻止し、
コマンドをドロツプする。メモリ制御装置がL2
コマンドとL3ポート識別を受け取る。L2ミス及
びロツクというL2キヤツシユ行状況を受け取る
と、その要求はドロツプされる。
ケース Ｃ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになる。L2制御装置は、この取
出し要求を保留にし、プロセツサ・インページ凍
結レジスタをセツトする。このプロセツサに対す
る記憶待ち行列の要求は、依然としてL2制御装
置の処理を受けることができる。アドレス／キー
に絶対アドレスが転送される。L2キヤツシユ行
状況及びキヤツシユ・セツトがL2キヤツシユ制
御装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。L2キヤツシ
ユ・ミスのため、L1状況アレイの更新が阻止さ
れる。L2キヤツシユ制御装置が、プロセツサL2
キヤツシユ取出しコマンドとL2キヤツシユ合同
式を受け取り、L2キヤツシユに対するアクセス
を開始する。L2キヤツシユ制御装置がそのコマ
ンドをL2データ・フローに転送し、指定された
合同式の所で６つのL2キヤツシユ・セツトが読
み取られる。所期の64バイトのL1キヤツシユ行
を読み取るには、２つの読取りサイクルを要す
る。第１の読取りサイクルで、プロセツサが要求
するダブルワードを含む32バイトがもたらされ
る。L2キヤツシユ制御装置は、L2ミス及び非ロ
ツクというL2キヤツシユ行状況を受け取ると、
要求側L1キヤツシユへのデータ転送を阻止し、
コマンドをドロツプする。メモリ制御装置がL2
コマンドとL3ポート識別を受け取る。L2ミス及
び非ロツクというL2キヤツシユ行状況を受け取
ると、その要求は必要なL3メモリ・ポートに対
する優先順位に入る。インページ・バツフア／ア
ウトページ・バツフアの対を含めてすべての資源
が使用可能なとき、そのプロセツサに対するL3
取出しアクセスを開始するコマンドがBSU制御
装置に転送される。メモリ制御装置は、L2制御
装置に、保留中のインページの場合に通常行なわ
れるようにL2デイレクトリ状況をセツトするよ
う指示する。アドレス／キーが絶対アドレスを受
け取る。要求されたL2キヤツシユ行を含む4Kバ
イトのページに対する参照ビツトが“１”にセツ
トされる。絶対アドレスがL3物理アドレスに変
換される。L2キヤツシユ・ミスの結果、インタ
ーフエースが使用可能になるとすぐ、物理アドレ
スがBSU制御装置に転送される。BSU制御装置
は、メモリ制御コマンドとアドレス／キーのL3
物理アドレスを受け取ると、そのコマンドとアド
レスを主記憶装置に送り、所期のポートのメモ
リ・カードを選択して、L3メモリ・ポートの128
バイトの取出しを開始する。データが、そのL3
メモリ・ポートから多重コマンド／アドレス及び
データ・インターフエースを介して、一時に16バ
イトずつ転送される。128バイトのL2キヤツシユ
行を得るには、L3メモリから８回の転送が必要
である。カツドワード転送の順序は、その取出し
アクセスで要求されたダブルワードを含むカツド
ワードから始まる。次の３回の転送にL1キヤツ
シユ行の残りの部分が含まれる。最後の４回の転
送には、L2キヤツシユ行の残り部分が含まれる。
プロセツサが希望するデータは、L2キヤツシユ
で受け取つてL2キヤツシユ・インページ・バツ
フアにロードされたとき、L1キヤツシユに転送
される。処理が再開する間に、キヤツシユがロー
ドされ、それに続いてL1キヤツシユ・デイレク
トリが更新されて、L1キヤツシユ・インページ
動作が完了する。L2キヤツシユ・インページ・
バツフアへの最後のデータ転送が完了する間に、
BSU制御装置は当該のプロセツサ・インページ
完了をL2制御装置に報告する。L2キヤツシユへ
のデータ転送の間、アドレス／キーがL3メモリ
の訂正不能エラー行を監視する。インページ処理
中に訂正不能なエラーが検出された場合、いくつ
かの機能が実行される。L1キヤツシユへのダブ
ルワードの転送ごとに、データの状況を識別する
L3訂正不能エラー信号が同時に転送される。L2
キヤツシユ行に含まれる残りのカツドワードの状
況も要求側プロセツサに報告される。プロセツサ
は、あるインページ要求について、せいぜい１個
の記憶装置訂正不能エラー指示、すなわちアドレ
ス／キーで検出された最初のそれを受け取る。ア
ドレス／キーで検出された最初の記憶装置訂正不
能エラーのダブルワード・アドレスが、要求側プ
ロセツサに対して記録される。そのプロセツサが
要求したL1キヤツシユ行中のいずれかのデータ
に対して記憶装置訂正不能エラーが生じた場合、
記憶装置訂正不能エラーを処理するための標識が
セツトされる。最後に、L2キヤツシユ・インペ
ージ・バツフアに転送されたいずれかのデータに
対して訂正不能エラーが生じた場合は、アドレ
ス／キーはL2制御装置に、L2キヤツシユへのイ
ンページの完了を妨げる信号を送る。L2キヤツ
シユの優先順位により、このプロセツサに対する
インページ完了が処理すべく選択される。L2制
御装置は、インページ・バツフア書込みコマンド
とキヤツシユ合同式をL2キヤツシユ制御装置に
送り、インページ完了状況の回答をメモリ制御装
置に送る。L2キヤツシユ・デイレクトリの探索
から、次の３つの条件のいずれかが生じる。
ケース １ L2キヤツシユ・インページ・バツフアへのイ
ンページの際に、L3記憶装置訂正不能エラーが
検出された。L2制御装置は、インページ・バツ
フア中に不良データが入つていることを知つて、
L2キヤツシユ・デイレクトリの更新を阻止する。
このL2キヤツシユ・ミス・インページに対して
設定された凍結レジスタがクリアされる。記憶装
置訂正不能エラーを報告するため、そのインペー
ジを要求したプロセツサに対する当該のL1キヤ
ツシユ標識がセツトされる。アドレス／キーに情
報は転送されない。通常ならL2キヤツシユ制御
装置及びメモリ制御装置に転送されるL2キヤツ
シユ行状況が、強制的にロツク及び未変更にな
る。選択されたL2キヤツシユ・セツトがL2キヤ
ツシユ制御装置に転送され、キヤツシユ・セツト
修飾子がL2キヤツシユに転送される。L1状況ア
レイは変更されない。L2キヤツシユ制御装置が
インページ・バツフア書込みコマンドを受け取
り、L2制御装置からの状況を待つてL2キヤツシ
ユ・インページを完了すべく、L2キヤツシユ行
の書込みの準備をする。L2キヤツシユ制御装置
は、L2キヤツシユ・セツトと、ロツク及び未変
更というキヤツシユ行状況を受け取り、このイン
ページ・バツフア書込みコマンドに関連するL2
キヤツシユ・インページ・バツフアに関連する制
御をリセツトする。L2キヤツシユの更新が取り
消され、BSU制御装置がメモリ制御装置に動作
終了を転送する。メモリ制御装置はロツク及び未
変更というL2キヤツシユ行状況を受け取り、プ
ロセツサ・インページ要求で保持されていた資源
を解放する。L2ミニ・デイレクトリは更新され
ない。
ケース ２ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されていず、したがつて廃棄する必要
はないことが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。選択されたL2キヤツシユ・セツト
がアドレス／キーとL2キヤツシユ制御装置に転
送される。置換されたL2キヤツシユ行の状況が
L2キヤツシユ制御装置とメモリ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送される。構成内のすべてのL1キヤツシ
ユに対するL1状況アレイが、置換されたL2キヤ
ツシユ行のコピーがあるかどうか検査される。コ
ピーが見つかつた場合、当該の無効化要求がL1
キヤツシユに転送される。置換されたL2キヤツ
シユ行に対するL1コピー状況が、L1キヤツシユ
状況からクリアされる。要求側プロセツサのL1
キヤツシユのL1状況アレイが、そのL1キヤツシ
ユにL1キヤツシユ行が存在することを反映する
ように更新される。L1キヤツシユ合同式を用い
てL1状況アレイがアドレスされ、L2キヤツシ
ユ・セツトと高位合同式が、プロセツサ取出し要
求と一緒に転送された識別とL1キヤツシユ・セ
ツトとによつて選択された項目に入れるデータと
して使われる。L2キヤツシユ制御装置はインペ
ージ・バツフア書込みコマンドを受け取り、L2
キヤツシユ制御装置からの状況を待つてL2キヤ
ツシユ・インページを完了すべく、L2キヤツシ
ユ行の書込みの準備をする。L2キヤツシユ制御
装置は、L2キヤツシユ・セツトと置換された行
の状況を受け取る。置換された行は変更されてい
ないので、L2キヤツシユ制御装置はL2キヤツシ
ユに、インページ・バツフアがL2キヤツシユに
書き込まれると通知する。これは丸１行の書込み
であり、キヤツシユ・セツトがインターリーブさ
れているので、L2キヤツシユ・セツトを使つて、
L2キヤツシユ行の書込みが可能なようにアドレ
ス・ビツト２５と２６を操作しなければならい。
BSU制御装置がメモリ制御装置に動作終了を転
送する。アドレス／キーがL2制御装置からL2キ
ヤツシユ・セツトを受け取る。L2ミニ・デイレ
クトリ更新アドレス・レジスタがインページ・ア
ドレス・バツフアからセツトされ、L2キヤツシ
ユ・セツトをL2制御装置から受け取る。メモリ
制御装置が置換された行の状況を受け取る。廃棄
する必要がないので、メモリ制御装置はインペー
ジ要求で保持されていた資源を解放する。メモリ
制御装置は、このプロセツサに関連するL2ミ
ニ・デイレクトリ更新アドレス・レジスタを用い
てL2ミニ・デイレクトリを更新するコマンドを、
アドレス／キーに転送する。次いで、メモリ制御
装置が現動作を完了済みとマークし、要求側プロ
セツサが再度メモリ資源優先順位に入ることを許
す。
ケース ３ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されており、したがつて廃棄する必要
があることが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。デイレクトリから読み取られたアド
レスが、選択されたL2キヤツシユ・セツトと一
緒にアドレス／キーに転送される。選択された
L2キヤツシユ・セツトがL2キヤツシユ制御装置
に転送される。置換されたL2キヤツシユ行の状
況がL2キヤツシユ制御装置とメモリ制御装置に
転送され、キヤツシユ・セツト修飾子がL2キヤ
ツシユに転送される。構成内のすべてのL1キヤ
ツシユに対するL1状況アレイが、置換されたL2
キヤツシユ行のコピーがあるかどうか検査され
る。コピーが見つかつた場合、当該の無効化要求
がL1キヤツシユに転送される。置換されたL2キ
ヤツシユ行に対するL1コピー状況が、L1キヤツ
シユ状況からクリアされる。要求側プロセツサの
L1キヤツシユのL1状況アレイが、L1キヤツシユ
にL1キヤツシユ行が存在することを反映するよ
うに更新される。L1キヤツシユ合同式を用いて
L1状況アレイがアドレスされ、L2キヤツシユ・
セツトと高位合同式が、プロセツサ取出し要求と
一緒に転送された識別とL1キヤツシユ・セツト
とによつて選択される項目に入れるデータとして
使われる。L2キヤツシユ制御装置はインペー
ジ・バツフア書込みコマンドを受け取り、L2制
御装置からの状況を待つてL2キヤツシユ・イン
ページを完了すべく、L2キヤツシユ行の書込み
の準備をする。L2キヤツシユ制御装置はL2キヤ
ツシユ・セツトと置換された行の状況を受け取
る。置換された行は変更されているので、L2キ
ヤツシユ制御装置はL2キヤツシユに、インペー
ジ・バツフアのデータをL2キヤツシユに書き込
む前に、そのインページ・バツフアと対になつた
アウトページ・バツフアに対する丸１行の読取り
が必要なことを通知する。これは丸１行のアクセ
スであり、キヤツシユ・セツトはインターリーブ
されているので、L2キヤツシユ・セツトを使つ
て、L2キヤツシユ行のアクセスが可能なように
アドレス・ビツト25と26を操作しなければならな
い。アドレス／キーがL2制御装置からアウトペ
ージ・アドレスを受け取り、それを物理アドレス
に変換し、L2キヤツシユ・セツトと一緒にアウ
トページ・アドレス・バツフアに保持する。L2
ミニ・デイレクトリ更新アドレス・レジスタがイ
ンページ・アドレス・バツフアからセツトされ、
L2キヤツシユ・セツトをL2制御装置から受け取
る。アドレス／キーは、L3メモリ行の書込みの
準備として、BSU制御装置にアウトページ物理
アドレスを転送する。メモリ制御装置が、置換さ
れた行の状況を受け取る。廃棄する必要があるの
で、メモリの更新が完了するまで、メモリ記憶装
置はL3資源を解放することができない。インペ
ージに使われたのと同じメモリ・ポートに対して
廃棄が行なわれることが保証される。メモリ制御
装置は、このプロセツサに関連するL2ミニ・デ
イレクトリ更新アドレス・レジスタを用いてL2
ミニ・デイレクトリを更新するコマンドを、アド
レス／キーに転送する。次いで、メモリ制御装置
は現動作を完了済みとマークし、要求側プロセツ
サが再度メモリ資源優先順位に入ることを許す。
BSU制御装置は、置換されたL2キヤツシユ行が
変更されていることを知つて、アドレス／キーか
らアウトページ・アドレスを受け取つた後、廃棄
手順を開始して、選択されたメモリ・ポートに
L2キヤツシユ・データ・フローを介して丸１行
書込みコマンドとアドレスを転送する。データ
は、アウトページ・バツフアからメモリに一時に
16バイトずつ転送される。最後のカツドワードが
メモリに転送された後、BSU制御装置はメモリ
制御装置に動作終了を転送する。メモリ制御装置
は、BSU制御装置から動作終了を受け取ると、
L3ポートを解放して、メモリ・ポートへのオー
バーラツプしたアクセスを可能にする。
2.1.6 記憶装置取出し及びロツク、TLBヒツト、
アクセス例外なし、L1キヤツシユ・ヒツトまた
はミス、L2キヤツシユ・ヒツト 実行ユニツトが、L1オペランド・キヤツシユ
に主記憶装置取出し及びロツク要求を出す。セツ
ト連想式TLB探索で、その要求によつて提示さ
れた論理アドレスに対する、アクセス例外なしの
絶対アドレスがもたらされる。インターロツクさ
れた更新は、L2制御装置によつて処理される。
L2キヤツシユ・レベルにダブルワード・ロツ
ク・レジスタがあるが、L1キヤツシユが要求さ
れたデータを実行ユニツトに戻す前にセツトされ
なければならない。したがつて、L1制御装置は
取出し及びロツク要求を必ずL1キヤツシユ・ミ
スとして扱い、その要求をL2制御装置に転送し、
L2キヤツシユからのデータを期待する。そのデ
ータが戻ると、ロツクが許可されたことをL1制
御装置に通知することになる。L1キヤツシユ・
デイレクトリの探索でキヤツシユ中にデータが見
つかり、L1ヒツトとなつた場合、それはプロセ
ツサに対するL1ミスとして扱われるが、そのL1
キヤツシユ・セツトはL1キヤツシユ・インペー
ジ要求の一部としてL2制御装置に転送される。
デイレクトリ探索の結果、L1キヤツシユ・ミス
になつた場合、L1キヤツシユ行置換アルゴリズ
ムがインページ・データを受け取るためにその
L1キヤツシユ・セツトを選択し、このキヤツシ
ユ・セツトがL2制御装置に転送される。同時に、
L1キヤツシユに対するセツト連想式読取りが行
なわれる。この記憶装置要求が出される前に記憶
待ち行列がフラツシユされたので、保留中の記憶
の衝突は存在し得ない。実行ユニツトはデータが
利用可能になるのを待つてから続行する。ロツ
ク・レジスタをセツトしなければならず、L1キ
ヤツシユへのインページが必要なので、L1キヤ
ツシユは主記憶装置取出し及びロツク要求と絶対
アドレスのビツト４：28をL2キヤツシユに転送
する。次のサイクルで、置換すべきL1キヤツシ
ユ行のL1キヤツシユ・セツトが、L1オペラン
ド・キヤツシユ識別子と一緒にL2キヤツシユに
転送される。選択された置換項目がL1オペラン
ド・キヤツシユ・デイレクトリ中で無効にされ
る。L2キヤツシユの優先順位により、このプロ
セツサ取出し及びロツク要求が処理すべく選択さ
れる。L2制御装置は、プロセツサL2キヤツシユ
取出しコマンドとL2キヤツシユ合同式をL2キヤ
ツシユ制御装置に転送し、プロセツサL2キヤツ
シユ取出し及びロツク・コマンドをメモリ記憶装
置に転送する。要求側プロセツサのL1キヤツシ
ユへのインページが必要となる。L2キヤツシ
ユ・ヒツトをもたらしたL2キヤツシユ・デイレ
クトリの探索から、次の３つの条件のいずれかが
生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトとなるが、代替プロセツサの、
訂正不能記憶装置エラー標識が活動状態の凍結レ
ジスタ、または訂正不能記憶装置エラー標識が活
動状態の回線保留レジスタが、要求されたL2キ
ヤツシユ行に対してセツトされる。L2制御装置
は、訂正不能な記憶装置エラーを伴う凍結または
回線保留が解除されるまで、この取出し及びロツ
ク要求を保留にする。記憶待ち行列が空であり、
取出し及びロツク要求がコマンド・バツフア中で
保留になつているので、このプロセツサに対する
次の要求がL2制御装置の処理を受けることはで
きない。アドレス／キーに情報は転送されない。
L2キヤツシユ行状況とキヤツシユ・セツトがL2
キヤツシユ制御装置に転送され、キヤツシユ・セ
ツト修飾子がL2キヤツシユに転送され、L2キヤ
ツシユ行状況がメモリ制御装置に転送される。訂
正不能記憶装置エラーの衝突を伴う代替プロセツ
サの凍結または回線保留のため、強制的にロツク
状況になる。訂正不能記憶装置エラーの衝突を伴
う凍結または回線保留のために、L1行アレイの
更新が阻止される。L2キヤツシユ制御装置が、
プロセツサL2キヤツシユ取出しコマンドとL2キ
ヤツシユ合同式を受け取り、L2キヤツシユに対
するアクセスを開始する。L2キヤツシユ制御装
置がそのコマンドをL2データ・フローに転送し
て、指定された合同式の所で６つのL2キヤツシ
ユ・セツトが読み取られる。所期の64バイトの
L1キヤツシユ行を得るには、２つの読取りサイ
クルを要する。第１の読取りサイクルで、プロセ
ツサが要求するダブルワードを含む32バイトがも
たらされる。L2キヤツシユ制御装置は、L2ヒツ
ト及びロツクというL2キヤツシユ行状況を受け
取ると、要求側L1キヤツシユへのデータ転送を
阻止し、コマンドをドロツプする。メモリ制御装
置がL2コマンドとL3ポート識別を受け取る。L2
ヒツト及びロツクというL2キヤツシユ行状況を
受け取ると、その要求はドロツプされる。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサの
ロツク・レジスタが、要求されたダブルワードに
対してセツトされる。L2制御装置は、ロツクが
解除されるまで、この取出し及びロツク要求を保
留にする。記憶待ち行列が空であり、かつ取出し
及びロツク要求がコマンド・バツフア中で保留に
なつているので、このプロセツサに対する次の要
求がL2制御装置の処理を受けることはできない。
アドレス／キーに情報は転送されない。L2キヤ
ツシユ行状況及びキヤツシユ・セツトがL2キヤ
ツシユ制御装置に転送され、キヤツシユ・セツト
修飾子がL2キヤツシユに転送され、L2キヤツシ
ユ行状況がメモリ制御装置に転送される。代替プ
ロセツサのロツク衝突のため、強制的にロツク状
況になる。ロツク衝突のため、L1状況アレイの
更新が阻止される。L2キヤツシユ制御装置が、
プロセツサL2キヤツシユ取出しコマンドとL2キ
ヤツシユ合同式を受け取り、L2キヤツシユに対
するアクセスを開始する。L2キヤツシユ制御装
置がそのコマンドをL2データ・フローに転送し
て、指定された合同式の所で６つのL2キヤツシ
ユ・セツトが読み取られる。所期の64バイトの
L1キヤツシユ行を得るには、２つの読取りサイ
クルを要する。第１の読取りサイクルで、プロセ
ツサが要求するダブルワードを含む32バイトがも
たらされる。L2キヤツシユ制御装置は、L2ヒツ
ト及びロツクというL2キヤツシユ行状況を受け
取ると、要求側L1キヤツシユへのデータ転送を
阻止し、コマンドをドロツプする。メモリ制御装
置がL2コマンドとL3ポート識別を受け取る。L2
ヒツト及びロツクというL2キヤツシユ行状況を
受け取ると、その要求はドロツプされる。
ケース ３ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになる。参照ビツト・セツト・
コマンドにより、絶対アドレスがアドレス／キー
に転送される。L2キヤツシユ行状況とキヤツシ
ユ・セツトがL2キヤツシユ制御装置に転送され、
キヤツシユ・セツト修飾子がL2キヤツシユに転
送され、L2キヤツシユ行状況がメモリ制御装置
に転送される。この要求に対して、絶対アドレス
のビツト４：28とL2キヤツシユ・セツトとから
なるプロセツサのロツク・レジスタが設定され
る。要求側プロセツサのL1オペランド・キヤツ
シユのL1状況アレイが、L1オペランド・キヤツ
シユ内にL1キヤツシユ行が存在することを反映
するように更新される。L1キヤツシユ合同式を
使つてL1オペランド状況アレイがアドレスされ、
L2キヤツシユ・セツトと高位合同式が、プロセ
ツサ取出し及びロツク要求と共に転送されたL1
オペランド・キヤツシユ・セツトによつて選択さ
れた項目に入れるデータとして使われる。L2キ
ヤツシユ制御装置がプロセツサL2キヤツシユ取
出しコマンドとL2キヤツシユ合同式を受け取つ
て、L2キヤツシユに対するアクセスを開始する。
L2キヤツシユ制御装置がそのコマンドをL2デー
タ・フローに転送して、指定された合同式の所で
６つのL2キヤツシユ・セツトが読み取られる。
所期の64バイトのL1キヤツシユ行を得るために
２つの読取りサイクルを要する。第１の読取りサ
イクルで、プロセツサが要求するダブルワードを
含む32バイトがもたらされる。L2キヤツシユ制
御装置は、L2ヒツト及び非ロツクというL2キヤ
ツシユ行状況を受け取ると、そのL2キヤツシ
ユ・セツトを使つて、各読取りサイクルで適切な
32バイトを選択し、最初に要求されたダブルワー
ドから順に１転送サイクルごとに８バイトずつ要
求側L1キヤツシユにゲートする。処理が再開さ
れる間に、キヤツシユがロードされ、続いてL1
キヤツシユ・デイレクトリが変更されて、L1キ
ヤツシユのインページ動作が完了する。メモリ制
御装置がL2コマンドとL3ポート識別を受け取る。
L2ヒツト及び非ロツクというL2キヤツシユ行状
況を受け取ると、その要求はドロツプされる。ア
ドレス／キーが、参照ビツトを更新するために絶
対アドレスを受け取る。プロセツサ取出し及びロ
ツク要求が要求するL1キヤツシユ行を含む4Kバ
イトのページに対する参照ビツトが“１”にセツ
トされる。
2.1.7 記憶装置取出し及びロツク、TLBヒツト、
アクセス例外なし、L1キヤツシユ・ミス、L2キ
ヤツシユ・ミス 実行ユニツトが、L1オペランド・キヤツシユ
に主記憶装置取出し及びロツク要求を出す。セツ
ト連想式TLB探索で、その要求によつて提示さ
れた論理アドレスに対する、アクセス例外なしの
絶対アドレスがもたらされる。インターロツクさ
れた更新は、L2制御装置によつて処理される。
L2キヤツシユ・レベルにダブルワード・ロツ
ク・レジスタがあるが、L1キヤツシユが要求さ
れたデータを実行ユニツトに戻す前にセツトされ
なければならない。したがつて、L1制御装置は
取出し及びロツク要求を必ずL1キヤツシユ・ミ
スとして扱い、その要求をL2制御装置に転送し、
L2キヤツシユからデータを期待する。データが
戻ると、ロツクが許可されたことをL1制御装置
に通知することになる。デイレクトリの探索で、
L1キヤツシユ・ミスとなり、L1キヤツシユ行置
換アルゴリズムがインページ・データを受け取る
べくそのL1キヤツシユ・セツトを選択し、その
キヤツシユ・セツトがL2制御装置に転送される。
L1キヤツシユに対するセツト連想式読取りが同
時に実施される。この記憶装置要求を出す前に記
憶待ち行列がフラツシユされたので、保留中の記
憶衝突は存在し得ない。実行ユニツトは、データ
が利用可能になるのを待つてから続行する。ロツ
ク・レジスタがセツトされなければならず、かつ
L1キヤツシユへのインページが必要なので、L1
キヤツシユはL2キヤツシユに主記憶装置取出し
及びロツク要求と絶対アドレスのビツト４：28を
転送する。次のサイクルで、L1キヤツシユ行の
置換すべきL1キヤツシユ・セツトが、L1オペラ
ンド・キヤツシユ識別子と一緒にL2キヤツシユ
に転送される。選択された置換項目がL1オペラ
ンド・キヤツシユ・デイレクトリで無効にされ
る。L2キヤツシユの優先順位により、このプロ
セツサ取出し及びロツク要求が処理すべく選択さ
れる。L2制御装置は、プロセツサL2キヤツシユ
取出しコマンドとL2キヤツシユ合同式をL2キヤ
ツシユ制御装置に転送し、プロセツサL2キヤツ
シユ取出し及びロツク・コマンドをメモリ制御装
置に転送する。要求側プロセツサのL1キヤツシ
ユへのインページが必要とされる。L2キヤツシ
ユ・ミスをもたらしたL2キヤツシユ・デイレク
トリの探索から、次の２つの条件のどちらかが生
じる。L2キヤツシユ・ミスの結果、取出し及び
ロツク要求は保留にされ、要求されたL3メモリ
行に対するインページが行なわれる間、他の要求
がL2キヤツシユで処理される。
ケース Ａ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、代替プロセツサに対
する同じL2キヤツシユ行への以前のL2キヤツシ
ユ・インページが保留になつている。L2制御装
置は、以前のインページ要求が完了するまで、こ
の取出し及びロツク要求を保留にする。記憶待ち
行列が空であり、かつ取出し及びロツク要求がコ
マンド・バツフア中に保留になつているので、こ
のプロセツサに対する次の要求が、L2制御装置
の処理を受けることはできない。アドレス／キー
に情報は転送されない。L2キヤツシユ行状況及
びキヤツシユ・セツトがL2キヤツシユ制御装置
に転送され、キヤツシユ・セツト修飾子がL2キ
ヤツシユに転送され、L2キヤツシユ行状況がメ
モリ制御装置に転送される。以前のインページ凍
結の衝突のため、強制的にロツク状況になる。
L2キヤツシユ・ミスのため、L1キヤツシユ状況
アレイの更新が阻止される。L2キヤツシユ制御
装置が、プロセツサL2キヤツシユ取出しコマン
ドとL2キヤツシユ合同式を受け取り、L2キヤツ
シユに対するアクセスを開始する。L2キヤツシ
ユ制御装置がそのコマンドをL2データ・フロー
に転送して、指定された合同式の所で６つのL2
キヤツシユ・セツトが読み取られる。所期の64バ
イトのL1キヤツシユ行を得るには、２つの読取
りサイクルを要する。第１の読取りサイクルで、
プロセツサが要求されるダブルワードを含む32バ
イトがもたらされる。L2キヤツシユ制御装置は、
L2ミス及びロツクというL2キヤツシユ行状況を
受け取ると、要求側L1キヤツシユへのデータ転
送を阻止し、コマンドをドロツプする。メモリ制
御装置がL2コマンドとL3ポート識別を受け取る。
L2ミス及びロツクというL2キヤツシユ行状況を
受け取ると、その要求はドロツプされる。
ケース Ｂ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになる。L2制御装置は、この取
出し及びロツク要求を保留にし、プロセツサ・イ
ンページ凍結レジスタをセツトする。記憶待ち行
列が空であり、かつ取出し及びロツク要求はL2
キヤツシユ・ミスのため保留になつているので、
このプロセツサに対する次の要求が、L2制御装
置の処理を受けることはできない。アドレス／キ
ーに絶対アドレスが転送される。L2キヤツシユ
行状況及びキヤツシユ・セツトがL2キヤツシユ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送され、L2キヤツシユ行状
況がメモリ制御装置に転送される。この要求に対
して、絶対アドレスのビツト４：28とL2キヤツ
シユ・セツトからなるプロセツサのロツク・レジ
スタが設定される。L2キヤツシユ・ミスのため、
L1状況アレイの更新が阻止される。L2キヤツシ
ユ制御装置が、プロセツサL2キヤツシユ取出し
コマンドとL2キヤツシユ合同式を受け取り、L2
キヤツシユに対するアクセスを開始する。L2キ
ヤツシユ制御装置がそのコマンドをL2データ・
フローに転送して、指定された合同式の所で６つ
のL2キヤツシユ・セツトが読み取られる。所期
の64バイトのL1キヤツシユ行を読み取るには、
２つの読取りサイクルを要する。第１の読取りサ
イクルで、プロセツサが要求するダブルワードを
含む32バイトがもたらされる。L2キヤツシユ制
御装置は、L2ミス及び非ロツクというL2キヤツ
シユ行状況を受け取ると、要求側L1キヤツシユ
へのデータ転送を阻止し、コマンドをドロツプす
る。メモリ制御装置がL2コマンドとL3ポート識
別を受け取る。L2ミス及び非ロツクというL2キ
ヤツシユ行状況を受け取ると、その要求は必要な
L3メモリ・ポートに対する優先順位に入る。イ
ンページ・バツフア／アウトページ・バツフアの
対を含めてすべての資源が使用可能なとき、その
プロセツサに対するL3取出しアクセスを開始す
るコマンドがBSU制御装置に転送される。メモ
リ制御装置は、L2制御装置に、保留中のインペ
ージの場合に通常行なわれるようにL2デイレク
トリ状況をセツトするよう指示する。アドレス／
キーが絶対アドレスを受け取る。要求されたL2
キヤツシユ行を含む4Kバイトのページに対する
参照ビツトが“１”にセツトされる。絶対アドレ
スがL3物理アドレスに変換される。L2キヤツシ
ユ・ミスの結果、インターフエースが使用可能に
なるとすぐ、物理アドレスがBSU制御装置に転
送される。BSU制御装置は、メモリ制御コマン
ドとアドレス／キーのL3物理アドレスを受け取
ると、そのコマンドとアドレスを主記憶装置に送
り、所期のポートのメモリ・カードを選択して、
L3メモリ・ポートの128バイトの取出しを開始す
る。データが、そのL3メモリ・ポートから多重
コマンド／アドレス及びデータ・インターフエー
スを介して、一時に16バイトずつ転送される。
128バイトのL2キヤツシユ行を得るには、L3メモ
リから８回の転送が必要である。カツドワード転
送の順序は、その取出しアクセスで要求されたダ
ブルワードを含むカツドワードから始まる。次の
３回の転送にL1キヤツシユ行の残りの部分が含
まれる。最後の４回の転送には、L2キヤツシユ
行の残り部分が含まれる。プロセツサが希望する
データは、L2キヤツシユを受け取つてL2キヤツ
シユ・インページ・バツフアにロードされたと
き、L1キヤツシユに転送される。処理が再開す
る間に、キヤツシユがロードされ、それに続いて
L1キヤツシユ・デイレクトリが更新されて、L1
キヤツシユ・インページ動作が完了する。L2キ
ヤツシユ・インページ・バツフアへの最後のデー
タ転送が完了する間に、BSU制御装置は当該の
プロセツサ・インページ完了をL2制御装置に報
告する。L2キヤツシユへのデータ転送の間、ア
ドレス／キーがL3メモリの訂正不能エラー行を
監視する。インページ処理中に訂正不能なエラー
が検出された場合、いくつかの機能が実行され
る。L1キヤツシユへのダブルワードの転送ごと
に、同時にデータの状況を識別するL3訂正不能
エラー信号が転送される。L2キヤツシユ行に含
まれる残りのカツドワードの状況も要求側プロセ
ツサに報告される。プロセツサは、あるインペー
ジ要求について、せいぜい１個の記憶装置訂正不
能エラー表示、すなわちアドレス／キーで検出さ
れた最初のエラー表示を受け取る。アドレス／キ
ーで検出された最初の記憶装置訂正不能エラーの
ダブルワード・アドレスが、要求側プロセツサに
対して記録される。そのプロセツサが要求した
L1キヤツシユ行中のいずれかのデータに対して
記憶装置訂正不能エラーが生じた場合、記憶装置
訂正不能エラーを処理するための標識がセツトさ
れる。最後に、L2キヤツシユ・インページ・バ
ツフアに転送されたいずれかのデータに対して訂
正不能エラーが生じた場合は、アドレス／キーは
L2制御装置に、L2キヤツシユへのインページの
完了を妨げる信号を送る。L2キヤツシユの優先
順位により、このプロセツサに対するインページ
完了が処理すべく選択される。L2制御装置は、
インページ・バツフア書込みコマンドとL2キヤ
ツシユ合同式をL2キヤツシユ制御装置に送り、
インページ完了状況の回答をメモリ制御装置に送
る。L2キヤツシユ・デイレクトリの探索から、
次の３つの条件のいずれかが生じる。
ケース １ L2キヤツシユ・インページ・バツフアへのイ
ンページの際に、L3記憶装置訂正不能エラーが
検出された。L2制御装置は、インページ・バツ
フア中に不良データが入つていることを知つて、
L2キヤツシユ・デイレクトリの更新を阻止する。
このL2キヤツシユ・ミス・インページに対して
設定された凍結レジスタと、要求されたダブルワ
ードに関連するロツク・レジスタがクリアされ
る。記憶装置訂正不能エラーを報告するため、そ
のインページを要求したプロセツサに対するL1
オペランド・キヤツシユ標識がセツトされる。ア
ドレス／キーに情報は転送されない。通常なら
L2キヤツシユ制御装置及びメモリ制御装置に転
送されるL2キヤツシユ行状況が、強制的にロツ
ク及び未変更になる。選択されたL2キヤツシ
ユ・セツトがL2キヤツシユ制御装置に転送され、
キヤツシユ・セツト修飾子がL2キヤツシユに転
送される。L1状況アレイは変更されない。L2キ
ヤツシユ制御装置がインページ・バツフア書込み
コマンドを受け取り、L2制御装置からの状況を
待つてL2キヤツシユ・インページを完了すべく、
L2キヤツシユ行の書込みの準備をする。L2キヤ
ツシユ制御装置は、L2キヤツシユ・セツトと、
ロツク及び未変更という行状況を受け取り、この
インページ・バツフア書込みコマンドに関連する
L2キヤツシユ・インページ・バツフアに関連す
る制御をリセツトする。L2キヤツシユの更新が
取り消され、BSU制御装置がメモリ制御装置に
動作終了を転送する。メモリ制御装置はロツク及
び未変更というL2キヤツシユ行状況を受け取り、
プロセツサ・インページ要求で保持されていた資
源を解放する。L2ミニ・デイレクトリは更新さ
れない。
ケース ２ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されていず、したがつて廃棄する必要
はないことが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。選択されたL2キヤツシユ・セツト
がアドレス／キーとL2キヤツシユ制御装置に転
送される。置換されたL2キヤツシユ行の状況が
L2キヤツシユ制御装置とメモリ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送される。構成内のすべてのL1キヤツシ
ユに対するL1状況アレイが、置換されたL2キヤ
ツシユ行のコピーがあるかどうか検査される。コ
ピーが見つかつた場合、当該の無効化要求がL1
キヤツシユに転送される。置換されたL2キヤツ
シユ行に対するL1コピー状況が、L1キヤツシユ
状況からクリアされる。要求側プロセツサのL1
オペランド・キヤツシユのL1状況アレイが、そ
のL1オペランド・キヤツシユにL1キヤツシユ行
が存在することを反映するように更新される。
L1キヤツシユ合同式を用いてL1オペランド状況
アレイがアドレスされ、L2キヤツシユ・セツト
と高位合同式が、プロセツサ取出し及びロツク要
求と一緒に転送されたL1オペランド・キヤツシ
ユ・セツトによつて選択された項目に入れるデー
タとして使われる。L2キヤツシユ制御装置はイ
ンページ・バツフア書込みコマンドを受け取り、
L2キヤツシユ制御装置からの状況を待つてL2キ
ヤツシユ・インページを完了すべく、L2キヤツ
シユ行の書込みの準備をする。L2キヤツシユ制
御装置は、L2キヤツシユ・セツトと置換された
行の状況を受け取る。置換された行は変更されて
いないので、L2キヤツシユ制御装置はL2キヤツ
シユに、インページ・バツフアがL2キヤツシユ
に書き込まれると通知する。これは丸１行の書込
みであり、キヤツシユ・セツトがインターリーブ
されているので、L2キヤツシユ・セツトを使つ
て、L2キヤツシユ行の書込みが可能なようにア
ドレス・ビツト25と26を操作しなければならな
い。BSU制御装置がメモリ制御装置に動作終了
を転送する。アドレス／キーがL2制御装置から
L2キヤツシユ・セツトを受け取る。L2ミニ・デ
イレクトリ更新アドレス・レジスタがインペー
ジ・アドレス・バツフアからセツトされ、L2キ
ヤツシユ・セツトをL2制御装置から受け取る。
メモリ制御装置が置換された行の状況を受け取
る。廃棄する必要がないので、メモリ制御装置は
インページ要求で保持されていた資源を解放す
る。メモリ制御装置は、このプロセツサに関連す
るL2ミニ・デイレクトリ更新アドレス・レジス
タを用いてL2ミニ・デイレクトリを更新するコ
マンドを、アドレス／キーに転送する。次いで、
メモリ制御装置が現動作を完了済みとマークし、
要求側プロセツサが再度メモリ資源優先順位に入
ることを許す。
ケース ３ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されており、したがつて廃棄する必要
があることが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。デイレクトリから読み取られたアド
レスが、選択されたL2キヤツシユ・セツトと一
緒にアドレス／キーに転送される。選択された
L2キヤツシユ・セツトがL2制御装置に転送され
る。置換されたL2キヤツシユ行の状況がL2制御
装置とメモリ制御装置に転送され、キヤツシユ・
セツト修飾子がL2キヤツシユに転送される。構
成内のすべてのL1キヤツシユに対するL1状況ア
レイが、置換されたL2キヤツシユ行のコピーが
あるかどうか検査される。コピーが見つかつた場
合、当該の無効化要求がL1キヤツシユに転送さ
れる。置換されたL2キヤツシユ行に対するL1コ
ピー状況が、L1キヤツシユ状況からクリアされ
る。要求側プロセツサのL1オペランド・キヤツ
シユのL1状況アレイが、L1オペランド・キヤツ
シユにL1キヤツシユ行が存在することを反映す
るように更新される。L1キヤツシユ合同式を用
いてL1オペランド状況アレイがアドレスされ、
L2キヤツシユ・セツトと高位合同式が、プロセ
ツサ取出し及びロツク要求と一緒に転送された
L1オペランド・キヤツシユ・セツトによつて選
択される項目に入れるデータとして使われる。
L2制御装置はインページ・バツフア書込みコマ
ンドを受け取り、L2制御装置からの状況を待つ
てL2キヤツシユ・インページを完了すべく、L2
キヤツシユ行の書込みの準備をする。L2キヤツ
シユ制御装置はL2キヤツシユ・セツトと置換さ
れた行の状況を受け取る。置換された行は変更さ
れているので、L2キヤツシユ制御装置はL2キヤ
ツシユに、インページ・バツフアのデータをL2
キヤツシユに書き込む前に、そのインページ・バ
ツフアと対になつたアウトページ・バツフアに対
する丸１行の読取りが必要なことを通知する。こ
れは丸１行のアクセスであり、キヤツシユ・セツ
トはインターリーブされているので、L2キヤツ
シユ・セツトを使つて、L2キヤツシユ行のアク
セスが可能なようにアドレス・ビツト25と26を操
作しなければならない。アドレス／キーがL2制
御装置からアウトページ・アドレスを受け取り、
それを物理アドレスに変換し、L2キヤツシユ・
セツトと一緒にアウトページ・アドレス・バツフ
アに保持する。L2ミニ・デイレクトリ更新アド
レス・レジスタがインページ・アドレス・バツフ
アからセツトされ、L2キヤツシユ・セツトをL2
制御装置から受け取る。アドレス／キーは、L3
メモリ行の書込みの準備として、BSU制御装置
にアウトページ物理アドレスを転送する。メモリ
制御装置が、置換された行の状況を受け取る。廃
棄する必要があるので、メモリの更新が完了する
まで、メモリ記憶装置はL3資源を解放すること
ができない。インページに使われたのと同じメモ
リ・ポートに対して廃棄が行なわれることが保証
される。メモリ制御装置は、このプロセツサに関
連するL2ミニ・デイレクトリ更新アドレス・レ
ジスタを用いてL2ミニ・デイレクトリを更新す
るコマンドを、アドレス／キーに転送する。次い
で、メモリ制御装置は現動作を完了済みとマーク
し、要求側プロセツサが再度メモリ資源優先順位
に入ることを許す。BSU制御装置は、置換され
たL2キヤツシユ行が変更されていることを知つ
て、アドレス／キーからアウトページ・アドレス
を受け取つた後、廃棄手順を開始して、選択され
たメモリ・ポートにL2キヤツシユ・データ・フ
ローを介して丸１行書込みコマンドとアドレスを
転送する。データは、アウトページ・バツフアか
らメモリに一時に16バイトずつ転送される。最後
のカツドワードがメモリに転送された後、BSU
制御装置はメモリ制御装置に動作終了を転送す
る。メモリ制御装置は、BSU制御装置から動作
終了を受け取ると、L3メモリ・ポートを解放し
て、メモリ・ポートへのオーバーラツプしたアク
セスを可能にする。
2.2 MP／３主記憶装置記憶ルーチン 2.2.1 記憶装置記憶、TLBミス 実行ユニツトが、L1オペランド・キヤツシユ
に記憶装置記憶要求を出す。セツト連想式TLB
探索で、その要求によつて提示された論理アドレ
スに対する絶対アドレスがもたらされない。実行
ユニツトに動的アドレス変換要求が提示され、現
記憶装置動作は無効になる。TLBミスにより、
TLBからの比較すべき有効な絶対アドレスがな
いために、L1キヤツシユ・デイレクトリ探索の
結果がオーバーライドされる。L1キヤツシユに
対する書込みが取り消される。TLBミスのため、
L1記憶待ち行列はその要求を待ち行列に入れな
い。現命令に続く事前に取り出された命令がある
場合、論理アドレスの比較により、その命令が記
憶要求によつて変更されているかどうか検査され
る。L1オペランド・キヤツシユに対してTLBミ
スが発生したので、その記憶要求を完了するため
の有効が絶対アドレスは存在しない。プログラム
記憶の比較検査は阻止される。TLBミスのため、
記憶要求はL2キヤツシユに転送されない。ハー
ドウエアで実行される命令は、アドレス変換に成
功した場合、この命令アドレスからプログラムの
実行が再開される。マイクロ命令の記憶要求で
は、アドレス変換に成功した場合、そのマイクロ
命令が再実行される。どちらの場合でも、L1制
御装置は、重複する記憶要求がL2記憶待ち行列
に転送されるのを避けるために繰り返された記憶
要求を待ち行列に入れず、最初の新しい命令要求
でL1記憶待ち行列の待ち行列化を開始する。
2.2.2 記憶装置記憶、TLBヒツト、アクセス例
外 実行ユニツトが、L1オペランド・キヤツシユ
に主記憶装置記憶要求を出す。セツト連想式
TLB探索で、その要求によつて提示された論理
アドレスに対する絶対アドレスがもたらされる。
しかし、TLBアクセスの結果、アクセス例外、
すなわち保護またはアドレツシングが検出され
る。実行ユニツトにアクセス例外が通知され、現
記憶装置動作は無効になる。このアクセス例外に
より、L1キヤツシユ・デイレクトリ探索の結果
がオーバーライドされる。L1キヤツシユに対す
る書込みが取り消される。アクセス例外のため、
L1記憶待ち行列はその要求を待ち行列に入れな
い。現命令に続く事前に取り出された命令がある
場合、論理アドレスの比較により、その命令が記
憶要求によつて変更されているかどうか検査され
る。アクセス例外が発生したので、その記憶要求
を完了するための有効な絶対アドレスは存在しな
い。プログラム記憶の比較検査は阻止される。現
プログラムが異常終了するので、記憶要求はL2
記憶待ち行列に転送されない。最終的に、この命
令に関連する待機中の記憶をパージするプロセツ
サ回復ルーチンの一環として、プロセツサL2イ
ンターフエースがマイクロコードによつてリセツ
トされる。
2.2.3 記憶装置記憶、非順次、TLBヒツト、ア
クセス例外なし、遅延記憶待ち行列転送、L2キ
ヤツシユ使用中 実行ユニツトが、L1オペランド・キヤツシユ
に非順次主記憶装置記憶要求を出す。セツト連想
式TLB探索で、その要求によつて提示された論
理アドレスに対する、アドレス例外なしの絶対ア
ドレスがもたらされる。L1キヤツシユ・デイレ
クトリの探索で、TLBからの絶対アドレスと一
致したために、キヤツシユ中にデータが見つか
り、L1ヒツトとなつた場合、選択されたL1キヤ
ツシユ・セツトに対する書込みが可能になる。ダ
ブルワード内の所期のバイトだけを書き込むた
め、記憶バイト制御フラグを用いて、記憶要求デ
ータが、L1キヤツシユ合同式及び選択されたキ
ヤツシユ・セツトに書き込まれる。デイレクトリ
探索で、TLBからの絶対アドレスと一致しなか
つたためにL1キヤツシユ・ミスとなつた場合、
L1キヤツシユの書込みは取り消される。どちら
の場合でも、記憶要求はL1記憶待ち行列に入れ
られる。待ち行列項目の情報は、絶対アドレス、
データ、記憶バイト・フラグ、及び記憶要求のタ
イプ（非順次記憶、順次記憶、動作終了）からな
る。L2キヤツシユ記憶待ち行列へのプロセツサ
記憶要求の転送は遅延される。次の４つの状況の
どんな組合せによつても転送が遅延され得る。第
１に、記憶要求はそれが記憶待ち行列に入つたの
と同じ順序で処理されなければならない。以前の
何らかのL1／L2インターフエースの使用中状態
のためにL1記憶待ち行列待機ポインタがL1転送
ポインタよりも大きい場合、その要求は、先行す
る全項目がまず転送されてからでないとL2キヤ
ツシユに転送できない。第２に、L1キヤツシユ
記憶待ち行列待機ポインタはL1転送ポインタと
等しいが、他のL1キヤツシユへのデータ転送、
またはL2キヤツシユからのL1キヤツシユ行無効
化要求のためにL1／L2インターフエースが使用
中である。第３に、L2記憶待ち行列が現在満杯
で、L1記憶待ち行列から別の記憶要求を受け入
れることができない。第４に、おそらく浮動小数
点ユニツト中で、非同期の実行ユニツトの動作が
進行中であり、そのためにチエツクポイントの処
理が影響を受ける。記憶要求は、この動作の実行
中に、ただし別のチエツクポイント期間に発生す
る。チエツクポイント期間は順に完了するので、
記憶要求は、前のチエツクポイントが終了してか
らでないと、L2キヤツシユに転送されない。現
命令に続く事前に取り出された命令がある場合、
論理アドレスの比較により、その命令が記憶要求
によつて変更されているかどうか検査される。等
しい場合、命令バツフアが無効になる。最終的
に、プロセツサ記憶要求はL2キヤツシユに転送
される。要求を受け取り、記憶要求で動作終了が
指示された時点で、このプロセツサに関連する
L2記憶待ち行列が空の場合、この要求は、L2キ
ヤツシユの優先順位によつて選択されると直ちに
処理を受けることができる。いずれの場合にも、
L2記憶待ち行列に要求側プロセツサに対する項
目が作成される。L2キヤツシユ記憶待ち行列は、
物理的に制御部分とデータ部分の２つの部分に分
かれている。絶対アドレスと記憶要求のタイプは
L2制御機能中に維持される。関連データと記憶
バイト・フラグは、L2キヤツシユ・データ・フ
ロー機能に待ち行列として入れられる。L2キヤ
ツシユの優先順位によつて、このプロセツサ記憶
要求は処理すべく選択されない。
2.2.4 記憶装置記憶、非順次、TLBヒツト、ア
クセス例外なし、L2キヤツシユ・ヒツト 実行ユニツトが、L1オペランド・キヤツシユ
に非順次主記憶装置記憶要求を出す。セツト連想
式TLB探索で、その要求によつて提示された論
理アドレスに対する、アドレス例外なしの絶対ア
ドレスがもたらされる。L1キヤツシユ・デイレ
クトリの探索で、TLBからの絶対アドレスと一
致したために、キヤツシユ中にデータが見つか
り、L1ヒツトとなつた場合、選択されたL1キヤ
ツシユ・セツトに対する書込みが可能になる。ダ
ブルワード内の所期のバイトだけを書き込むた
め、記憶バイト制御フラグを用いて、記憶要求デ
ータが、L1キヤツシユ合同式及び選択されたキ
ヤツシユ・セツトに書き込まれる。デイレクトリ
探索で、TLBからの絶対アドレスと一致しなか
ったためにL1キヤツシユ・ミスとなつた場合、
L1キヤツシユの書込みは取り消される。どちら
の場合でも、記憶要求はL1記憶待ち行列に入れ
られる。待ち行列項目の情報は、絶対アドレス、
データ、記憶バイト・フラグ、及び記憶要求のタ
イプ（非順次記憶、順次記憶、動作終了）からな
る。この要求の前に記憶待ち行列が空であるか、
またはL1記憶待ち行列待機ポインタが転送ポイ
ンタと等しく、かつL1／L2インターフエースが
使用可能な場合、記憶要求は直ちにL2に転送さ
れる。そうでない場合は、L1／L2インターフエ
ースが使用可能な間、L1記憶待ち行列転送ポイ
ンタがこの項目を選択するまで、転送は遅延され
る。現命令に続き事前に取り出された命令がある
場合、論理アドレスの比較により、その命令が記
憶要求によつて変更されているかどうか検査され
る。等しい場合、命令バツフアが無効になる。
L2制御装置が記憶要求を受け取る。L2記憶待ち
行列が空であり、かつ記憶要求で動作終了が指示
された場合、この要求は、L2キヤツシユの優先
順位によつて選択されると直ちに処理を受けるこ
とができる。記憶待ち行列が空であるが、記憶要
求に動作終了が関連付けられていない場合、L2
キヤツシユ優先順位に入る前に、動作終了を受け
取るまで記憶待ち行列で待機しなければならな
い。このプロセツサに対するL2記憶待ち行列が
空でない場合は、この要求は、このプロセツサに
対するL2キヤツシユへの先行するすべての記憶
が完了するまで、記憶待ち行列で待機しなければ
ならない。いずれの場合にも、L2記憶待ち行列
に要求側プロセツサに対する項目が作成される。
L2キヤツシユ記憶待ち行列は、物理的に制御部
分とデータ部分の２つの部分に分かれている。絶
対アドレスと記憶要求のタイプはL2制御機能中
に維持される。関連データと記憶バイト・フラグ
は、L2キヤツシユ・データ・フロー機能に待ち
行列として入れられる。L2キヤツシユの優先順
位によりこのプロセツサ記憶要求は処理すべく選
択される。L2制御装置は、プロセツサL2キヤツ
シユ記憶コマンドとL2キヤツシユ合同式をL2キ
ヤツシユ制御装置に転送し、プロセツサL2キヤ
ツシユ記憶コマンドをメモリ制御装置に転送す
る。L1オペランド・キヤツシユはストアスルー
型キヤツシユなので、元の記憶要求のL1キヤツ
シユ状況がヒツトであろうとミスであろうと、
L1キヤツシユへのインページは不要である。L2
制御装置は、このプロセツサに対するL2キヤツ
シユ記憶待ち行列の制御部分から、この記憶要求
をはずす。L2キヤツシユ・ヒツトをもたらした
L2キヤツシユ・デイレクトリの探索から、次の
４つの条件のいずれかが生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサの
訂正不能記憶装置エラー標識が活動状態の凍結レ
ジスタ、または訂正不能記憶装置エラー標識が活
動状態の回線保留レジスタが、要求されたL2キ
ヤツシユ行に対してセツトされる。L2制御装置
は、訂正不能な記憶装置エラーを伴う凍結または
回線保留が解除されるまで、この記憶要求を保留
にする。記憶要求は、このプロセツサに対する
L2キヤツシユ記憶待ち行列の制御部分に復元さ
れる。このプロセツサに対するコマンド・バツフ
ア要求は、依然としてL2制御装置の処理を受け
ることができる。アドレス／キーに情報は転送さ
れない。L2キヤツシユ行状況及びキヤツシユ・
セツトがL2キヤツシユ制御装置に転送され、キ
ヤツシユ・セツト修飾子がL2キヤツシユに転送
され、L2キヤツシユ行状況がメモリ制御装置に
転送される。訂正不能記憶装置エラー衝突を伴う
代替プロセツサの凍結または回線保留のため、強
制的にロツク状況になる。訂正不能記憶装置エラ
ー衝突を伴う凍結または回線保留のため、L1状
況アレイの比較が阻止される。訂正不能記憶装置
エラー衝突を伴う凍結または回線保留のため、
L2制御装置は要求側プロセツサのL1キヤツシユ
への命令完了の転送を阻止する。L2キヤツシユ
制御装置が、プロセツサL2キヤツシユ記憶コマ
ンドとL2キヤツシユ合同式を受け取り、L2キヤ
ツシユに対するアクセスを開始する。L2キヤツ
シユ制御装置がそのコマンドをL2データ・フロ
ーに転送して、L2記憶待ち行列から最も古い項
目をはずし、L2書込みバツフアを介してL2キヤ
ツシユに書き込む。L2キヤツシユ制御装置は、
L2ヒツト及びロツクというL2キヤツシユ行状況
を受け取ると、データ記憶待ち行列項目の待機解
除とL2キヤツシユの書込みを取り消す。メモリ
制御装置がL2コマンドとL3ポート識別を受け取
る。L2ヒツト及びロツクというL2キヤツシユ行
状況を受け取ると、その要求はドロツプされる。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサの
ロツク・レジスタが、要求されたダブルワードに
対してセツトされる。L2制御装置は、ロツクが
解除されるまでこの記憶要求を保留にする。記憶
要求は、このプロセツサに対するL2キヤツシユ
記憶待ち行列の制御部分に復元される。このプロ
セツサに対するコマンド・バツフア要求は、依然
としてL2制御装置の処理を受けることができる。
アドレス／キーに情報は転送されない。L2キヤ
ツシユ行状況及びキヤツシユ・セツトがL2キヤ
ツシユ制御装置に転送され、キヤツシユ・セツト
修飾子がL2キヤツシユに転送され、L2キヤツシ
ユ行状況がメモリ制御装置に転送される。代替プ
ロセツサのロツク衝突のため、強制的にロツク状
況になる。ロツク衝突のため、L1状況アレイの
比較が阻止される。ロツク衝突のため、L2制御
装置は要求側プロセツサのL1キヤツシユへの命
令完了の転送を阻止する。L2キヤツシユ制御装
置は、プロセツサL2キヤツシユ記憶コマンドと
L2キヤツシユ合同式を受け取り、L2キヤツシユ
に対するアクセスを開始する。L2キヤツシユ制
御装置がそのコマンドをL2データ・フローに転
送して、L2記憶待ち行列から最も古い項目をは
ずし、L2書込みバツフアを介してL2キヤツシユ
に書き込む。L2キヤツシユ制御装置は、L2ヒツ
ト及びロツクというL2キヤツシユ行状況を受け
取ると、データ記憶待ち行列項目の待機解除と
L2キヤツシユの書込みを取り消す。メモリ制御
装置がL2コマンドとL3ポート識別を受け取る。
L2ヒツト及びロツクというL2キヤツシユ行状況
を受け取ると、その要求はドロツプされる。
ケース ３ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトになつたが、このプロセツサの訂
正不能記憶装置エラー標識を伴うインページ凍結
レジスタが活動状態である。この状況は、ある記
憶要求のためにL2キヤツシユ・インページに対
して訂正不能記憶装置エラーが報告された後にプ
ロセツサで発生する。L2キヤツシユ行が無効と
マークされる。参照ビツト及び変更ビツト・セツ
ト・コマンドにより、絶対アドレスがアドレス／
キーに転送される。L2キヤツシユ行状況とキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。L2制御装置は、その記憶
要求の結果、コマンド・バツフア要求阻止ラツ
チ、凍結レジスタ、及び凍結レジスタと関連する
訂正不能記憶装置エラー標識をクリアする。要求
側プロセツサのL1オペランド・キヤツシユ状況
を除くすべてのL1状況アレイが、変更されたL1
キヤツシユ行のコピーがあるかどうか探索され
る。低位L2キヤツシユ合同式を使つてL1状況ア
レイがアドレスされ、L2キヤツシユ・セツトと
高位合同式が、L1状況アレイ出力との比較対象
として使われる。要求側プロセツサのL1命令キ
ヤツシユ状況アレイ中で一致が見つかつた場合、
その項目はクリアされ、アドレス・バスに対する
要求がL1キヤツシユによつて許可された後、L1
キヤツシユ・コピーをローカル無効比するため
に、L1キヤツシユ合同式とL1キヤツシユ・セツ
トが要求側プロセツサに転送される。代替プロセ
ツサのいずれかのL1状況アレイが一致した場合、
L1状況中の必要な項目がクリアされ、アドレ
ス・バスに対する要求がそのL1キヤツシユによ
つて許可された後、L1キヤツシユ・コピーを相
互無効化するために、L1キヤツシユ合同式とL1
キヤツシユ・セツトが、L1オペランド・キヤツ
シユ及びL1命令キヤツシユに対して１つずつ必
要な代替プロセツサに同時に転送される。L1キ
ヤツシユは、必要なアドレス・インターフエース
が一定数のサイクルの間に許可されることを保証
するので、L2記憶アクセスは、ローカル無効化
または相互無効化要求の影響を受けない。この場
合、記憶要求に対するL2キヤツシユ・ミス・イ
ンページが処理され、L3メモリ行中に訂正不能
記憶装置エラーが検出された後に記憶が行なわれ
るので、L1コピーは見つからないことに留意さ
れたい。動作終了がこの記憶要求と関連付けられ
ている場合、L2制御装置は、要求側プロセツサ
のL1キヤツシユに命令完了信号を転送して、こ
の命令に関連するすべてのL1記憶待ち行列項目
を除去させる。すなわち、L2キヤツシユへの記
憶が完了した。L1記憶待ち行列からの待機解除
は、L2キヤツシユに対する最後のまたは唯一の
更新と同時に行なわれる。L2記憶待ち行列から
の待機解除は、L2キヤツシユへの非順次記憶が
完了するたびに行なわれる。L2キヤツシユ制御
装置がプロセツサL2キヤツシユ記憶コマンドと
L2キヤツシユ合同式を受け取つて、L2キヤツシ
ユに対するアクセスを開始する。L2キヤツシユ
制御装置がそのコマンドをL2データ・フローに
転送して、L2記憶待ち行列から最も古い項目を
はずし、L2書込みバツフアを介してL2キヤツシ
ユに書き込む。L2キヤツシユ制御装置は、L2ヒ
ツト及び非ロツクというL2キヤツシユ行状況を
受け取ると、L2キヤツシユ・セツトを使つてL2
キヤツシユへの記憶を制御し、書込みは記憶バイ
ト・フラグの制御下でプロセツサL2キヤツシユ
読取りシーケンスの第２サイクルで行なわれる。
メモリ記憶装置がL2コマンドとL3ポート識別を
受け取る。L2ヒツト及び非ロツクというL2キヤ
ツシユ行状況を受け取ると、その要求はドロツプ
される。アドレス／キーが、参照ビツト及び変更
ビツトを更新するために絶対アドレスを受け取
る。この記憶要求によつて更新されたL2キヤツ
シユ行を含む4Kバイトのページに対する参照ビ
ツト及び変更ビツトが、“１”にセツトされる。
ケース ４ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトになる。L2キヤツシユ行が変更
済みとマークされる。参照ビツト及び変更ビツ
ト・セツト・コマンドにより、絶対アドレスがア
ドレス／キーに転送される。L2キヤツシユ行状
況とキヤツシユ・セツトがL2キヤツシユ制御装
置に転送され、キヤツシユ・セツト修飾子がL2
キヤツシユに転送され、L2キヤツシユ行状況が
メモリ制御装置に転送される。要求側プロセツサ
がロツクを保留する場合、ロツク・アドレスが記
憶要求アドレスと比較される。比較の結果が一致
した場合、ロツクはクリアされる。一致しなかつ
た場合は、マシン・チエツクがセツトされる。要
求側プロセツサのL1オペランド・キヤツシユ状
況を除くすべてのL1状況アレイが、変更された
L1キヤツシユ行コピーがあるかどうか探索され
る。低位L2キヤツシユ合同式を使つてL1状況ア
レイがアドレスされ、L2キヤツシユ・セツトと
高位合同式が、L1状況アレイ出力との比較対象
として使われる。要求側プロセツサのL1命令キ
ヤツシユ状況アレイ中で一致が見つかつた場合、
その項目はクリアされ、アドレス・バスに対する
要求がL1キヤツシユによつて許可された後、L1
キヤツシユ・コピーをローカル無効化するため
に、L1キヤツシユ合同式とL1キヤツシユ・セツ
トがプロセツサに転送される。代替プロセツサの
いずれかのL1状況アレイが一致した場合、L1状
況中の必要な項目がクリアされ、アドレス・バス
に対する要求がそのL1キヤツシユによつて許可
された後、L1キヤツシユ・コピーを相互無効化
するために、L1キヤツシユ合同式とL1キヤツシ
ユ・セツトが、L1オペランド・キヤツシユ及び
L1命令キヤツシユに対して１つずつ必要な代替
プロセツサに同時に転送される。L1キヤツシユ
は、必要なアドレス・インターフエースが一定数
のサイクルの間に許可されることを保証するの
で、L2記憶アクセスは、ローカル無効化または
相互無効化要求の影響を受けない。動作終了がこ
の記憶要求と関連付けられている場合、L2制御
装置は、要求側プロセツサのL1キヤツシユに命
令完了信号を転送して、この命令に関連するすべ
てのL1記憶待ち行列項目を除去させる。すなわ
ち、L2キヤツシユへの記憶が完了した。L1記憶
待ち行列からの待機解除は、L2キヤツシユに対
する最後のまたは唯一の更新と同時に行なわれ
る。L2記憶待ち行列からの待機解除は、L2キヤ
ツシユへの非順次記憶が完了するごとに行なわれ
る。L2キヤツシユ制御装置がプロセツサL2キヤ
ツシユ記憶コマンドとL2キヤツシユ合同式を受
け取つて、L2キヤツシユに対するアクセスを開
始する。L2キヤツシユ制御装置がそのコマンド
をL2データ・フローに転送して、L2記憶待ち行
列から最も古い項目をはずし、L2書込みバツフ
アを介してL2キヤツシユに書き込む。L2キヤツ
シユ制御装置は、L2ヒツト及び非ロツクという
L2キヤツシユ行状況を受け取ると、L2キヤツシ
ユ・セツトを使つてL2キヤツシユへの記憶を制
御し、書込みは記憶バイト・フラグの制御下でプ
ロセツサL2キヤツシユ読取りシーケンスの第２
サイクルで行なわれる。メモリ記憶装置がL2コ
マンドとL3ポート識別を受け取る。L2ヒツト及
び非ロツクというL2キヤツシユ行状況を受け取
ると、その要求はドロツプされる。アドレス／キ
ーが、参照ビツト及び変更ビツトを更新するため
に絶対アドレスを受け取る。この記憶要求によつ
て更新されたL2キヤツシユ行を含む4Kバイトの
ページに対する参照ビツト及び変更ビツトが
“１”にセツトされる。
2.2.5 記憶装置記憶、非順次、TLBヒツト、ア
クセス例外なし、L2キヤツシユ・ミス 実行ユニツトが、L1オペランド・キヤツシユ
に非順次主記憶装置記憶要求を出す。セツト連想
式TLB探索で、その要求によつて提示された論
理アドレスに対する、アドレス例外なしの絶対ア
ドレスがもたらされる。L1キヤツシユ・デイレ
クトリの探索で、TLBからの絶対アドレスと一
致したために、キヤツシユ中にデータが見つか
り、L1ヒツトとなつた場合、選択されたL1キヤ
ツシユ・セツトに対する書込みが可能になる。ダ
ブルワード内の所期のバイトだけを書き込むた
め、記憶バイト制御フラグを用いて、記憶要求デ
ータが、L1キヤツシユ合同式及び選択されたキ
ヤツシユ・セツトに書き込まれる。デイレクトリ
探索で、TLBからの絶対アドレスと一致しなか
つたためにL1キヤツシユ・ミスとなつた場合、
L1キヤツシユの書込みは取り消される。どちら
の場合でも、記憶要求はL1記憶待ち行列に入れ
られる。待ち行列項目の情報は、絶対アドレス、
データ、記憶バイト・フラグ、及び記憶要求のタ
イプ（非順次記憶、順次記憶、動作終了）からな
る。この要求の前に記憶待ち行列が空であるか、
またはL1記憶待ち行列待機ポインタが転送ポイ
ンタと等しく、かつL1／L2インターフエースが
使用可能な場合、記憶要求は直ちにL2キヤツシ
ユに転送される。そうでない場合は、L1／L2イ
ンターフエースが使用可能な間、L1記憶待ち行
列転送ポインタがこの項目を選択するまで、転送
は遅延される。現命令に続く事前に取り出された
命令がある場合、論理アドレスの比較により、そ
の命令が記憶要求によつて変更されているかどう
か検査される。等しい場合、命令バツフアが無効
になる。L2制御装置が記憶要求を受け取る。L2
記憶待ち行列が空であり、かつ記憶要求で動作終
了が提示された場合、この要求は、L2キヤツシ
ユの優先順位によつて選択されると直ちに処理を
受けることができる。記憶待ち行列が空である
が、記憶要求に動作終了が関連付けられていない
場合、L2キヤツシユ優先順位に入る前に、動作
終了を受け取るまで記憶待ち行列で待機しなけれ
ばならない。このプロセツサに対するL2記憶待
ち行列が空でない場合は、この要求は、このプロ
セツサに対するL2キヤツシユへの先行するすべ
ての記憶が完了するまで、記憶待ち行列で待機し
なければならない。いずれの場合にも、L2記憶
待ち行列に要求側プロセツサに対する項目が作成
される。L2キヤツシユ記憶待ち行列は、物理的
に制御部分とデータ部分の２つの部分に分かれて
いる。絶対アドレスと記憶要求のタイプはL2制
御機能中に維持される。関連データと記憶バイ
ト・フラグはL2キヤツシユ・データ・フロー機
能に待ち行列として入れられる。L2キヤツシユ
の優先順位によりこのプロセツサ記憶要求が処理
すべく選択される。L2制御装置は、プロセツサ
L2キヤツシユ記憶コマンドとL2キヤツシユ合同
式をL2キヤツシユ制御装置に転送し、プロセツ
サL2記憶コマンドをメモリ制御装置に転送する。
L1オペランド・キヤツシユはストアスルー型キ
ヤツシユなので、元の記憶要求のL1キヤツシユ
状況がヒツトであろうとミスであろうと、L1キ
ヤツシユへのインページは不要である。L2制御
装置は、このプロセツサに対するL2キヤツシユ
記憶待ち行列の制御部分から、この記憶要求をは
ずす。L2キヤツシユ・ミスをもたらしたL2キヤ
ツシユ・デイレクトリの探索から、次の３つの条
件のいずれかが生じる。L2キヤツシユはストア
イン型キヤツシユなので、記憶要求の完了前に
L3主記憶装置からL2キヤツシユ行をインページ
しなければならない。L2キヤツシユ・ミスの結
果、記憶要求は保留になり、要求されたL3メモ
リ行のインページが行なわれる間、L2キヤツシ
ユで他の要求が処理できるようになる。
ケース Ａ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、このプロセツサに対
する以前のL2キヤツシユ・インページが保留に
なつている。L2制御装置は、以前のインページ
要求が完了するまで、この記憶要求を保留にす
る。記憶要求は、このプロセツサに対するL2キ
ヤツシユ記憶待ち行列の制御部分に復元される。
コマンド・バツフアも記憶待ち行列もL2キヤツ
シユのインページが完了するまで保留になってい
るので、L2キヤツシユ中のこのプロセツサに対
する次の要求が処理を受けることはできない。ア
ドレス／キーに情報は転送されない。L2キヤツ
シユ行状況及びキヤツシユ・セツトがL2キヤツ
シユ制御装置に転送され、キヤツシユ・セツト修
飾子がL2キヤツシユに転送され、L2キヤツシユ
行状況がメモリ制御装置に転送される。前のイン
ページ要求のため、強制的にロツク状況になる。
L2キヤツシユ・ミスのため、L1状況アレイの比
較が阻止される。L2キヤツシユ・ミスのため、
L2制御装置は要求側プロセツサのL1キヤツシユ
への命令完了の転送を阻止する。L2キヤツシユ
制御装置が、プロセツサL2キヤツシユ記憶コマ
ンドとL2キヤツシユ合同式を受け取り、L2キヤ
ツシユに対するアクセスを開始する。L2キヤツ
シユ制御装置がそのコマンドをL2データ・フロ
ーに転送して、L2記憶待ち行列から最も古い項
目をはずし、L2書込みバツフアを介してL2キヤ
ツシユに書き込む。L2キヤツシユ制御装置は、
L2ミス及びロツクというL2キヤツシユ行状況を
受け取ると、記憶待ち行列項目の待機解除とL2
キヤツシユの書込みを取り消す。メモリ制御装置
がL2コマンドとL3ポート識別を受け取る。L2ミ
ス及びロツクというL2キヤツシユ行状況を受け
取ると、その要求はドロツプされる。
ケース Ｂ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになったが、代替プロセツサの同
じL2キヤツシユ行に対する以前のL2キヤツシ
ユ・インページが保留中である。L2制御装置は、
以前のインページ要求が完了するまで、この記憶
要求を保留にする。記憶要求は、このプロセツサ
に対するL2キヤツシユ記憶待ち行列の制御部分
に復元される。このプロセツサに対するコマン
ド・バツフア要求は、依然としてL2制御装置の
処理を受けることができる。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況及びキ
ヤツシユ・セツトがL2キヤツシユ制御装置に転
送され、キヤツシユ・セツト修飾子がL2キヤツ
シユに転送され、L2キヤツシユ行状況がメモリ
制御装置に転送される。以前のインページ凍結衝
突のため、強制的にロツク状況になる。L2キヤ
ツシユ・ミスのため、L1状況アレイの比較が阻
止される。L2キヤツシユ・ミスのため、L2制御
装置は要求側プロセツサのL1キヤツシユへの命
令完了の転送を阻止する。L2キヤツシユ制御装
置が、プロセツサL2キヤツシユ記憶コマンドと
L2キヤツシユ合同式を受け取り、L2キヤツシユ
に対するアクセスを開始する。L2キヤツシユ制
御装置がそのコマンドをL2データ・フローに転
送して、L2記憶待ち行列から最も古い項目をは
ずし、L2書込みバツフアを介してL2キヤツシユ
に書き込む。L2キヤツシユ制御装置は、L2ミス
及びロツクというL2キヤツシユ行状況を受け取
ると、記憶待ち行列項目の待機解除とL2キヤツ
シユの書込みを取り消す。メモリ制御装置がL2
コマンドとL3ポート識別を受け取る。L2ミス及
びロツクというL2キヤツシユ状況行を受け取る
と、その要求はドロツプされる。
ケース Ｃ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになる。L2制御装置は、この記
憶要求を保留にし、プロセツサ・インページ凍結
レジスタをセツトする。記憶要求は、このプロセ
ツサに対するL2キヤツシユ記憶待ち行列の制御
部分に復元される。このプロセツサに対するコマ
ンド・バツフア要求は、依然としてL2制御装置
の処理を受けることができる。アドレス／キーに
絶対アドレスが転送される。L2キヤツシユ行状
況及びキヤツシユ・セツトがL2キヤツシユ制御
装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。L2キヤツシ
ユ・ミスのため、L1状況アレイの比較が阻止さ
れる。L2キヤツシユ・ミスのため、L2制御装置
は要求側プロセツサのL1キヤツシユへの命令完
了の転送を阻止する。L2キヤツシユ制御装置が、
プロセツサL2キヤツシユ記憶コマンドとL2キヤ
ツシユ合同式を受け取り、L2キヤツシユに対す
るアクセスを開始する。L2キヤツシユ制御装置
がそのコマンドをL2データ・フローに転送して、
L2記憶待ち行列から最も古い項目をはずし、L2
書込みバツフアを介してL2キヤツシユに書き込
む。L2キヤツシユ制御装置は、L2ミス及び非ロ
ツクというL2キヤツシユ行状況を受け取ると、
記憶待ち行列項目の待機解除とL2キヤツシユの
書込みを取り消す。メモリ制御装置がL2コマン
ドとL3ポート識別を受け取る。L2ミス及び非ロ
ツクというL2キヤツシユ行状況を受け取ると、
その要求は必要なL3メモリ・ポートに対する優
先順位に入る。インページ・バツフア／アウトペ
ージ・バツフアの対を含めてすべての資源が使用
可能なとき、そのプロセツサに対するL3取出し
アクセスを開始するコマンドがBSU制御装置に
転送される。メモリ制御装置は、L2制御装置に、
保留中のインページの場合に通常行なわれるよう
にL2デイレクトリ状況をセツトするよう指示す
る。アドレス／キーが絶対アドレスを受け取る。
要求されたL2キヤツシユ行を含む4Kバイトのペ
ージに対する参照ビツトが“１”にセツトされ
る。L2キヤツシユ・インページのみが進行中な
ので、関連する変更ビツトは変更されない。イン
ページが完了した後に記憶アクセスが再実行され
る。絶対アドレスがL3物理アドレスに変換され
る。L2キヤツシユ・ミスの結果、インターフエ
ースが使用可能になるとすぐ、物理アドレスが
BSU制御装置に転送される。BSU制御装置は、
メモリ制御コマンドとアドレス／キーのL3物理
アドレスを受け取ると、そのコマンドとアドレス
を主記憶装置に送り、所期のポートのメモリ・カ
ードを選択して、L3メモリ・ポートの128バイト
の取出しを開始する。データが、そのL3メモ
リ・ポートから多重コマンド／アドレス及びデー
タ・インターフエースを介して、一時に16バイト
ずつ転送される。128バイトのL2キヤツシユ行を
得るには、L3メモリから８回の転送が必要であ
る。カツドワード転送の順序は、その記憶アクセ
スで要求されたダブルワードを含むカツドワード
から始まる。次の３回の転送にL1キヤツシユ行
の残りの部分が含まれる。最後の４回の転送に
は、L2キヤツシユ行の残り部分が含まれる。L2
キヤツシユ・インページ・バツフアへの最後のデ
ータ転送が完了する間に、BSU制御装置は当該
のプロセツサ・インページ完了をL2制御装置に
報告する。L2キヤツシユへのデータ転送の間、
アドレス／キーがL3メモリの訂正不能エラー行
を監視する。インページ処理中に訂正不能なエラ
ーが検出された場合、いくつかの機能が実行され
る。L2キヤツシユへのカツドワードの転送ごと
に、記憶アクセスを最初に要求したプロセツサに
L3訂正不能エラー信号が転送される。プロセツ
サは、あるL2キヤツシユ・インページ要求につ
いて、せいぜい１個の記憶装置訂正不能エラー指
示、すなわちアドレス／キーで検出された最初の
それを受け取る。アドレス／キーで検出された最
初の記憶装置訂正不能エラーのダブルワード・ア
ドレスが、要求側プロセツサに対して記録され
る。そのプロセツサがアクセスするL1キヤツシ
ユ行中のいずれかのデータに対して記憶装置訂正
不能エラーが生じた場合、記憶装置訂正不能エラ
ーを処理するための標識がセツトされる。最後
に、L2キヤツシユ・インページ・バツフアに転
送されたいずれかのデータに対して訂正不能エラ
ーが生じた場合は、アドレス／キーはL2制御装
置に、L2キヤツシユ・インページ及び後続の記
憶要求の処理を変更する信号を送る。L2キヤツ
シユの優先順位により、このプロセツサのインペ
ージ完了が処理すべく選択される。L2制御装置
は、インページ・バツフア書込みコマンドとL2
キヤツシユ合同式をL2キヤツシユ制御装置に送
り、インページ完了状況の回答をメモリ制御装置
に送る。L2キヤツシユ・デイレクトリの探索か
ら、次の２つの条件のいずれかが生じる。
ケース １ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されていず、したがつて廃棄する必要
はないことが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。L2キヤツシユ・インペー
ジ・バツフアへのインページの際にL3記憶装置
訂正不能エラーが検出されなかつた場合、この
L2キヤツシユ・ミス・インページに対して設定
された凍結レジスタがクリアされる。L2キヤツ
シユ・インページ・バツフアへのインページの際
にL3記憶装置訂正不能エラーが検出された場合
は、このL2キヤツシユ・ミス・インページに対
して設定された凍結レジスタは活動状態のままと
なり、凍結レジスタに関連する記憶装置訂正不能
エラー指示がセツトされる。すなわち、そのイン
ページを要求したプロセツサに対するコマンド・
バツフアがL2キヤツシユ優先順位に入ることが
阻止される。記憶装置訂正不能エラーを報告する
ため、このプロセツサに対するすべてのL1キヤ
ツシユ標識がセツトされる。選択されたL2キヤ
ツシユ・セツトがアドレス／キーとL2キヤツシ
ユ制御装置に転送される。置換されたL2キヤツ
シユ行の状況がL2キヤツシユ制御装置とメモリ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送される。構成内のすべて
のL1キヤツシユに対するL1キヤツシユ状況アレ
イが、置換されたL2キヤツシユ行のコピーがあ
るかどうか検査される。コピーが見つかつた場
合、当該の無効化要求がL1キヤツシユに転送さ
れる。置換されたL2キヤツシユ行に対するL1コ
ピー状況が、L1キヤツシユ状況からクリアされ
る。L2キヤツシユ制御装置はインページ・バツ
フア書込みコマンドを受け取り、L2制御装置か
らの状況を持つてL2キヤツシユ・インページを
完了すべく、L2キヤツシユ行の書込みの準備を
する。L2キヤツシユ制御装置は、L2キヤツシ
ユ・セツトと置換された行の状況を受け取る。置
換された行は変更されていないので、L2キヤツ
シユ制御装置はL2キヤツシユに、インページ・
バツフアがL2キヤツシユに書き込まれると通知
する。これは丸１行の書込みであり、キヤツシ
ユ・セツトはインターリーブされているので、
L2キヤツシユ・セツトを使つて、L2キヤツシユ
行の書込みが可能なようにアドレス・ビツト25と
26を操作しなければならない。BSU制御装置が
メモリ制御装置に動作終了を転送する。アドレ
ス／キーがL2制御装置からL2キヤツシユ・セツ
トを受け取る。L2ミニ・デイレクトリ更新アド
レス・レジスタがインページ・アドレス・バツフ
アからセツトされ、L2キヤツシユ・セツトをL2
制御装置から受け取る。メモリ制御装置が置換さ
れた行の状況を受け取る。廃棄する必要がないの
で、メモリ制御装置はインページ要求で保持され
ていた資源を解放する。メモリ制御装置は、この
プロセツサに関連するL2ミニ・デイレクトリ更
新アドレス・レジスタを用いてL2ミニ・デイレ
クトリを更新するコマンドを、アドレス／キーに
転送する。次いで、メモリ制御装置は現動作を完
了済みとマークし、要求側プロセツサが再度メモ
リ資源優先順位に入ることを許す。ここで、元の
L2記憶待ち行列要求が、再びL2キヤツシユ・サ
ービス優先順位回路に入る。L2キヤツシユ・サ
ービスに対して一度選択された記憶アクセスが再
度試みられ、L2制御装置内でその要求を処理す
る最初の試みの場合と同様に実行される。
ケース ２ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されており、したがつて廃棄する必要
があることが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。L2キヤツシユ・インペー
ジ・バツフアに対するインページの際にL3記憶
装置訂正不能エラーが検出されなかつた場合、こ
のL2キヤツシユ・ミス・インページに対して設
定された凍結レジスタがクリアされる。L2キヤ
ツシユ・インページ・バツフアに対するインペー
ジの際にL3記憶装置訂正不能エラーが検出され
た場合は、このL2キヤツシユ・ミス・インペー
ジに対して設定された凍結レジスタは活動状態の
ままとなり、凍結レジスタに関連する記憶装置訂
正不能エラー指示がセツトされる。すなわち、そ
のインページを要求したプロセツサに対するコマ
ンド・バツフアがL2キヤツシユ優先順位に入る
ことが阻止される。記憶装置訂正不能エラーを報
告するため、このプロセツサに対するすべての
L1キヤツシユ標識がセツトされる。デイレクト
リから読み取られたアドレスが、選択されたL2
キヤツシユ・セツトと一緒にアドレス／キーに転
送される。選択されたL2キヤツシユ・セツトが
L2キヤツシユ制御装置に転送される。置換され
たL2キヤツシユ行の状況がL2キヤツシユ制御装
置とメモリ制御装置に転送され、キヤツシユ・セ
ツト修飾子がL2キヤツシユに転送される。構成
内のすべてのL1キヤツシユに対するL1状況アレ
イが、置換されたL2キヤツシユ行のコピーがあ
るかどうか検査される。コピーが見つかつた場
合、当該の無効化要求がL1キヤツシユに転送さ
れる。置換されたL2キヤツシユ行に対するL1コ
ピー状況が、L1キヤツシユ状況からクリアされ
る。L2キヤツシユ制御装置はインページ・バツ
フア書込みコマンドを受け取り、L2制御装置か
らの状況を待つてL2キヤツシユ・インページを
完了すべく、L2行の書込みの準備をする。L2キ
ヤツシユ制御装置はL2キヤツシユ・セツトと置
換された行の状況を受け取る。置換された行は変
更されているので、L2キヤツシユ制御装置はL2
キヤツシユに、インページ・バツフアのデータを
L2キヤツシユに書き込む前に、そのインペー
ジ・バツフアと対になつたアウト・ページ・バツ
フアに対する丸１行の読取りが必要なことを通知
する。これは丸１行のアクセスであり、キヤツシ
ユ・セツトはインターリーブされているので、
L2キヤツシユ・セツトを使つて、L2キヤツシユ
行のアクセスが可能なようにアドレス・ビツト25
と26を操作しなければならない。アドレス／キー
がL2制御装置からアウトページ・アドレスを受
け取り、それを物理アドレスに変換し、L2キヤ
ツシユ・セツトと一緒にアウトページ・アドレ
ス・バツフアに保持する。L2ミニ・デイレクト
リ更新アドレス・レジスタがインページ・アドレ
ス・バツフアからセツトされ、L2キヤツシユ・
セツトをL2制御装置から受け取る。アドレス／
キーは、L3メモリ行の書込みの準備として、
BSU制御装置にアウトページ物理アドレスを転
送する。メモリ制御装置が置換された行の状況を
受け取る。廃棄する必要があるので、メモリの更
新が完了するまで、メモリ記憶装置はL3資源を
解放することができない。インページに使われた
のと同じメモリ・ポートに対して廃棄が行なわれ
ることが保証される。メモリ制御装置は、このプ
ロセツサに関連するL2ミニ・デイレクトリ更新
アドレス・レジスタを用いてL2ミニ・デイレク
トリを更新するコマンドを、アドレス／キーに転
送する。次いで、メモリ制御装置は現動作を完了
済みとマークし、要求側プロセツサが再度メモリ
資源優先順位に入ることを許す。ここで、元の
L2記憶待ち行列が再びL2キヤツシユ・サービス
優先順位回路に入る。L2キヤツシユ・サービス
に対して一度選択された記憶アクセスが再度試み
られ、L2制御装置内でその要求を処理する最初
の試みの場合と同様に実行される。BSU制御装
置は、置換されたL2キヤツシユ行が変更されて
いることを知つて、アドレス／キーからアウトペ
ージ・アドレスを受け取つた後、廃棄手順を開始
して、選択されたメモリ・ポートにL2キヤツシ
ユ・データ・フローを介して丸１行書込みコマン
ドとアドレスを転送する。データは、アウトペー
ジ・バツフアからメモリに一時に16バイトずつ転
送される。最後のカツドワードがメモリに転送さ
れた後、BSU制御装置はメモリ制御装置に動作
終了を転送する。メモリ制御装置は、BSU制御
装置から動作終了を受け取ると、L3ポートを解
放して、メモリ・ポートへのオーバーラツプした
アクセスを可能にする。
2.2.6 記憶装置記憶、順次、初期L2行アクセス、
TLBヒツト、アクセス例外なし、L2キヤツシ
ユ・ヒツト 実行ユニツトが、L1オペランド・キヤツシユ
に順次主記憶装置記憶要求を出す。セツト連想式
TLB探索で、その要求によつて提示された論理
アドレスに対する、アドレス例外なしの絶対アド
レスがもたらされる。L1キヤツシユ・デイレク
トリの探索で、TLBからの絶対アドレスと一致
したために、キヤツシユ中にデータが見つかり、
L1ヒツトとなつた場合、選択されたL1キヤツシ
ユ・セツトに対する書込みが可能になる。ダブル
ワード内の所期のバイトだけを書き込むため、記
憶バイト制御フラグを用いて、記憶要求データが
L1キヤツシユ合同式及び選択されたキヤツシ
ユ・セツトに書き込まれる。デイレクトリの探索
で、TLBからの絶対アドレスと一致しなかつた
ためにL1キヤツシユ・ミスとなつた場合、L1キ
ヤツシユの書込みは取り消される。どちらの場合
でも、記憶要求はL1記憶待ち行列に入れられる。
待ち行列項目の情報は、絶対アドレス、データ、
記憶バイト・フラグ、及び記憶要求のタイプ（非
順次記憶、順次記憶、動作終了）からなる。この
要求の前に記憶待ち行列が空であるか、または
L1記憶待ち行列待機ポインタが転送ポインタと
等しく、かつL1／L2インターフエースが使用可
能な場合、記憶要求は直ちにL2キヤツシユに転
送される。そうでない場合は、L1／L2インター
フエースが使用可能な間、L1記憶待ち行列転送
ポインタがこの項目を選択するまで、転送は遅延
される。現命令に続く事前に取り出された命令が
ある場合、論理アドレスの比較により、その命令
が記憶要求によつて変更されているかどうか検査
される。等しい場合、命令バツフアが無効にな
る。L2制御装置が記憶要求を受け取る。順次記
憶ルーチンが開始していない場合、この要求は最
初の順次記憶アクセスであり、かつL2キヤツシ
ユ行への最初の記憶アクセスである。初期順次記
憶要求が処理されて順次動作が進行中の場合、そ
れが順次記憶ルーチンにおける新しいL2キヤツ
シユ行への最初の記憶アクセスとなる。L2記憶
待ち行列が空の場合、この要求は、L2キヤツシ
ユの優先順位によつて選択されると直ちに処理を
受けることができる。このプロセツサに対する
L2記憶待ち行列が空でない場合は、この要求は、
このプロセツサに対するL2キヤツシユまたはL2
キヤツシユ書込みバツフアへの先行するすべての
記憶が完了するまで、記憶待ち行列で待機しなけ
ればならない。いずれの場合にも、L2記憶待ち
行列に要求側プロセツサに対する項目が作成され
る。L2キヤツシユ記憶待ち行列は、物理的に制
御部分とデータ部分の２つの部分に分かれてい
る。絶対アドレスと記憶要求のタイプはL2制御
機能中に維持される。関連データと記憶バイト・
フラグはL2キヤツシユ・データ・フロー機能に
待ち行列として入れられる。この記憶要求が順次
記憶動作の開始である場合、L2制御装置は、L2
キヤツシユにその行が存在するかどうかL2キヤ
ツシユ・デイレクトリを検査しなければならな
い。このプロセツサに対して順次動作が進行中の
場合、アドレス・ビツト24，25，27，28をこのプ
ロセツサに対する以前の順次記憶要求のそれと比
較して、この記憶要求の絶対アドレス・ビツト24
が前の記憶要求のそれと異なることが検出され
る。この記憶要求は、異なるL2キヤツシユ行に
対するものである。したがつて、L2制御装置は、
L2キヤツシユにこの行が存在するかどうかL2キ
ヤツシユ・デイレクトリを検査しなければならな
い。L2キヤツシユ制御装置に反復コマンドは転
送されず、またアドレス／キー及びメモリ記憶装
置に情報が直ちに転送されることはない。これは
順次記憶動作でアクセスされる最初の行ではない
ので、L2制御装置は、以前に順次アクセスされ
たL2キヤツシユ行の状況を検査する。以前の行
がL2キヤツシユ中にない場合、L2制御装置は、
インページが完了するまで現行に対する順次処理
を保留する。そうでない場合は、L2制御装置は
現L2キヤツシユ行への順次記憶を続行すること
ができる。L2キヤツシユの優先順位により、こ
のプロセツサ記憶要求が処理すべく選択される。
L2制御装置は、L2キヤツシユ書込みバツフア記
憶コマンドとL2キヤツシユ合同式をL2キヤツシ
ユ制御装置に転送し、プロセツサL2キヤツシユ
記憶コマンドをメモリ制御装置に転送する。L1
オペランド・キヤツシユはストアスルー型キヤツ
シユなので、元の記憶要求のL1キヤツシユ状況
がヒツトであろうとミスであろうと、L1キヤツ
シユへのインページは不要である。L2制御装置
は、L2記憶待ち行列の制御部分からその記憶要
求をはずして、同じL2キヤツシユ行に対する後
続の順次記憶要求がオーバーラツプして処理でき
るようにする。L2制御装置は、この記憶要求が
順次記憶動作内の新しいL2キヤツシユ行の開始
であることを知る。この記憶要求が順次記憶動作
の開始である場合、L2制御装置は、このプロセ
ツサに対する順次動作進行中標識をセツトする。
順次記憶ルーチンで将来参照できるように、記憶
待ち行列要求の絶対アドレスのビツト24，25，
27，28がセーブされる。代替プロセツサのロツク
衝突が検出された場合、そのデータはL2キヤツ
シユではなく要求側プロセツサのL2キヤツシユ
書込みバツフアを宛先とするので、それは無視さ
れる。要求側プロセツサがロツクを保持する場
合、マシン・チエツクがセツトされる。L2キヤ
ツシユ・ヒツトをもたらしたL2キヤツシユ・デ
イレクトリの探索から、次の２つの条件のどちら
かが生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサの
訂正不能記憶装置エラー標識が活動状態の凍結レ
ジスタ、または訂正不能記憶装置エラー標識が活
動状態の回線保留レジスタが、要求されたL2キ
ヤツシユ行に対してセツトされる。L2制御装置
は、訂正不能な記憶装置エラーを伴う凍結または
回線保留が解除されるまで、この記憶要求と後続
の順次記憶要求を保留にする。記憶要求は、この
プロセツサに対するL2キヤツシユ記憶待ち行列
の制御部分に復元される。このプロセツサに対す
るコマンド・バツフア要求は、依然としてL2制
御装置の処理を受けることができる。アドレス／
キーに情報は転送されない。L2キヤツシユ行状
況及びキヤツシユ・セツトがL2キヤツシユ制御
装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴う代替プロセツサの凍結または
回線保留のため、強制的にロツク状況になる。順
次記憶動作が進行中のため、L1状況アレイの比
較が阻止される。順次記憶動作が進行中のため、
L2制御装置は要求側プロセツサのL1キヤツシユ
に命令完了を転送しない。L2キヤツシユ制御装
置が、L2キヤツシユ書込みバツフアへの記憶コ
マンドとL2キヤツシユ合同式を受け取り、L2キ
ヤツシユに対するアクセスを開始する。L2キヤ
ツシユ制御装置がそのコマンドをL2データ・フ
ローに転送して、L2記憶待ち行列から最も古い
項目をはずし、次のL2書込みバツフアに書き込
む。L2キヤツシユ制御装置は、L2ヒツト及びロ
ツクというL2キヤツシユ行状況を受け取ると、
データ記憶待ち行列項目の待機解除とL2キヤツ
シユ書込みバツフアへの書込みを取り消す。メモ
リ制御装置がL2コマンドとL3ポート識別を受け
取る。L2ヒツト及びロツクというL2キヤツシユ
行状況を受け取ると、その要求はドロツプされ
る。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになる。L2キヤツシユ行は変
更済みとマークされない。アドレス／キーに情報
は転送されない。L2キヤツシユ行状況及びキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。この記憶要求によつて変更
されるL2キヤツシユ行に対して絶対アドレス・
ビツト４：24とL2キヤツシユ・セツトからなる
回線保留が設定される。絶対アドレスのビツト25
は、この記憶要求でL2キヤツシユ行の上半行と
下半行のどちらが修正されるのかを記録するのに
使われる。ビツト25が“０”の場合は現回線保留
レジスタの上半行修飾子がセツトされ、ビツト25
が“１”の場合は下半行修飾子がセツトされる。
順次記憶動作が進行中のため、L1状況アレイの
比較が阻止される。順次記憶動作が進行中のた
め、L2制御装置は、要求側プロセツサのL1キヤ
ツシユに命令完了を転送しない。L2キヤツシユ
制御装置が、L2キヤツシユ書込みバツフアへの
記憶コマンドとL2キヤツシユ合同式を受け取り、
L2キヤツシユに対するアクセスを開始する。L2
キヤツシユ制御装置がそのコマンドをL2デー
タ・フローに転送して、L2記憶待ち行列から最
も古い項目をはずし、次のL2キヤツシユ書込み
バツフアに書き込む。L2キヤツシユ制御装置は、
L2ヒツト及び非ロツクというL2キヤツシユ行状
況を受け取ると、データ及び記憶バイト・フラグ
を、アドレスの境界合せをして、要求側プロセツ
サに対する書込みバツフアにロードして、L2キ
ヤツシユ書込みバツフアへの記憶を完了する。こ
の動作及びL2データ・フロー中のL2キヤツシユ
書込みバツフアに関連する後続の順次記憶要求の
ために、L2キヤツシユ合同式をセーブする。順
次記憶動作のこの部分ではキヤツシユ・セツトは
必要ないが、パイプライン・レベルが非順次記憶
要求と整合する形で記憶待ち行列データを強制的
にL2キヤツシユ書込みバツフアに入れる。デー
タがL2キヤツシユ書込みバツフアに書き込まれ
た時点で、データ記憶待ち行列項目が、L1記憶
待ち行列ではなくL2記憶待ち行列からはずされ
る。メモリ記憶装置がL2コマンドとL3ポート識
別を受け取る。L2ヒツト及び非ロツクというL2
キヤツシユ行状況を受け取ると、その要求はドロ
ツプされる。
2.3 MP／３主記憶装置の要求の組合せ 2.3.1 保留中の要求の衝突 非順次主記憶装置記憶は、主記憶装置のある記
憶位置に行なわれる。L1キヤツシユ中の行の状
況がどうであれ、L1記憶待ち行列に項目が加え
られる。記憶要求は、できるだけ速やかにL2記
憶待ち行列に転送される。後続命令の実行シーケ
ンスの一環として、プロセツサはL1データ・キ
ヤツシユの“同じ記憶位置”からデータを取り出
してオペランド記憶の比較を行なおうと試みる。
プロセツサが“同じ記憶位置”からの順次命令事
前取出しまたは分岐目標取出しを実行して、その
結果、プログラム記憶が比較される（記憶後取出
しタイプ）とき、L1命令キヤツシユについて保
留中の記憶の衝突が発生することがある。“同じ
記憶位置”の定義は、取出しアクセス時のL1キ
ヤツシユ中の行の状況によつて変わる。後続の取
出し要求があるかどうか調べるためのL1キヤツ
シユ・デイレクトリの探索から、次の２つの条件
のどちらかが生じる。
ケース １ L1キヤツシユ・デイレクトリ探索の結果、L1
ヒツトとなり、“同じ記憶位置”が記憶装置中の
８バイト境界として定義される。保留中の記憶ア
ドレスの一致を調べるため、L1記憶待ち行列項
目のアドレスが、８バイト境界までの取出しアド
レスと比較される。L1記憶待ち行列中で取出し
要求アドレスとの一致が検出され、すなわち保留
中の記憶の衝突が検出される。MP／１では、こ
の一致状態は無視され、L1データ・キヤツシユ
のみについて取出しの続行が許可される。L1デ
ータ・キヤツシユでは多重プロセツサ構成で、ま
たL1命令キヤツシユではすべての構成で、衝突
中の記憶がL2キヤツシユ中で完了するまで、取
出し要求は保留になる。取出しで実際に１つまた
は複数の保留中の記憶の衝突が検出されることが
あるので、すべての衝突が除去されるまで、それ
は保留になる。L1ヒツトの結果、取出し要求は
L2制御装置に転送されない。最近の保留中の記
憶衝突に対して命令完了が戻されると、記憶待ち
行列項目は待機解除され、取出し要求は再度L1
キヤツシユへのアクセスを許される。取出し要求
の反復で依然としてL1キヤツシユにデータが見
つかつた場合、そのデータが要求側に戻され、
L2制御装置には情報は転送されない。取出し要
求の反復でL1キヤツシユ・ミスが検出された場
合は、L1キヤツシユのインページが必要なので、
その要求がL2制御装置に転送される。
ケース ２ L1キヤツシユ・デイレクトリ探索の結果、L1
ミスとなり、“同じ記憶位置”が記憶装置中の64
バイト境界（L1キヤツシユ行のサイズ）として
定義される。保留中の記憶アドレスの一致を調べ
るため、L1記憶待ち行列項目のアドレスが、64
バイト境界までの取出しアドレスと比較される。
L1記憶待ち行列中で取出し要求アドレスとの一
致が検出され、すなわち保留中の記憶の衝突が検
出される。L1データ・キヤツシユでもL1命令キ
ヤツシユでもすべての構成で、衝突中の記憶が
L2キヤツシユ中で完了するまで、取出し要求は
保留になる。取出しで実際に１つまたは複数の保
留中の記憶の衝突が検出されることがあるので、
すべての衝突が除去されるまで、それは保留にな
る。保留中の記憶衝突の結果、取出し要求はL2
制御装置に転送されない。最近の保留中の記憶衝
突に対して命令完了が戻されると、記憶待ち行列
項目は待機解除され、取出し要求は再度L1キヤ
ツシユへのアクセスを許される。取出し要求の反
復でL1キヤツシユ・ミスが検出され、L1キヤツ
シユのインページが必要なので、その要求がL2
制御装置に転送される。このインプリメンテーシ
ョンを使用するL1命令キヤツシユの設計では、
L1命令キヤツシユ制御装置で無効化要求を受け
取つたサイクルから、ローカル無効化要求または
相互無効化要求のためにL1命令キヤツシユ・デ
イレクトリが実際に更新されるまで、L1命令キ
ヤツシユ・デイレクトリに対するプロセツサのア
クセスが禁止される。その結果、無効化される
L1命令キヤツシユ行の数がゼロないし２なのに
応じて、L1命令キヤツシユがそれぞれ４ないし
６サイクルの間、使用不能となる。L1データ・
キヤツシユでは、L1データ・キヤツシユ制御装
置で無効化要求を受け取つたサイクルから、ロー
カル無効化要求または相互無効化要求のために
L1データ・キヤツシユ・デイレクトリが実際に
更新されるまで、L1データ・キヤツシユ・デイ
レクトリに対するプロセツサのアクセスが禁止さ
れる。その結果、無効化されるL1データ・キヤ
ツシユ行の数がゼロないし２なのに応じて、L1
データ・キヤツシユがそれぞれ３ないし５サイク
ルの間、使用不能となる。
2.3.2 記憶装置の整合性の例１ この記憶装置の整合性の例では、２個のプロセ
ツサが関係する。プロセツサCP0とCP1は、下記
の初期条件で下記の命令ストリームを実行する。
CP0命令ストリーム CP1命令ストリーム ST １，Ａ ST １，Ｂ Ｌ ２，Ａ Ｌ ２，Ｂ Ｌ ３，Ｂ Ｌ ３，Ａ 初期条件： 記憶装置： Ａ＝X″00000000″ Ｂ＝X″00000000″ CP0 ： GR1＝X″00000001″ CP1 ： GR1＝X″00000001″ 各プロセツサは、保留中の記憶衝突を含む命令
シーケンスを実行する。次いで、各プロセツサは
他方のプロセツサの保留中の記憶衝突を含む記憶
位置の取出しを試みる。両方のシーケンスの実行
の結果生じるエラー状態は、両方のプロセツサで
GR3＝X″00000000″のときである。他のどんな結
果の組合せも有効である。どちらのプロセツサが
最初に記憶するかは、このアーキテクチヤ例では
重要でないことに留意されたい。重要なのは、あ
るプロセツサに記憶装置のある位置に対する変更
が見えるとき、構成内のすべてのプロセツサにそ
の変更が見えることだけである。時間的には、
CP0がまずそのL2キヤツシユに記憶し、次いで
CP1が記憶する。その結果、CP0がまずその保留
中の記憶衝突から解放され、GR3に
X″00000000″をロードする。CP1は、CP0がＡを
含むL1キヤツシユ行を相互無効化するので、L2
キヤツシユからインページして、GR3に
X″00000001″をロードしなければならない。
2.3.3 記憶装置の整合性の例２ この記憶装置の整合性の例では、２個のプロセ
ツサが関係する。プロセツサCP0とCP1は、下記
の初期条件で下記の命令ストリームを実行する。
CP0命令ストリーム CP1命令ストリーム MVI Ａ，X″FF″ MVI Ａ＋１，X″FF″ Ｌ １，Ａ Ｌ １，Ａ Ｎ １，MASK0 Ｎ Ａ，MASK1 BNZ TIE BNZ TIE 初期条件： 記憶装置： Ａ＝X″00000000″ MASK0＝X″00FFFFFF″ MASK1＝X″FF00FFFF″ 各プロセツサは、共通８バイト記憶フイールド
までの保留中の記憶衝突を含む命令シーケンスを
実行する。次いで、各プロセツサは共用記憶位置
と論理積すべき一義的な記憶位置の取出しを試み
る。両方のシーケンスの実行の結果生じるエラー
状態は、両方のプロセツサでの論理的AND操作
でX″00000000″がもたらされるときである。他の
どんな結果の組合せも有効である。どちらのプロ
セツサが最初に記憶するかは、このアーキテクチ
ヤ例では重要でないことに留意されたい。重要な
のは、あるプロセツサに記憶装置のある位置に対
する変更が見えるときに、構成内のすべてのプロ
セツサにその変更が見えることだけである。時間
的には、CP0がまずL2キヤツシユに記憶し、次
いでCP1が記憶する。その結果、CP0がまずその
保留中の記憶衝突から解放され、GR1に
X″FF000000″をロードする。MASK0とのAND
の結果は、X″00000000″である。CP1は、CP0が
Ａを含むL1キヤツシユ行を相互無効化するので、
L2キヤツシユからその内容を取り出さなければ
ならない。CP1はGR1にX″FFFF0000″をロード
する。MASK1とのANDの結果は、
X″FF000000″である。
2.4 主記憶装置コマンド 2.4.1 L2キヤツシユ要求優先順位修正 用途： パフオーマンスの調整。現在の記憶待
ち行列設計の能力を上回る非順次記憶位置の修正
を必要とする命令に使用できる（L2キヤツシユ
をあるプロセツサ専用に保持できる）。別の記憶
装置コマンドまたは記憶キー・コマンドを出す前
にこの記憶装置コマンドが完了するように、この
コマンドはプロセツサ内で同期される。この記憶
装置コマンドの実行により、主記憶装置取出し要
求と記憶要求をオーバーラツプさせることができ
る。マイクロコードは、構成内の特定プロセツサ
が静止している場合、それが訂正不能記憶装置エ
ラー指示を伴うロツク、回線保留、またはインペ
ージ凍結をもたない状態に留まるようにしなけれ
ばならない。そうならないと、代替プロセツサが
静止していて訂正不能記憶装置エラー指示を伴う
ロツク、回線保留またはインページ凍結をもつ場
合に、代替プロセツサからの要求を阻止しようと
試みると、L2キヤツシユ要求優先順位変更記憶
装置コマンドが完了できないので、ロツクアウト
状態になることがある。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを
提供する。絶対アドレスのビツト18：22だけが意
味がある。アドレス・ビツト18と19は代替プロセ
ツサ記憶装置要求に適用され、アドレス・ビツト
20：22は要求側プロセツサに対する優先順位制御
に適用される。アドレス・ビツト18が“０”のと
き、代替プロセツサの優先順位の変更は要求され
ていず、アドレス・ビツト19は無視される。アド
レス・ビツト18が“１”の場合は、アドレス・ビ
ツト19が“０”であれば代替プロセツサに対する
要求は使用不能になり、アドレス・ビツト19が
“１”であれば代替プロセツサに対する要求は使
用可能になる。代替プロセツサに対するインペー
ジ完了要求は阻止できないことに留意されたい。
ローカル・プロセツサ優先順位制御に対する有効
ビツト・パターンは、使用可能パターンの一部分
である。その規則は比較的簡単である。要求源と
しては、コマンド・バツフア（記憶装置コマン
ド、記憶キー・コマンド、主記憶装置取出し要
求、ベクトル記憶装置行取出し要求）、L2記憶待
ち行列（主記憶装置記憶要求、ベクトル記憶装置
記憶要求、ベクトル記憶装置要素取出し要求）、
及びインページ完了要求の３種がある。優先順位
回路は可能なすべての摂動をサポートする。この
機構によりどの要求源も優先順位の考慮なしです
ませないことに留意されたい。アドレス・ビツト
を使つて、下図に示すようにローカル・プロセツ
サ優先順位制御をロードする。
優先順位 絶対アドレス20：22の復号 レベル 000 001 010 011 100 101 110
111 １ 10 15 20 25 30 35 40 45 50 １ nc sq cb ic nc sq cb ic ２ nc cb ic sq nc ic sq cb ３ nc ic sq cb nc cb ic sq cb − コマンド・バツフア要求源 ic − インページ完了要求源 nc − 現要求優先順位の変更なし sq − 記憶待ち行列要求源 記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は必要な資源を割り振り、優先順位によつ
て選択されたとき、記憶装置コマンドを活動化す
る。コマンドはL2制御装置に転送され、アドレ
ス／キーは絶対アドレスをL2制御装置に転送す
るように指示される。L2制御装置はメモリ制御
コマンドを受け取り、L2キヤツシユ・サービス
優先順位によつて選択された後、アドレス／キー
からの絶対アドレスを使用する。L2制御装置は
L2キヤツシユ制御装置に情報を転送せず、メモ
リ制御装置に動作終了を転送する。要求側プロセ
ツサに対する優先順位制御は、影響を受ける要求
源の現在の状態がどうであれ、直ちに更新され
る。アドレス・ビツト18と19の復号から、次の３
つケースのいずれかが生じる。
ケース １ アドレス・ビツト18が“０”の場合、代替プロ
セツサからの要求は影響を受けない。アドレス／
キーに情報は転送されない。このコマンド復号の
結果、必ず完了状況がメモリ制御装置に報告され
る。
ケース ２ アドレス・ビツト18、19が“10”の場合、コマ
ンド・バツフア及び待ち行列からの後続の代替プ
ロセツサ要求は、L2キヤツシユ・サービス優先
順位に入ることを妨げられるが、インページ完了
要求はそれを妨げられない。プロセツサが訂正不
能記憶装置エラー標識を伴うロツク、回線保留ま
たはインページ凍結をもち、ロツク衝突をもたら
さない限り、代替プロセツサの要求源、記憶待ち
行列及びコマンドがそれぞれ使用不能になる。訂
正不能記憶装置エラー標識を伴うロツク、回線保
留またはインページ凍結をもつていても、保持プ
ロセツサの要求源が使用不能になることが妨げら
れるだけである。アドレス／キーに情報は転送さ
れない。どちらかの代替プロセツサでロツク衝突
が発生した場合、L2制御装置はコマンドを完了
することができず、記憶装置コマンドを一部完了
して、メモリ制御装置にロツク状況を戻す。代替
プロセツサのロツク衝突がない場合、L2制御装
置はコマンドを完了し、メモリ制御装置に完了状
況で応答する。
ケース ３ アドレス・ビツト18，19が“11”の場合、代替
プロセツサのコマンド・バツフア及び記憶待ち行
列からの後続の要求が使用可能になる。アドレ
ス／キーに情報は転送されない。このコマンド復
号の結果、必ず完了状況がメモリ制御装置に報告
される。
全ケース メモリ制御装置は、L2制御装置からコマンド
状況を受け取った後、L2制御装置が完了状況を
報告した場合、要求側プロセツサに動作終了で応
答する。そうでない場合は、その記憶装置コマン
ドが一時的に保留されて、ロツク衝突をクリアす
る時間を与え、次いでコマンド全体の実行を試み
るためメモリ制御装置優先順位に再度入る。
2.4.2 メモリ制御装置要求優先順位変更 用途： アドレス・マツチ機能及び記憶システ
ムのデバツグ。このコマンドは、別の記憶装置コ
マンドまたは記憶キー・コマンドを出す前に記憶
装置コマンドが完了するように、プロセツサ内部
で同期される。主記憶装置取出し要求及び記憶要
求は、この記憶装置コマンドの実行とオーバーラ
ツプすることができる。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを
供給する。絶対アドレスのビツト19と24だけが意
味がある。アドレス・ビツト19は代替プロセツサ
記憶装置要求に適用され、アドレス・ビツト24は
すべてのチヤネル記憶装置要求に適用される。ビ
ツトの値が“０”であれば当該の要求源からの要
求が使用不能になり、ビツトの値が“１”であれ
ば当該の要求源からの要求が使用可能となる。記
憶装置コマンドが実行されるとき、記憶システム
中の現在活動状態の要求に対する影響はなく、要
求は正常に完了する。特定の要求源が使用不能な
とき、このコマンドは、主記憶装置（L3）及び
拡張記憶機構（L4）に対する他の記憶装置要求
の活動化を禁止するように意図されている。メモ
リ要求待ち行列は、その要求源からの他の要求の
活動化が禁止される程度まで影響を受けるが、メ
モリ制御装置はその待ち行列が一杯になるまでそ
の要求源からの要求を受け入れることができる。
特定の要求源が使用可能なとき、このコマンド
は、L3メモリ・ポート及びL4メモリ・ポートに
対する要求源からのアクセスを再度許可するよう
に意図されている。要求側プロセツサがメモリ制
御装置中でのそれ自体の要求優先順位を変更でき
ないことに留意されたい。L2キヤツシユ定期フ
ラツシユという記憶システム内部機能は、それが
活動化されて構成中で使用できるようになつた場
合、代替プロセツサとチヤネルのどちらかの要求
源がメモリ制御装置内で使用不能になると使用不
能になり、両方の要求源が使用可能な場合だけ使
用可能になる。この記憶装置コマンドを出す前
に、代替プロセツサ要求が使用不能になる場合、
マイクロコードは、構成内の代替プロセツサが、
訂正不能記憶装置エラー標識を伴うメモリ・バツ
フア、ロツク、回線保留、保留中のインページ要
求、またはインページ凍結を有さない状態である
ことを保証しなければならない。そうしないと、
構成内の活動状態のままのプロセツサによる後続
の記憶装置参照のために、ロツクアウト条件が生
じることがある。可能なチヤネル・オーバーラン
に備える場合以外は、チヤネル記憶装置要求に対
して特別の処置は必要でない。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。L2制御装置は、絶対アドレス
のビツト19と24をメモリ・ポート識別の一部とし
てメモリ制御装置に渡す。メモリ制御装置は実際
の記憶装置コマンドを受け取り、アドレスが処理
されたというL2制御装置からの信号を待つて、
コマンドを実行する。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ・
ポート識別は、動作を完了するのに必要な２つの
アドレス・ビツトを含んでいる。動作を完了する
のに資源が不要なので、メモリ制御装置は直ちに
コマンドを実行する。メモリ制御装置は、アドレ
ス・ビツト19と24を使つて、その優先順位制御ラ
ツチを適宜セツトする。コマンドが要求源を使用
不能にすることを必要とする場合は、その要求源
に対する現在活動状態のコマンドが正常に完了で
き、その要求源からのその後の要求は優先順位選
択から排除される。コマンドが要求源を使用可能
にした場合は、待機中の要求が再度優先順位の選
択に入ることができる。メモリ制御装置は、記憶
装置要求源の有効性を変更しながら、要求側プロ
セツサに動作終了を送つて応答する。通常の資源
優先順位により必要な資源に対するアクセスが直
列化されるので、現在活動状態の記憶装置動作の
完了を待つ必要はない。
2.4.3 メモリ・エラー訂正バイパス使用可能 用途： 主記憶装置及び拡張記憶機構の診断テ
スト。このコマンドは、指定されたメモリ・ポー
トでのエラー訂正の通常の使用を迂回できるの
で、診断テストの継続中、メモリ・ポートに対す
る通常システム動作を保留にしなければならな
い。このコマンドは、要求側プロセツサ内で記憶
装置活動を開始する前に記憶装置コマンドが完了
するように、プロセツサ内で同期される。
記憶装置コマンドの説明 このコマンドを実行すると、記憶装置コマンド
と共に供給されるアドレスによつて選択されたメ
モリ・ポート内で使用されるエラー訂正回路を迂
回することができる。供給されるアドレスのうち
絶対アドレス・ビツト24だけが意味がある。この
モードは、通常の単一ビツト・エラー訂正を迂回
して、メモリ内容に対する直接アクセスを可能に
する。取出しコマンドがメモリ・ポートにアクセ
スするとき、メモリからデータが読み取られ、関
連する検査ビツトが通常通り検査ビツト・レジス
タにロードされる。取出しアクセスに伴う単一ビ
ツト・エラー訂正は迂回される。データは訂正な
しでメモリ・バス上を転送されるが、パリテイは
正しい。記憶コマンドがメモリ・ポートにアクセ
スするときは、供給されるデータから生成された
検査ビツトではなく、前のメモリ・アクセスでロ
ードされた検査ビツト・レジスタからの検査ビツ
トを使つて、メモリにデータが書き込まれる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ・
ポート識別は、絶対アドレスのビツト24を含んで
いる。メモリ制御装置は、優先順位によつて選択
されたとき、必要な資源を割り振り、記憶装置コ
マンドを活動化する。コマンドはBSU制御装置
に転送され、アドレス／キーは物理アドレスを
BSU制御装置に転送するように指示される。
BSU制御装置は、コマンドと物理アドレスを指
示されたメモリ・ポートに転送するためL2デー
タ・フローに転送し、次いでメモリ制御装置に動
作終了を転送する。選択されたメモリ・ポート中
のメモリ制御装置モジユールが、その当該のエラ
ー訂正バイパス制御をセツトして、エラー訂正を
回避しながらメモリ内容に直接アクセスできるよ
うにする。メモリ制御装置は、BSU制御装置か
ら動作完了を受け取ると、メモリ・ポートを解除
し、要求側プロセツサに動作終了を転送する。
2.4.4 記憶待ち行列フラツシユ 用途： 現命令の実行開始前に直列化が必要な
Ｓ／370命令中で使用される。非命令処理で、取
出し後ロツク記憶装置要求を出す前にインターロ
ツクされた更新の一部として使用される。この記
憶装置コマンドは、要求側プロセツサのL2キヤ
ツシユ内で記憶要求を処理するための優先順位を
変更しない。
記憶装置コマンドの説明 マイクロコードは、このコマンドだけを供給す
る。L1キヤツシユは、L2キヤツシユから命令完
了信号を受け取り、L1記憶待ち行列から完了し
た記憶要求を除去することにより、記憶待ち行列
自体をフラツシユするための要件を処理する。
L1記憶待ち行列が空になるまで、L1キヤツシユ
はどの要求にとつても使用中に見える。記憶待ち
行列が空になると、L1キヤツシユは通常活動を
開始させる。このコマンドはL2キヤツシユ制御
装置には転送されない。
記憶コマンドの実行 マイクロコードがL1キヤツシユにコマンドを
出す。L1キヤツシユは、コマンドを完全に処理
するので、L2制御装置に情報を転送しない。L1
キヤツシユは、以前の記憶要求がL2キヤツシユ
中ですべて完了したことがL1記憶待ち行列の空
状態によつて示されるまで、プロセツサ・パイプ
ライン中での記憶装置要求の実行を保留にする。
2.4.5 L2キヤツシユ行置換アルゴリズム強制 用途： 記憶システムの診断テスト。このコマ
ンドは、要求側プロセツサ内部で記憶装置活動を
開始する前に記憶装置コマンドが完了するよう
に、プロセツサ内で同期される。マイクロコード
は、指定されたL2キヤツシユ項目中で有効なデ
ータが望まれる場合に、固定キヤツシユ置換セツ
トを使用するとき、L2インページ要求が強制的
に不良L2キヤツシユ項目に入れられないように
しなければならない。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを
供給する。絶対アドレスのビツト25：28だけが意
味がある。このコマンドは、別の記憶装置コマン
ドによつて変更されるまで、L2キヤツシユ行置
換アルゴリズムに単一キヤツシユ・セツトを選択
させ、あるいは通常のL2キヤツシユ行置換アル
ゴリズムの使用を再開するのに使用される。置換
キヤツシユ・セツトを強制するための有効ビツ
ト・パターンは、使用可能なパターンのサブセツ
トである。絶対アドレスのビツト25：28がすべて
ゼロのパターン、すなわち“0000”のときは、通
常のキヤツシユ置換アルゴリズムの使用を再開す
るコマンドであると解釈される。“0100”，
“0010”，“0001”は、それぞれ置換キヤツシユ・
セツトを０、１及び２にセツトさせるものと解釈
され、“1100”，“1010”，“1001”は、それぞれ置
換キヤツシユ・セツトを３，４及び５にさせるも
のと解釈される。他のパターンはすべて無効であ
り、使用した場合、予期しない結果が生じる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は、優先順位によつて選択されたとき、必
要な資源を割り振り、記憶装置コマンドを活動化
する。コマンドはL2制御装置に転送され、アド
レス／キーは絶対アドレスをL2制御装置に転送
するように指示される。L2制御装置はメモリ制
御コマンドを受け取り、L2キヤツシユ・サービ
ス優先順位によつて選択された後、アドレス／キ
ーからの絶対アドレスを使用する。アドレス・ビ
ツト25：28が非ゼロ・パターンの場合、それを使
つて通常のL2キヤツシユ行置換アルゴリズムが
オーバーライドされ、強制的に特定のキヤツシ
ユ・セツトが選択される。アドレス・ビツト25：
28が“0000”の場合は、通常のL2キヤツシユ行
置換アルゴリズムが再度選択される。L2制御装
置は、動作を開始した後、動作終了でメモリ制御
装置に応答する。メモリ制御装置は、L2制御装
置からコマンド状況を受け取つた後、動作終了で
要求側プロセツサに応答する。
2.4.6 L1キヤツシユ行または合同式無効化 用途： ページ不在処理ルーチン中にL1キヤ
ツシユからの部分結果のクリア。「プロセツサ停
止」状態を引き起こすエラーからの回復。ページ
不在処理では、マイクロコードは、TLBミス及
びそれに続くページ不在時に、実行中の命令に対
するL1記憶待ち行列から絶対アドレスを獲得す
る。これらの各L1キヤツシユ行は、システム内
のデータの保全性を維持するため、プロセツサの
再起動前に無効にしなければならない。L2制御
機構内の関連するL1状況項目もクリアしなけれ
ばならない。エラー回復では、プロセツサがクロ
ツク停止しており、プロセツサのL1キヤツシ
ユ・アレイ及び関連するL1状況アレイが記憶装
置内容の現レベルを反映していないことを暗示す
る。L1キヤツシユ・アレイは、Ｒマツプに対す
るアクセスによつてクリアされる。L1状況アレ
イはL1キヤツシユ合同式無効化コマンドによつ
てクリアされる。このコマンドは、別の記憶装置
コマンドまたは記憶キー・コマンドを出す前に記
憶装置コマンドが完了するように、プロセツサ内
で同期される。主記憶装置取出し要求及び記憶要
求は、この記憶装置コマンドの実行とオーバーラ
ツプすることができる。記憶装置コマンドの説明 絶対アドレス・ビツト26は、ビツト26が“０”
の場合はL1キヤツシユ行の無効化、ビツト26が
“１”の場合はL1キヤツシユ合同式の無効化を選
択するのに使用される。絶対アドレスのビツト
４：25はL1キヤツシユ行を無効化するのに意味
があり、絶対アドレスのビツト20：25はL1キヤ
ツシユ合同式を無効化するのに意味がある。L1
キヤツシユ行の無効化では、適切なL1キヤツシ
ユ行が要求側プロセツサ中に依然として存在する
場合、L1キヤツシユは、指定された絶対アドレ
スを使つてL1デイレクトリの探索を実行して、
そのキヤツシユ行を無効にする。L1命令キヤツ
シユもL1オペランド・キヤツシユも、L1キヤツ
シユ行無効化コマンドで要求される動作を実行す
る。要求側プロセツサ内にL1命令キヤツシユ及
びL1オペランド・キヤツシユに対するL1状況項
目が依然として存在する場合、L2制御装置はそ
れらの項目をクリアする。このコマンドは、L2
制御装置に転送されたときL1キヤツシユ項目を
無効にするので、L2制御装置からL1キヤツシユ
に無効化要求は転送されない。L1キヤツシユ合
同式の無効化では、適切なL1キヤツシユ行が要
求側プロセツサ中に依然として存在する場合、
L1キヤツシユは、指定された絶対アドレスを使
つてL1デイレクトリの探索を実行して、そのキ
ヤツシユ行を無効にする。L1命令キヤツシユも
L1オペランド・キヤツシユも、L1キヤツシユ行
無効化コマンドで要求される動作を実行する。再
試行でL1キヤツシユの内容がすでにクリアされ
ているので、これは冗長活動である。L2制御装
置は、指定されたL1合同式について、要求側プ
ロセツサ内のL1命令キヤツシユ及びL1オペラン
ド・キヤツシユに対するL1状況項目をクリアす
る。各状況アレイ中の６つの項目すべてが無効状
態にされる。L1キヤツシユ項目は前の再試行活
動でクリアされているので、L2制御装置からL1
キヤツシユに無効化要求は転送されない。
記憶コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスと記憶コマンドをL2制御装置に転送する。
データ・バス上にはデータは転送されない。L1
キヤツシユはその情報を使つて、オペランド・キ
ヤツシユ及び命令キヤツシユ中の当該のL1キヤ
ツシユ項目を無効にする。記憶要求によつて代替
プロセツサが同じL1キヤツシユ行の相互無効化
を要求した場合、それを含むL2キヤツシユ行が
L2キヤツシユ内で置換されたとき、あるいはL1
キヤツシユ合同式無効化コマンドとして使用する
ことを意図したときは、L1キヤツシユ・ミスと
なる可能性があることに留意されたい。L2制御
装置は、主コマンド、記憶装置コマンド、絶対ア
ドレス、続いて実際の記憶装置コマンドを受け取
る。L2キヤツシユ・サービス優先順位によつて
選択された後、絶対アドレスを使つて、L2デイ
レクトリが探索される。アドレスされたL2キヤ
ツシユ行に対する訂正不能記憶装置エラー標識を
伴う活動状態のロツク、回線保留またはインペー
ジ凍結があつても、この記憶装置コマンドの結果
L1状況アレイだけが変更できるので、それらは
無視される。L2キヤツシユ制御装置に情報は転
送されず、メモリ制御装置に動作終了が転送され
る。アドレスの高位ビツトは、L2キヤツシユ・
デイレクトリ出力との比較対象として使用され
る。L2キヤツシユ・デイレクトリ探索の結果、
次の２つの条件のどちらかが生じる。L2キヤツ
シユ・デイレクトリ探索の結果は、L1キヤツシ
ユ行無効化コマンドのみに適用され、L1キヤツ
シユ合同式無効化コマンドには適用されない。
・L1キヤツシユ行無効化（AA26＝“０”） ケース １ L2キヤツシユ・ミスとなり、当該のL1状況項
目がすでにクリアされていることを示す。アドレ
ス／キーにもL2キヤツシユ制御装置にも情報は
転送されない。L2制御装置は、メモリ制御装置
にコマンド完了状況で応答する。メモリ制御装置
は、L2制御装置からコマンド状況を受け取ると、
要求側プロセツサに動作終了で応答する。
ケース ２ L2キヤツシユ・ヒツトとなり、L2キヤツシ
ユ・セツトが識別される。アドレス／キーにも
L2キヤツシユ制御装置にも情報は転送されない。
L2制御装置は、コマンド完了状況でメモリ制御
装置に応答する。要求側プロセツサの両方のL1
状況アレイが、L1キヤツシユ行のコピーがある
かどうか探索される。代替プロセツサのL1状況
アレイは、この要求の影響を受けない。低位L2
キヤツシユ合同式を使つてL1状況アレイがアド
レスされ、L2キヤツシユ・セツトと高位合同式
は、L1状況アレイ出力との比較対象として使用
される。結果が等しい場合、当該の項目がクリア
される。L1キヤツシユ無効化に対するアドレ
ス・バス要求は必要でない。メモリ制御装置は、
L2制御装置からコマンド状況を受け取ると、要
求側プロセツサに動作終了で応答する。
L1キヤツシユ合同式無効化（AA26＝“１”） L2キヤツシユ・セツトまたはミスになる。ア
ドレス／キーにもL2キヤツシユ制御装置にも情
報は転送されない。L2制御装置はメモリ制御装
置にコマンド完了状況で応答する。要求側プロセ
ツサの両方のL1状況アレイは、指定されたL1キ
ヤツシユ合同式内のすべての項目が無効状態にリ
セツトされる。代替プロセツサのL1状況アレイ
は、この要求の影響を受けない。L1キヤツシユ
無効化に対するアドレス・バス要求は必要でな
い。メモリ制御装置は、L2制御装置からコマン
ド状況を受け取ると、要求側プロセツサに動作終
了で応答する。
2.4.7 L2キヤツシユ項目無効化 用途： 記憶システムの診断テスト。記憶階層
内のデータ保全性は、この記憶装置コマンドを使
用する環境にとつて重要ではない。このコマンド
は、別の記憶装置コマンドまたは記憶キー・コマ
ンドを出す前に記憶装置コマンドが活動化される
ように、プロセツサ内で同期される。主記憶装置
取出し及び記憶要求は、この記憶装置コマンドの
実行とオーバーラツプすることができる。マイク
ロコードは、構成内の特定のプロセツサが静止し
ている場合、それが訂正不能記憶装置エラー標識
を伴うロツク、回線保留またはインページ凍結を
もたない状態のままになるようにしなければなら
ない。そうしないと、静止中のプロセツサが要求
されたL2キヤツシユ項目内のL2キヤツシユ行に、
訂正不能記憶装置エラー標識を伴うロツク、回線
保留またはインページ凍結を有するとき、無効化
記憶装置コマンドが完了できないので、ロツクア
ウト条件が生じる恐れがある。
記憶装置コマンドの説明 マイクロコードが、対応する記憶装置アドレ
ス・バスのビツト位置に、L2キヤツシユ合同式、
すなわち絶対アドレスのビツト16：24を供給す
る。L2キヤツシユ・セツトがアドレス・ビツト
25：27に挿入されており、次のように解釈され
る。 “000”は０にセツトされる。
“001”は１にセツトされる。
“010”は２にセツトされる。
“100”は３にセツトされる。
“101”は４にセツトされる。
“110”は５にセツトされる。
残りのビツト・パターンは無効である。このア
ドレスを、L1キヤツシユは絶対アドレスと見な
す。マイクロコードから供給されるL2キヤツシ
ユ合同式とキヤツシユ・セツトで指定されるL2
キヤツシユ項目が、対応するL2ミニ・デイレク
トリ項目と共に無効にされる。要求された項目内
のL2キヤツシユ行状況がどうであろうと、その
行は決してL3メモリにフラツシユされない。ま
たL1状況アレイが探索され、L1キヤツシユ・レ
ベルにL2キヤツシユ行のコピーが存在する場合
はそれがパージされ、当該のL1状況項目がクリ
アされる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
（L2キヤツシユ合同式とキヤツシユ・セツト）を
L1キヤツシユに出す。L1キヤツシユは絶対アド
レスとアドレス・パス記憶装置コマンドをL2制
御装置に転送し、実際の記憶装置コマンドをメモ
リ制御装置に転送する。データ・バス上にはデー
タは転送されない。L2制御装置は、主コマンド、
記憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バツフア
に保持する。L2キヤツシユ制御装置は、それが
プロセツサL2キヤツシユ記憶機構要求ではない
ので、L2制御装置からコマンドを受け取らない。
メモリ制御装置は、アドレスがアドレス／キーに
送られたことを示すコマンドとメモリ・ポート識
別をL2制御装置から受け取る。メモリ制御装置
は、優先順位によつて選択されたとき、必要な資
源を割り振り、記憶装置コマンドを活動化する。
L2キヤツシユ項目無効化コマンドはL2制御装置
に転送され、アドレス／キーは絶対アドレスを
L2制御装置に転送するように指示される。L2制
御装置はL2キヤツシユ項目を無効化するための
メモリ制御コマンドを受け取り、L2キヤツシ
ユ・サービス優先順位によつて選択された後、ア
ドレス／キーからの絶対アドレスを使つてL2キ
ヤツシユ・デイレクトリをアドレスする。L2キ
ヤツシユは、アドレス／キーからのアドレスが
L2キヤツシユ合同式とキヤツシユ・セツトを含
むことを知つて、そのアドレスを使用する。L2
制御装置はL2キヤツシユ制御装置に情報を転送
せず、メモリ制御装置にコマンド回答を転送す
る。L2デイレクトリの探索から、次の３つの条
件のいずれかが生じる。
ケース １ 指定されたL2キヤツシユ項目がすでに無効ま
たは不良とマークされている。アドレス／キーに
情報は転送されない。後で、L2キヤツシユ行状
況がメモリ制御装置に転送される。メモリ制御装
置は、L2キヤツシユ・ミスというL2キヤツシユ
行状況を受け取り、要求側プロセツサに動作終了
で応答する。L2ミニ・デイレクトリ項目の無効
化は必要でない。
ケース ２ 選択されたL2キヤツシユ行に対して、訂正不
能記憶装置エラー標識を伴うロツク、回線保留ま
たはインページ凍結が活動状態にある。アドレ
ス／キーに情報は転送されない。後でL2キヤツ
シユ行状況がメモリ制御装置に転送される。メモ
リ制御装置は、ロツクというL2キヤツシユ行状
況を受け取り、コマンドの現在の実行を打ち切
る。記憶装置コマンドが一時的に保留にされて、
ロツク衝突をクリアするための時間を与え、次い
でコマンド全体の実行を試みて再度メモリ制御装
置優先順位に入る。
ケース ３ L2キヤツシユ行が有効で、変更済みまたは未
変更である。L2キヤツシユ項目は無効とマーク
されている。L2制御装置は、組み合わせたアド
レス、L2キヤツシユ合同式、及びL2キヤツシ
ユ・デイレクトリから読み取つた絶対アドレス・
ビツトを、L2キヤツシユ・セツトと共にアドレ
ス／キーに転送する。後でL2キヤツシユ行状況
がメモリ制御装置に転送される。無効になつた
L2キヤツシユ項目に対するミニ・デイレクトリ
の更新を保証するために、強制的にメモリ制御装
置をL2デイレクトリ・ヒツト状況にしなければ
ならない。無効とマークされたL2キヤツシユ行
内に２つのL1キヤツシユ行のコピーがあるかど
うかすべてのL1キヤツシユ行が探索される。低
位L2キヤツシユ合同式を使つてL1状況アレイが
アドレスされ、L1状況アレイとL2キヤツシユ・
セツトと高位合同式が、L1状況アレイ出力との
比較対象として使用される。L1キヤツシユのコ
ピーが見つかつた場合は、当該L1／L2アドレ
ス・バスの無効化が要求される。アドレス・バス
に対する要求がそのL1キヤツシユによつて許可
された後、L1キヤツシユのコピーを無効にする
ために、L1キヤツシユ合同式及びL1キヤツシ
ユ・セツトが、L1オペランド・キヤツシユ用と
L1命令キヤツシユ用に２つずつ、当該のプロセ
ツサに同時に転送される。L1キヤツシユは、一
定数のサイクルの間に必要なアドレス・インター
フエースが許可されることを保証するので、L2
キヤツシユ項目無効化コマンドは、ローカル無効
化または相互無効化の要求の影響を受けない。ア
ドレス／キーはL2制御装置から絶対アドレスを
受け取り、それを物理アドレスに変換し、L2キ
ヤツシユ・セツトと共に記憶装置コマンド・アド
レス・バツフアに保持する。メモリ制御装置は、
L2ヒツトというL2キヤツシユ行状況を受け取り、
アドレス／キー中のこのプロセツサに関連する記
憶装置コマンド・アドレス・バツフアを使つて、
L2ミニ・デイレクトリ中の当該項目の無効化を
要求する。次いで、メモリ制御装置は要求側プロ
セツサに動作終了で応答する。
2.4.8 メモリ内部レジスタ読取り 用途： 主記憶装置と拡張機構の診断テスト。
このコマンドは、要求側プロセツサへの選択され
たメモリ内部レジスタの取出しを完了するため
に、主記憶装置取出し要求と一緒に使用される。
このコマンドは、要求側プロセツサ内で記憶装置
活動が開始する前に記憶装置コマンドが完了する
ように、プロセツサ内で同期される。
記憶コマンドの説明 マイクロコードが、コマンドと絶対アドレスを
供給する。絶対アドレスのビツト24だけが、メモ
リ・ポートを選択する際にメモリ内部レジスタ読
取りコマンドにとつて意味がある。この記憶コマ
ンドは、操作用コマンド対の前半部である。この
コマンドは、指定されたメモリ・ポートから128
バイト・メモリ・バツフアに選択されたメモリ内
部レジスタを読み込むように設計されている。選
択されたポートのメモリ・カード内の４個の制御
チツプがすべて読取り動作に関与し、その特殊機
能レジスタ、検査ビツト・レジスタ、冗長ビツ
ト・レジスタ及びシンドローム・レジスタのコピ
ーを、記憶装置データ・バスを介して記憶システ
ムのプリセツト位置に転送する。この記憶装置コ
マンドは、このコマンドの実行のためにのみ、メ
モリ・バツフアを要求側プロセツサと関連付け
る。この記憶装置コマンドを実行してから、要求
側プロセツサからの第２のコマンドであるL2キ
ヤツシユ・ミスを伴うプロセツサ取出しを受け取
り、続いてそれを完了するまでの間に、メモリ・
バツフア資源ロツクは維持されない。この操作用
コマンド対の第２のコマンドは、同じプロセツサ
から出される、L2キヤツシユ・ミスをもたらす
次の主記憶装置取出し要求である。記憶システム
は、データの供給源及びL2キヤツシユ更新以外
の点では、L2キヤツシユ・ミスを通常通り処理
する。指定されたアドレスからキヤツシユ記憶機
構にインページされるデータは、選択されたメモ
リ・ポートではなくてメモリ・バツフアからく
る。以前にメモリ内部レジスタ読取りコマンドに
よつてメモリ・バツフアにロードされたデータの
うち32バイトが、L1キヤツシユ内の通常の64バ
イト・インページ・シーケンスを提供するため、
L1キヤツシユに２回転送される。このデータは、
プロセツサ取出し要求に割り振られたL2キヤツ
シユ・インページ・バツフアにはロードされず、
その代りに前のインページ・バツフアの内容が選
択されたL2キヤツシユ項目にロードされ、所与
のL2キヤツシユ行についてL1キヤツシユとL2キ
ヤツシユの間でデータが一致しなくなる。マイク
ロコードは、メモリ・バツフアの内容をL1キヤ
ツシユにインページさせるため、次の主記憶装置
取出し要求に対するL2キヤツシユ・ミスを保証
しなければならない。指定された記憶装置アドレ
スは128バイトの境界上になければならないが、
どちらのL3ポートが選択されてもよい。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は、優先順位によつて選択されたとき、必
要な資源を割り振り、記憶装置コマンドを活動化
する。コマンドはBSU制御装置に転送され、ア
ドレス／キーは絶対アドレスをBSU制御装置に
転送するように指示される。BSU制御装置は、
コマンドと物理アドレスをL2データ・フローを
介して指定されたメモリ・ポートに転送すること
により、診断メモリ取出しを開始する。BSU制
御装置は、この記憶装置コマンドに関連するプロ
セツサ識別を記録して、後でこのプロセツサから
の次の主記憶装置取出し要求があつたとき読取り
動作が完了できるようにする。選択されたメモ
リ・ポートは、要求された診断読取りを実行し
て、データを必要なメモリ・インターフエース・
レジスタに渡し、L2データ・フローはそれを記
憶チヤネル・データ・バツフア機能中のメモリ・
バツフアに送る。選択されたメモリ・ポートから
メモリ・バツフアへのデータ転送は２回だけ行な
われる。メモリ・バツフアへの最後のデータ転送
が完了する間に、BSU制御装置はメモリ制御装
置に動作完了を転送する。メモリ制御装置は、
BSU制御装置から動作終了を受け取ると、この
プロセツサに対するメモリ・ポート及びメモリ・
バツフア資源ロツクを解放し、要求側プロセツサ
に動作終了を転送する。
2.4.9 アドレス限界チエツク設定 用途： 絶対記憶域を２つの領域に区分し、サ
ブチャネルによる一方または両方の区画へのデー
タ・アクセスを制限するために、370−XAチヤ
ネルが使用する。別の記憶装置コマンドまたは記
憶キー・コマンドを出す前にこの記憶装置コマン
ドが完了するように、このコマンドはプロセツサ
内で同期される。主記憶装置取出し要求及び記憶
要求は、この記憶装置コマンドの実行とオーバー
ラツプすることができる。
記憶装置コマンドの説明 マイクロコードが、コマンドと絶対アドレスを
供給する。絶対アドレスのビツト１：15だけが意
味があり、64Kバイトの境界上の絶対アドレスを
もたらす。コマンドを出す前に、マイクロコード
は、絶対アドレスのビツト１：15を絶対アドレ
ス・ビツト位置５：19にシフトし、空いたビツト
位置にゼロを挿入しなければならない。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は、優先順位によつて選択されたとき、必
要な資源を割り振り、記憶装置コマンドを活動化
する。コマンドはL2制御装置に転送されて、ア
ドレス限界レジスタをセツトする。要求側プロセ
ツサに動作完了が転送される。メモリ制御コマン
ドを受け取ると、アドレス／キーは直ちに要求側
プロセツサに関連する記憶装置コマンド絶対アド
レス・バツフアのビツト５：19からのアドレス限
界レジスタのビツト１：15をセツトする。
2.4.10 L2キヤツシユ項目無効化及びフラツシユ 用途： 記憶システムの診断テスト。このコマ
ンドは、別の記憶装置コマンドまたは記憶キー・
コマンドを出す前に記憶装置コマンドが活動化さ
れるように、プロセツサ内で同期される。主記憶
装置取出し要求及び記憶要求は、この記憶装置コ
マンドの実行とオーバーラツプすることができ
る。マイクロコードは、構成内の特定のプロセツ
サが静止している場合、それが訂正不能記憶装置
エラー標識を伴うロツク、回線保留またはインペ
ージ凍結をもたない状態のままとなることを保証
しなければならない。そうしないと、静止中のプ
ロセツサが要求されたL2キヤツシユ項目内のL2
キヤツシユ行に、訂正不能記憶装置エラー標識を
伴うロツク、回線保留またはインページ凍結を有
するとき、無効化及びフラツシユ記憶装置コマン
ドが完了できないので、ロツクアウト条件が生じ
る恐れがある。
記憶装置コマンドの説明 マイクロコードが、対応する記憶装置アドレ
ス・バスのビツト位置に、L2キヤツシユ合同式、
すなわち絶対アドレスのビツト16：24を供給す
る。L2キヤツシユ・セツトがアドレス・ビツト
25：27に挿入されており、次のように解釈され
る。
“000”は０にセツトされる。
“001”は１にセツトされる。
“010”は２にセツトされる。
“100”は３にセツトされる。
“101”は４にセツトされる。
“110”は５にセツトされる。
残りのビツト・パターンは無効である。このア
ドレスを、L1キヤツシユは絶対アドレスと見な
す。マイクロコードによつて供給されるL2キヤ
ツシユ合同式とキヤツシユ・セツトで指定された
L2キヤツシユ項目が、対応するL2ミニ・デイレ
クトリ項目と共に無効にされる。指定されたキヤ
ツシユ項目内に含まれるL2キヤツシユ行が変更
される場合、その行はL3メモリにフラツシユさ
れる。またL1状況アレイが探索され、L1キヤツ
シユ・レベルにL2キヤツシユ行のコピーが存在
する場合はそれがパージされ、当該のL1状況項
目がクリアされる。
記憶装置コマンドの実行 マイクロコードが、コマンド及び絶対アドレス
（L2キヤツシユ合同式及びキヤツシユ・セツト）
をL1キヤツシユに出す。L1キヤツシユは絶対ア
ドレスとアドレス・パス記憶装置コマンドをL2
制御装置に転送し、実際の記憶装置コマンドをメ
モリ制御装置に転送する。データ・バス上にはデ
ータは転送されない。L2制御装置は、主コマン
ド、記憶装置コマンド、絶対アドレス、続いてア
ドレス・パス・コマンドを受け取る。L2制御装
置はコマンド有効をメモリ制御装置及びアドレ
ス／キーに転送する。L2キヤツシユ・サービス
優先順位によつて選択された後、コマンドはメモ
リ制御装置に転送され、アドレスはアドレス／キ
ーに転送される。メモリ制御装置は実際の記憶装
置コマンドを受け取り、アドレスが処理されたと
いうL2制御装置からの信号を待つて、コマンド
を優先順位に入れる。アドレス／キーはL2制御
装置から絶対アドレスを受け取り、それを物理ア
ドレスに変換し、記憶コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は、優先順位によつて選択されたとき、必
要な資源を割り振り、記憶装置コマンドを活動化
する。L2キヤツシユ項目無効化及びフラツシ
ユ・コマンドはL2制御装置に転送され、アドレ
ス／キーは絶対アドレスをL2制御装置に転送す
るように指示される。L2制御装置はL2キヤツシ
ユ項目を無効化及びフラツシユするためのメモリ
制御コマンドを受け取り、L2キヤツシユ・サー
ビス優先順位によつて選択された後、アドレス／
キーからの絶対アドレス使つてL2キヤツシユ・
デイレクトリをアドレスする。L2キヤツシユは、
アドレス／キーからのアドレスがL2キヤツシユ
合同式とキヤツシユ・セツトを含むことを知つ
て、そのアドレスを使用する。「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドがL2キヤツシユ制御装置に転送され、コ
マンド回答がメモリ制御装置に転送される。L2
デイレクトリの探索から、次の４つの条件のいず
れかが生じる。
ケース １ 指定されたL2キヤツシユ項目がすでに無効ま
たは不良とマークされている。アドレス／キーに
情報は転送されない。L2キヤツシユ行状況とキ
ヤツシユ・セツトがL2キヤツシユ制御装置に転
送され、キヤツシユ・セツト修飾子がL2キヤツ
シユに転送され、L2キヤツシユ行状況がメモリ
制御装置に転送される。L2キヤツシユ項目が無
効または不良状態のため、強制的に未変更状況に
なる。L2キヤツシユ項目が無効または不良状態
のため、L1状況アレイの比較が阻止される。L2
キヤツシユ制御装置はL2制御装置から「変更済
みで非ロツクの場合アウトページ・バツフア・ロ
ード」コマンドを受け取り、L2キヤツシユ行の
読取りの準備をする。L2キヤツシユ制御装置は、
未変更というL2キヤツシユ行状況を受け取ると、
このコマンドをドロツプする。メモリ制御装置
は、L2キヤツシユ・ミスというL2キヤツシユ行
状況を受け取り、要求側プロセツサに動作終了で
応答する。L2ミニ・デイレクトリ項目の無効化
は必要ない。
ケース ２ 選択されたL2キヤツシユ行に対して、訂正不
能記憶装置エラー標識を伴うロツク、回線保留ま
たはインページ凍結が活動状態にある。アドレ
ス／キーに情報は転送されない。L2キヤツシユ
行状況とキヤツシユ・セツトがL2キヤツシユ制
御装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロツク、回線保留またはイン
ページ凍結のためにL1状況アレイ比較が阻止さ
れる。L2キヤツシユ制御装置はL2制御装置から
「変更済みで非ロツクの場合アウトページ・バツ
フア・ロード」コマンドを受け取り、L2キヤツ
シユ行の読取りの準備をする。L2キヤツシユ制
御装置は、ロツクというL2キヤツシユ行状況を
受け取ると、このコマンドをドロツプする。メモ
リ制御装置は、ロツクというL2キヤツシユ行状
況を受け取り、コマンドの現在の実行を打ち切
る。記憶装置コマンドが一時的に保留にされて、
ロツク衝突をクリアするための時間を与え、次い
でコマンド全体の実行を試みて再度メモリ制御装
置優先順位に入る。
ケース ３ L2キヤツシユ行が有効で、未変更である。L2
キヤツシユ項目は無効とマークされている。L2
制御装置は、組み合わせたアドレス、L2キヤツ
シユ合同式、及びL2キヤツシユ・デイレクトリ
から読み取つた絶対アドレス・ビツトを、L2キ
ヤツシユ・セツトと共にアドレス／キーに転送す
る。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。無効になつたL2キヤツシユ項目に対する
ミニ・デイレクトリの更新を保証するために、メ
モリ制御装置を強制的にL2デイレクトリ・ヒツ
ト状況にしなければならない。無効とマークされ
たL2キヤツシユ行内の２つのL1キヤツシユ行の
コピーを求めてすべてのL1状況アレイが探索さ
れる。低位L2キヤツシユ合同式を使つてL1状況
アレイがアドレスされ、L2キヤツシユ・セツト
と高位合同式が、L1状況アレイ出力との比較対
象として使用される。L1キヤツシユのコピーが
見つかつた場合は、当該のL1／L2アドレス・バ
スの無効化が要求される。アドレス・バスに対す
る要求がそのL1キヤツシユによつて許可された
後、L1キヤツシユのコピーを無効にするために、
L1キヤツシユ合同式及びL1キヤツシユ・セツト
が、L1オペランド・キヤツシユ用とL1命令キヤ
ツシユ用に２つずつ、当該のプロセツサに同時に
転送される。L1キヤツシユは、一定数のサイク
ルの間に必要なアドレス・インターフエースが許
可されることを保証するので、無効化及びフラツ
シユ・コマンドは、ローカル無効化または相互無
効化の要求の影響を受けない。アドレス／キー
は、L2制御装置から絶対アドレスを受け取り、
それを物理アドレスに変換し、L2キヤツシユ・
セツトと共に記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、L2
制御装置から「変更済みで非ロツクの場合アウト
ページ・バツフア・ロード」コマンドを受け取
り、L2キヤツシユ行の読取りの準備をする。L2
キヤツシユ制御装置は、未変更というL2キヤツ
シユ行状況を受け取ると、このコマンドをドロツ
プする。メモリ制御装置は、L2ヒツトというL2
キヤツシユ行状況を受け取り、アドレス／キー中
のこのプロセツサに関連する記憶装置コマンド・
アドレス・バツフアを使つて、L2ミニ・デイレ
クトリ中の当該項目の無効化を要求する。次い
で、メモリ制御装置は要求側プロセツサに動作終
了で応答する。
ケース ４ L2キヤツシユ行が有効で、変更済みである。
L2キヤツシユ項目は無効とマークされている。
L2制御装置は、組み合わせたアドレス、L2キヤ
ツシユ合同式、及びL2キヤツシユ・デイレクト
リから読み取つた絶対アドレス・ビツトを、L2
キヤツシユ・セツトと共にアドレス／キーに転送
する。L2キヤツシユ行状況とキヤツシユ・セツ
トがL2キヤツシユ制御装置に転送され、キヤツ
シユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。無効になつたL2キヤツシユ項目に対する
ミニ・デイレクトリの更新を保証するために、メ
モリ制御装置を強制的にL2デイレクトリ・ヒツ
ト状況にしなければならない。無効とマークされ
たL2キヤツシユ行内の２つのL1キヤツシユ行の
コピーを求めてすべてのL1状況アレイが探索さ
れる。低位L2キヤツシユ合同式を使つてL1状況
アレイがアドレスされ、L2キヤツシユ・セツト
と高位合同式が、L1状況アレイ出力との比較対
象として使用される。L1キヤツシユのコピーが
見つかつた場合は、当該のL1／L2アドレス・バ
スの無効化が要求される。アドレス・バスに対す
る要求がそのL1キヤツシユによつて許可された
後、L1キヤツシユのコピーを無効にするために、
L1キヤツシユ合同式及びL1キヤツシユ・セツト
が、L1オペランド・キヤツシユ用とL1命令キヤ
ツシユ用に２つずつ、当該のプロセツサに同時に
転送される。L1キヤツシユは、一定数のサイク
ルの間に必要なアドレス・インターフエースが許
可されることを保証するので、無効化及びフラツ
シユ・コマンドは、ローカル無効化または相互無
効化の要求の影響を受けない。アドレス／キー
は、L2制御装置から絶対アドレスを受け取り、
それを物理アドレスに変換し、L2キヤツシユ・
セツトと共に記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置はL2制
御装置から「変更済みで非ロツクの場合アウトペ
ージ・バツフア・ロード」コマンドを受け取り、
L2キヤツシユ行の読取りの準備をする。L2キヤ
ツシユ制御装置は、L2制御装置から状況を受け
取ると、L2キヤツシユに、指定されたL2キヤツ
シユ合同式及びキヤツシユ・セツトからの丸一行
をL2制御装置によつて指定されたアウトペー
ジ・バツフアに読み出すよう指示する。メモリ制
御装置は、強制L2ヒツトというL2キヤツシユ行
状況を受け取り、アドレス／キー中のこのプロセ
ツサに関連する記憶装置コマンド・アドレス・バ
ツフアを使つて、L2ミニ・デイレクトリ中の当
該項目の無効化を要求する。メモリ制御装置はア
ドレス／キーに、L3物理アドレスをBSU制御装
置に送るように要求し、アウトページ・バツフ
ア・アンロード・コマンドをBSU制御装置に転
送してL2キヤツシユ行を必要なL3メモリ・ポー
トに記憶させる。次いで、メモリ制御装置は要求
側プロセツサに動作終了で応答する。BSU制御
装置は、メモリ制御装置からコマンドを受け取
り、アドレス／キーからアドレスを受け取る。
BSU制御装置は、そのコマンドとアドレスをL2
キヤツシユ・データ・フローを介して選択された
メモリ・ポートに転送することにより、L3メモ
リ行の書込みを開始する。データはアウトペー
ジ・バツフアからメモリに一時に16バイトずつ転
送される。最後のデータの転送後、BSU制御装
置はメモリ制御装置に動作終了で応答する。メモ
リ制御装置は、BSU制御装置から動作終了を受
け取ると、L3ポートを解放して、メモリ・ポー
トへのオーバーラツプしたアクセスを可能にす
る。
2.4.11 L3行埋込み 用途： 主記憶装置のMVCLパターン埋込み。
L3主記憶装置の診断テスト。マイクロコードは、
この記憶装置コマンドを出す前に、要求側プロセ
ツサに対する記憶待ち行列が空であることを確認
しなければならない。このコマンドは、要求側プ
ロセツサ内で記憶装置活動が開始する前に記憶装
置コマンドが活動化されるように、プロセツサ内
で同期される。マイクロコードは、構成内の特定
のプロセツサが静止している場合、それが訂正不
能記憶装置エラー標識を伴うロツク、回線保留ま
たはインページ凍結をもたない状態のままとなる
ことを保証しなければならない。そうしないと、
静止中のプロセツサが要求されたL2キヤツシユ
項目内のL2キヤツシユ行に、訂正不能記憶装置
エラー標識を伴うロツク、回線保留またはインペ
ージ凍結を有するとき、L3行埋込み記憶装置コ
マンドが完了できないので、ロツクアウト条件が
生じる恐れがある。
記憶装置コマンドの説明 この記憶装置コマンドは、128バイトのL3メモ
リ行一杯に８バイトのデータ・パターンを複製す
るために使用される。マイクロコードが、コマン
ド中の論理アドレスを指定する。絶対アドレス
は、L1キヤツシユ内で適当にアドレス変換され
た後、L2キヤツシユ・デイレクトリの探索に使
用される。L2キヤツシユ・ヒツトになつた場合、
L2キヤツシユ行は無効にされる。L2ミニ・デイ
レクトリ中の対応する項目も無効にされる。L1
状況アレイも探索され、L1キヤツシユ・レベル
にL2キヤツシユ行のコピーが存在する場合はそ
のコピーがパージされ、当該のL1状況項目がク
リアされる。L1キヤツシユは、この記憶装置コ
マンドに関連するL1キヤツシユ行を無効にする
必要はない。L2キヤツシユ中にその行が存在す
る場合、L2制御装置は、このコマンド実行の一
環として、構成内のすべてのL1キヤツシユ・コ
ピーの無効化を要求する。
記憶装置コマンドの実行 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の論理アドレスを、ロー
カル記憶装置から出された８バイトのデータ・パ
ターンと共にL1キヤツシユに出す。アドレツシ
ング例外または保護例外が存在する場合、L2キ
ヤツシユ及びメモリ制御装置に記憶装置コマンド
とアドレスとデータは転送されない。L1キヤツ
シユは、絶対アドレスとアドレス・パス記憶装置
コマンドをL2制御装置に転送し、実際の記憶装
置コマンドをメモリ制御装置に転送する。８バイ
トのデータ・パターンがL2キヤツシユに転送さ
れる。L2制御装置は、主コマンド、記憶装置コ
マンド、絶対アドレス、続いてアドレス・パス・
コマンドを受け取る。この記憶装置コマンドは
L2キヤツシユに直接アクセスしないので、パタ
ーン・データの８バイトが複製されて、16バイト
の代替データ・バツフアにロードされる。L2制
御装置はコマンド有効をメモリ制御装置及びアド
レス／キーに転送する。L2キヤツシユ・サービ
ス優先順位によつて選択された後、コマンドはメ
モリ制御装置に転送され、アドレスはアドレス／
キーに転送される。メモリ制御装置は実際の記憶
装置コマンドを受け取り、アドレスが処理された
というL2制御装置からの信号を待つて、コマン
ドを優先順位に入れる。アドレス／キーはL2制
御装置から絶対アドレスを受け取り、それを物理
アドレスに変換し、記憶装置コマンド・アドレ
ス・バツフアに保持する。L2キヤツシユ制御装
置は、それがプロセツサL2キヤツシユ記憶機構
要求ではないので、L2制御装置からコマンドを
受け取らない。メモリ制御装置は、アドレスがア
ドレス／キーに送られたことを示すコマンドとメ
モリ・ポート識別をL2制御装置から受け取る。
メモリ制御装置は、優先順位によつて選択された
とき必要な資源を割り振り、記憶装置コマンドを
活動化する。メモリ制御装置は、L2キヤツシユ
行を無効化するコマンドをL2制御装置に転送し、
アドレス／キーに、絶対アドレスをL2制御装置
に転送し、物理アドレスをBSU制御装置に転送
し、それを含む4Kバイト・ページの参照ビツト
及び変更ビツトを更新するように要求する。メモ
リ制御装置はBSU制御装置にコマンドを転送す
る。このL3行埋込みコマンドは、「非ロツクの場
合メモリ制御装置アクセス実行」コマンドでL2
制御装置によつて転送されるL2キヤツシユ行状
況に基づいて、条件付きでBSU制御装置によつ
て実行される。アドレス／キーは記憶装置コマン
ド・アドレス・バツフアを使つて、記憶キー・ア
レイの更新を開始する。指定された4Kバイト・
ページの参照ビツト及び変更ビツトが“１”にセ
ツトされる。BSU制御装置はメモリ制御装置か
らコマンドを受け取り、L2制御装置からの状況
を待つ。L2制御装置はメモリ制御コマンドを受
け取り、L2キヤツシユ・サービス優先順位によ
つて選択された後、アドレス／キー・アドレスを
使つてL2キヤツシユ・デイレクトリを探索する。
「非ロツクの場合メモリ制御装置アクセス実行」
コマンドが、BSU制御装置に転送すべくL2キヤ
ツシユ制御装置に転送され、コマンド回答がメモ
リ制御装置に転送される。L2デイレクトリの探
索の結果、次の３つの条件のいずれかが生じる。
ケース １ デイレクトリ探索の結果、L2キヤツシユ・ミ
スになつた。アドレス／キーに情報は転送されな
い。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。L2キヤツシユ・ミスのため、L1状況アレ
イの比較が阻止される。メモリ制御装置は、L2
キヤツシユ・ミス及び非ロツクというL2キヤツ
シユ行状況を受け取る。L2ミニ・デイレクトリ
の更新は必要ない。メモリ制御装置は要求側プロ
セツサに動作終了を転送する。BSU制御装置は、
L2制御装置から「非ロツクの場合メモリ制御装
置アクセス実行」コマンドを受け取り、アドレ
ス／キーから物理アドレスを受け取り、L3行埋
込みの書込みを準備する。L2制御装置から非ロ
ツクという状況を受け取ると、BSU制御装置は、
そのコマンドとアドレスをL2データ・フローを
介して必要なメモリ・ポートに転送することによ
り、L3メモリ行の書込みを開始する。次いで
BSU制御装置は、代替データ・バツフアの内容
をメモリ・ポートに転送するように指定する。デ
ータ・パターンが16バイトのL3記憶装置インタ
ーフエースを超えて８回送られて、L3行埋込み
動作が完了する。最後のデータ転送の後、BSU
制御装置からメモリ制御装置に動作終了が転送さ
れる。メモリ制御装置は、BSU制御装置から動
作終了を受け取ると、L3ポートを解放して、メ
モリ・ポートに対するオーバーラツプしたアクセ
スを可能にする。
ケース ２ アドレスされたL2キヤツシユ行に対して、訂
正不能記憶装置エラー標識を伴うロツク、回線保
留またはインページ凍結が活動状態にある。アド
レス／キーに情報は転送されない。L2キヤツシ
ユ行状況とキヤツシユ・セツトがL2キヤツシユ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送され、L2キヤツシユ行状
況がメモリ制御装置に転送される。訂正不能記憶
装置エラー衝突を伴うロツク、回線保留またはイ
ンページ凍結のため、L1状況アレイの比較が阻
止される。メモリ制御装置は、ロツクというL2
キヤツシユ行状況を受け取り、コマンドの現在の
実行を打ち切る。記憶装置コマンドが一時的に保
留にされて、ロツク衝突をクリアするための時間
を与え、次いでコマンド全体の実行を試みて再度
メモリ制御装置優先順位に入る。BSU制御装置
は、L2制御装置から「非ロツクの場合メモリ制
御装置アクセス実行」コマンドを受け取り、アド
レス／キーから物理アドレスを受け取り、L3行
埋込みの書込みを準備する。L2制御装置からロ
ツクという状況を受け取ると、BSU制御装置は
このコマンドをドロツプする。
ケース ３ デイレクトリ探索の結果、L2キヤツシユ・ヒ
ツトとなり、キヤツシユ行は変更済みまたは未変
更である。L2キヤツシユ項目は無効とマークさ
れている。L2制御装置は、絶対アドレスをL2キ
ヤツシユ・セツトと共にアドレス／キーに転送す
る。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。無効とマークされたL2キヤツシユ行内の
２つのL1キヤツシユ行のコピーを求めてすべて
のL1状況アレイが探索される。低位L2キヤツシ
ユ合同式を使ってL1状況アレイがアドレスされ、
L2キヤツシユ・セツトと高位合同式が、L1状況
アレイ出力との比較対象として使用される。L1
キヤツシユのコピーが見つかつた場合は、当該の
L1／L2アドレス・バスの無効化が要求される。
アドレス・バスに対する要求がそのL1キヤツシ
ユによつて許可された後、L1キヤツシユのコピ
ーを無効にするために、L1キヤツシユ合同式及
びL1キヤツシユ・セツトが、L1オペランド・キ
ヤツシユ用とL1命令キヤツシユ用に２つずつ、
当該のプロセツサに同時に転送される。L1キヤ
ツシユは、一定数のサイクルの間に必要なアドレ
ス・インターフエースが許可されることを保証す
るので、L2キヤツシユ項目無効化コマンドは、
ローカル無効化または相互無効化の要求の影響を
受けない。アドレス／キーは、L2制御装置から
絶対アドレスを受け取り、それを物理アドレスに
変換し、L2キヤツシユ・セツトと共に記憶装置
コマンド・アドレス・バツフアに保持する。メモ
リ制御装置は、L2ヒツト及び非ロツクというL2
キヤツシユ行状況を受け取り、アドレス／キー中
のこのプロセツサに関連する記憶装置コマンド・
アドレス・バツフアを使つて、L2ミニ・デイレ
クトリ中の当該項目の無効化を要求する。次い
で、メモリ制御装置は要求側プロセツサに動作終
了で応答する。BSU制御装置は、L2制御装置か
ら「非ロツクの場合メモリ制御装置アクセス実
行」コマンドを受け取り、アドレス／キーから物
理アドレスを受け取り、L3行埋込みの書込みを
準備する。L2制御装置から非ロツクという状況
を受け取ると、BSU制御装置は、そのコマンド
とアドレスをL2データ・フローを介して必要な
メモリ・ポートに転送することにより、L3メモ
リ行の書込みを開始する。次いでBSU制御装置
は、代替データ・バツフアの内容をメモリ・ポー
トに転送するように指定する。データ・パターン
が16バイトのL3記憶装置インターフエースを超
えて８回送られて、L3行埋込み動作が完了する。
最後のデータ転送の後、BSU制御装置からメモ
リ制御装置に動作終了が転送される。メモリ制御
装置は、BSU制御装置から動作終了を受け取る
と、L3ポートを解放して、メモリ・ポートに対
するオーバーラツプしたアクセスを可能にする。
2.4.12 主記憶装置インターフエース・リセツト 用途： ページ不在処理ルーチンで使用され
る。インターロツクスされた更新の記憶後アンロ
ツク・アクセスを避けるために使用される。マイ
クロコードは、この記憶コマンドを出す前に、要
求側プロセツサに対する記憶待ち行列に概念上完
了した記憶が含まれていないことを確認しなけれ
ばならない。このコマンドは、要求側プロセツサ
内で記憶装置活動が開始する前に記憶装置コマン
ドが完了するように、プロセツサ内で同期され
る。この記憶装置コマンドは、ページ不在処理ル
ーチンの間にＳ／370命令が無効化または抑制さ
れる状況で使用される。このコマンドは、そのペ
ージ不在の原因となつたＳ／370命令に関連する
記憶待ち行列またはL2キヤツシユ書込みバツフ
ア内で待機する記憶要求を記憶システムからクリ
アすることを意図したものである。この記憶装置
コマンドを使って、命令中で取られた実行経路で
記憶アクセスが不要と見なされるとき、インター
ロツクされた更新の記憶後アンロツク記憶装置ア
クセスを避けることができる。これにより、その
記憶装置に対する記憶要求を実行せずに、ロツク
をリセツトすることが可能である。このコマンド
は、どの記憶待ち行列状況も無視することに留意
されたい。この主記憶装置インターフエース・リ
セツト・コマンドは、L1キヤツシユからL2制御
装置に直接転送されるので、待機中の記憶要求を
除いては、このコマンドが処理される前にL2キ
ヤツシユに対する未処理の要求を完了しなければ
ならない。
記憶装置コマンドの説明 マイクロコードは、コマンドのみを供給する。
この記憶装置コマンドは、記憶階層において下記
のステツプを取らせる。まず、要求側プロセツサ
中のL1キヤツシユ・レベルにある記憶待ち行列
が、システム・リセツト状態にされる。記憶待ち
行列項目の状況標識はすべてクリアされる。第２
に、要求側プロセツサのL2記憶待ち行列がシス
テム・リセツト状態にされ、記憶待ち行列項目の
状況標識がすべてクリアされる。要求側プロセツ
サの記憶待ち行列に関連する即時記憶モード状況
ラツチがリセツトされる。要求側プロセツサのロ
ツク・レジスタ及び回線保留レジスタがクリアさ
れる。進行中の順次記憶動作に対するプリページ
されたL2キヤツシユ行で訂正不能記憶装置エラ
ーが検出された場合、L2制御装置は、この記憶
装置コマンド実行の一環として、訂正不能記憶装
置エラーを含む回線保留レジスタによつて識別さ
れるL2キヤツシユ行を無効にしなければならな
い。順次丸一行記憶を使用するベクトル命令の場
合、L2制御装置は、この記憶装置コマンド実行
の一環として、不在標識を含む回線保留レジスタ
によつて識別されるL2キヤツシユ行を無効にし
なければならない。関連する制御レジスタ及びア
ドレス・レジスタをシステム・リセツト状態にす
ることにより、要求側プロセツサのすべてのL2
キヤツシユ書込みバツフアから、データ及び記憶
バイト・フラグがクリアされる。そのプロセツサ
に対する保留中のインページがあれば、それは正
常に完了できる。最後に、そのプロセツサに対し
て保持されている資源ロツクがあれば、解除され
る。インページ要求は正常に完了するので、要求
側プロセツサに割り振られた場合、その結果、メ
モリ・バツフア資源ロツクが解除されることにな
る。要約すると、記憶階層の全域でプロセツサの
保留中の活動がクリアされ、その記憶システムの
プロセツサ特有の部分がシステム・リセツト状態
にされる。
記憶装置コマンドの実行 マイクロコードが、コマンドをL1キヤツシユ
に出す。L1キヤツシユは、記憶装置コマンドと
省略時指定により、絶対アドレスをL2制御装置
に転送する。データ・バス上にはデータは転送さ
れない。L1キヤツシユは、その記憶待ち行列を
システム・リセツト状態にリセツトし、待ち行列
項目中の状況標識をすべてクリアする。L2制御
装置は、省略時指定により、主コマンド、記憶装
置コマンド、絶対アドレスを受け取り、続いて主
記憶装置インターフエース・リセツト・コマンド
を受け取る。L2制御装置は、L2キヤツシユ・サ
ービス優先順位によつて選択された後、L2記憶
待ち行列制御をシステム・リセツト状態に設定
し、要求側プロセツサに関連するすべてのロツ
ク・レジスタ及び回線保留レジスタをクリアす
る。訂正不能記憶装置エラーまたは不在ビツトの
ために独占的に保持されたL2行があれば、それ
はL2キヤツシユ・デイレクトリ中で無効にされ
る。それには、L2キヤツシユ・デイレクトリで
数サイクルかかることがある。L2キヤツシユ・
ミスの記憶に対する保留中のインページ要求があ
れば完了され、完了時に凍結レジスタはリセツト
されるが、回線保留レジスタはセツトされない。
記憶要求に対するインページの際に訂正不能記憶
装置エラーが発生した場合、そのキヤツシユ行は
L2キヤツシユにロードされず、デイレクトリは
更新されない。この状況では、それは取出し要求
インページとして処理される。主記憶装置インタ
ーフエース・リセツト・コマンドが、メモリ制御
装置及びL2キヤツシユ制御装置に転送される。
アドレス／キーには情報は転送されない。要求側
プロセツサに対するL2記憶待ち行列及びL2キヤ
ツシユ書込みバツフアに関連する制御レジスタが
あれば、L2キヤツシユ制御装置はそれをリセツ
トする。L2キヤツシユ制御装置は、L2データ・
フローに類似の活動を実行するよう指令する。メ
モリ制御装置は、L2制御装置からコマンドを受
け取つた後、要求側プロセツサに動作終了で応答
する。それに並行して、メモリ・バツフア資源ロ
ツクがプロセツサに割り振られている場合、メモ
リ制御装置はそれをクリアする。
2.4.13 メモリ・バツフアへのL3行転送 用途： Ｓ／370PGOUT（ページアウト）命
令。PGOUT命令中で使用する場合、移動すべき
4Kバイト・ページに対するすべての記憶が完了
することを保証するために、このコマンドを出す
前に、要求側プロセツサに対する記憶待ち行列は
空でなければならない。これは、Ｓ／370アーキ
テクチヤによる命令開始時に必要な、直列化及び
チエツクポイント同期動作の一環である。このコ
マンドは、主記憶装置から拡張記憶機構へのデー
タ移動を完了するために、L4行へのメモリ・バ
ツフア転送コマンドと一緒に使われる。各コマン
ド対は128バイトを運ぶので、4Kバイト・ページ
を処理するために、マイクロコード中で32反復の
ループが確立される。要求側プロセツサ内で記憶
装置活動が開始する前にこの記憶装置コマンドが
活動化されるように、このコマンドはプロセツサ
内で同期される。記憶システムは、メモリ・バツ
フアを利用して、動作記憶装置コマンド対の適正
なオーバーラツプを保証する。マイクロコード
は、構成内の特定プロセツサが静止する場合、そ
れがメモリ・バツフア、または訂正不能記憶装置
エラー表示を伴うロツク、回線保留またはインペ
ージ凍結をもたない状態に留まるようにしなけれ
ばならない。そうならないと、静止プロセツサ
が、要求されたL2キヤツシユ行に、メモリ・バ
ツフア、または訂正不能記憶装置エラー表示を伴
うロツク、回線保留またはインページ凍結をもつ
とき、メモリ・バツフアへのL3行転送記憶装置
コマンドが完了できないので、ロツクアウト状態
になることがある。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の
前半部である。このコマンドは、128バイトの境
界上のL3主記憶装置データの128バイトを、指定
されたL3アドレスから128バイトのメモリ・バツ
フアにコピーするように設計されている。この記
憶装置コマンドは、メモリ・バツフアを要求側プ
ロセツサと関連付け、要求側プロセツサから第２
のコマンドを受け取つて完了するまで、それを独
占的に保持する。PGOUTでは、L4行へのメモ
リ・バツフア転送コマンドが第２の記憶装置コマ
ンドである。主記憶装置インターフエース・リセ
ツト・コマンドをコマンド対の第２のコマンドと
して使つて、宛先記憶位置を変更せずに、割り振
られた資源を解除することができる。ここに概略
を述べた実施例では、プロセツサがこの記憶装置
コマンドを出してから、メモリ制御装置が第２の
記憶装置コマンドを活動化して、メモリ・バツフ
アの内容をPGOUT命令に対するL4に転送させ
るまでの間に、別のプロセツサまたはチヤネルが
そのL3行にアクセスしないことを保証するもの
ではない。オペレーテイング・システムが、
PGOUT命令のためにこの4Kバイトのページを
ページアウトしている最中であり、この4Kバイ
トのページに対する同時参照はないはずだとすれ
ば、これは最小限の露出と考えられる。
記憶装置コマンドの実行 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスをL1キヤ
ツシユに出す。L1キヤツシユは、絶対アドレス
とアドレス・パス記憶装置コマンドをL2制御装
置に転送し、実際の記憶装置コマンドをメモリ制
御装置に転送する。データ・バス上ではデータは
転送されない。L2制御装置は、主コマンド、記
憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに交換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は必要な資源を割り振り、優先順位によつ
て選択されたとき、記憶装置コマンドを活動化す
る。変更済み状況をリセツトしL2キヤツシユ行
をフラツシユするコマンドがL2制御装置に転送
され、アドレス／キーは、絶対アドレスをL2制
御装置に転送し、物理アドレスをBSU制御装置
に転送し、それを含む4Kバイト・ページの参照
ビツトを更新するように指令される。メモリ制御
装置はBSU制御装置にコマンドを転送する。こ
のコマンド、すなわち「変更済みで非ロツクの場
合アウトページ・バツフア・アンロード」または
「未変更で非ロツクの場合メモリ・バツフアへL3
行転送」コマンドは、「変更済みで非ロツクの場
合アウトページ・バツフア・ロード」コマンドで
L2制御装置によつて後で転送されるL2キヤツシ
ユ行状況に基づいて、条件付きでBSU制御装置
によつて実行される。アドレス／キーは記憶装置
コマンド・アドレス・バツフアを使つて、記憶キ
ー・アレイの更新を開始する。指定された4Kバ
イト・ページの参照ビツトが“１”にセツトされ
る。BSU制御装置はメモリ制御装置からコマン
ドを受け取り、L2制御装置からの状況を待つ。
L2制御装置はメモリ制御コマンドを受け取り、
L2キヤツシユ・サービス優先順位によつて選択
された後、アドレス／キーからの絶対アドレスを
使つてL2キヤツシユ・デイレクトリを探索する。
「変更済みで非ロツクの場合アウトページ・バツ
フア・ロード」コマンドが、L2キヤツシユ制御
装置に転送され、コマンド回答がメモリ制御装置
に転送される。L2キヤツシユ・デイレクトリの
探索の結果、次の４つの条件のいずれかが生じ
る。
ケース １ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ミスになつた。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況とキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。L2キヤツシユ・ミスのた
め、強制的に未変更状況になる。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置は、未変更
及び非ロツクというL2キヤツシユ行状況を受け
取ると、このコマンドをドロツプする。BSU制
御装置は、未変更及び非ロツクというL2キヤツ
シユ行状況の結果として、メモリ・バツフアへの
L3行転送コマンドを開始する。メモリ制御装置
は、L2キヤツシユ・ミス及び非ロツクというL2
キヤツシユ行状況を受け取り、BSU制御装置が
メモリ・バツフアに転送するために全L3行取出
しアクセスを開始していることを知る。メモリ制
御装置は、要求側プロセツサに動作終了を転送す
る。
ケース ２ 選択されたL2キヤツシユ行に対して、訂正不
能記憶装置エラー表示を伴うロツク、回線保留ま
たはインページ凍結が活動状態にある。アドレ
ス／キーに情報は転送されない。L2キヤツシユ
行状況とキヤツシユ・セツトがL2キヤツシユ制
御装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置とBSU制御
装置は、ロツクというL2キヤツシユ行状況を受
け取ると、このコマンドをドロツプする。メモリ
制御装置は、ロツクというL2キヤツシユ行状況
を受け取り、コマンドの現在の実行を打ち切る。
記憶装置コマンドが一時的に保留にされて、ロツ
ク衝突をクリアするための時間を与え、次いでコ
マンド全体の実行を試みて再度メモリ制御装置優
先順位に入る。
ケース ３ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は未変
更である。アドレス／キーに情報は転送されな
い。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。「変更済み状況リセツト及びL2行フラツシ
ユ」コマンドのため、L1状況アレイの比較が阻
止される。L2キヤツシユ制御装置はL2制御装置
から「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置は、未変更及び非ロツクというL2キ
ヤツシユ行状況を受け取ると、このコマンドをド
ロツプする。BSU制御装置は、未変更及び非処
理というL2キヤツシユ行状況の結果として、メ
モリ・バツフアへのL3行転送コマンドを開始す
る。メモリ制御装置は、未変更及び非ロツクとい
うL2キヤツシユ行状況を受け取り、BSU制御装
置がメモリ・バツフアに転送するために全L3行
取出しアクセスを開始していることを知る。メモ
リ制御装置は要求側プロセツサに動作終了を転送
する。
ケース ４ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は変更
済みである。L2キヤツシユ行は、その内容がL3
主記憶装置に転送中なので、後で未変更とマーク
される。アドレス／キーに情報は転送されない。
L2キヤツシユ行状況とキヤツシユ・セツトがL2
キヤツシユ制御装置に転送され、キヤツシユ・セ
ツト修飾子がL2キヤツシユに転送され、L2キヤ
ツシユ行状況がメモリ制御装置に転送される。
「変更済み状況リセツト及びL2行フラツシユ」コ
マンドのため、L1状況アレイの比較が阻止され
る。L2キヤツシユ制御装置はL2制御装置から
「変更済みで非ロツクの場合アウトページ・バツ
フア・ロード」コマンドを受け取り、L2キヤツ
シユ行の読取りの準備をする。L2キヤツシユ制
御装置は、L2制御装置から状況を受け取ると、
L2キヤツシユに、指定されたL2キヤツシユ合同
式及びキヤツシユ・セツトからの丸一行をL2制
御装置によつて指定されたアウトページ・バツフ
アに読み出すよう指令する。メモリ制御装置は
L2キヤツシユ行状況を受け取り、主記憶装置へ
のフラツシユが進行中であることを知る。変更済
みで非ロツクという状況によつて、BSU制御装
置はフラツシユを開始する。そのコマンドとアド
レスが、L2データ・フローを介して必要なメモ
リ・ポートに転送されて、L3行書込み動作を開
始する。データは、アウトページ・バツフアから
メモリに一時に16バイトずつ転送される。最後の
カツドワードがメモリに転送された後、BSU制
御装置はメモリ制御装置に動作終了を転送する。
メモリ制御装置は、BSU制御装置から動作終了
を受け取ると、メモリ・バツフアへのL3行無条
件転送コマンドをBSU制御装置に転送し、アド
レス／キーに、L3物理アドレスをBSU制御装置
に送るよう要求する。メモリ制御装置は要求側プ
ロセツサに動作終了を転送する。BSU制御装置
は、メモリ制御装置からコマンドを受け取り、ア
ドレス／キーから物理アドレスを受け取り、メモ
リ・バツフアへのL3行転送コマンドを開始する。
ケース１，３，４ BSU制御装置は、コマンドとアドレスを主記
憶装置に転送し、所期のポートにおいてメモリ・
カードを選択することにより、L3メモリ・ポー
ト128バイト取出しを開始する。L3メモリは、要
求された読取りを実行して、データをL3インタ
ーフエース・レジスタに渡し、L2データ・フロ
ーを介してそれを記憶チヤネル・データ・バツフ
ア機能中のメモリ・バツフアに送る。メモリ・バ
ツフアに対する最後のデータ転送が完了する間に
BSU制御装置はメモリ制御装置に動作終了を転
送する。L3インターフエース・レジスタへのデ
ータ転送中に、アドレス／キーはメモリからの訂
正不能エラー線を監視する。L3行取出し中に訂
正不能エラーが検出された場合、いくつかの機能
が実行される。メモリ・バツフアへの転送ごと
に、L3訂正不能エラー信号が要求側プロセツサ
に転送される。プロセツサは、所与のメモリ・バ
ツフアへのL3行転送コマンドに対してせいぜい
１つの訂正不能記憶装置エラー表示、すなわちア
ドレス／キーによつて検出された最初のエラー表
示を受け取る。アドレス／キーによつて検出され
た要求側プロセツサに対する最初の訂正不能記憶
装置エラーのダブルワード・アドレスが記憶さ
れ、L3記憶装置標識ラツチがセツトされる。メ
モリ制御装置は、BSU制御装置から動作終了を
受け取ると、L3ポートを解放するが、このプロ
セツサに対するメモリ・バツフア資源ロツクは保
持する。
2.4.14 メモリ・バツフアへのL4行転送 用途： Ｓ／370PGIN（ページイン）命令。
PGIN命令中で使用する場合、前に実行された命
令に対するすべての記憶が完了することを保証す
るために、このコマンドを出す前に、要求側プロ
セツサに対する記憶待ち行列は空でなければなら
ない。これは、Ｓ／370アーキテクチヤによる命
令開始時に必要な、直列及びチエツクポイント同
期動作の一環である。マイクロコードは、このコ
マンドを発行する前に、PGIN命令で指定される
L4拡張記憶機構ブロツク番号が構成内で利用で
きることを確認しなければならない。拡張機構ブ
ロツク番号は、マイクロコードによつてL4拡張
機構絶対アドレスに変換されなければならない。
ひとたび、このアドレスが生成されると、それが
記憶システムに供給され、L4アドレス・ビツト
４：24が記憶装置のアドレス・ビツト位置４：24
に入れられる。L4アドレス・ビツト１：３は、
記憶装置のアドレス・ビツト位置26：28に入れら
れる。このコマンドは、拡張記憶機構から主記憶
装置へのデータ移動を完了するために、L3行へ
のメモリ・バツフア転送コマンドと一緒に使われ
る。各コマンド対は128バイトを運ぶので、4Kバ
イト・ページを処理するために、マイクロコード
中で32反復のループが確立される。要求側プロセ
ツサ内で記憶装置活動が開始する前にこの記憶装
置コマンドが活動化されるように、このコマンド
はプロセツサ内で同期される。記憶システムは、
メモリ・バツフアを利用して、動作記憶装置コマ
ンド対の適正なオーバーラツプを保証する。マイ
クロコードは、構成内の特定プロセツサが静止す
る場合、それがメモリ・バツフアをもたない状態
に留まるようにしなければならない。そうならな
いと、静止プロセツサが、メモリ・バツフアをも
つとき、メモリ・バツフアへのL4行転送記憶装
置コマンドが完了できないので、ロツクアウト状
態になることがある。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の
前半部である。このコマンドは、128バイトの境
界上のL4拡張記憶機構データの128バイトを、指
定されたL4アドレスから128バイトのメモリ・バ
ツフアにコピーするように設計されている。この
記憶装置コマンドは、メモリ・バツフアを要求側
プロセツサと関連付け、要求側プロセツサから第
２のコマンドを受け取つて完了するまで、それを
独占的に保持する。PGINでは、L3行へのメモ
リ・バツフア転送コマンドが第２の記憶装置コマ
ンドである。主記憶装置インターフエース・リセ
ツト・コマンドをコマンド対の第２のコマンドと
して使つて、宛先記憶位置を変更せずに、割り振
られた資源を解除することができる。ここに概略
を述べた実施例では、プロセツサがこの記憶装置
コマンドを出してから、メモリ制御装置が第２の
記憶装置コマンドを活動化して、割り振られたメ
モリ・バツフアの内容をPGIN命令に対するL3メ
モリに転送させるまでの間に、別のプロセツサま
たはチヤネルがそのL3メモリ行にアクセスしな
いことを保証するものではない。オペレーテイン
グ・システムが、PGIN命令に対するこの4Kバ
イトのページをページインしている最中であり、
この割り振られた4Kバイトのページ・フレーム
に対する同時参照はないはずだとすれば、これは
最小限の露出と考えられる。マイクロコードによ
つて供給されるL4拡張記憶機構アドレスに対し
て記憶システムによつてアドレス検査は実行され
ない。
記憶装置コマンドの実行 マイクロコードが、コマンドとL4拡張記憶機
構中の128バイトの境界上の絶対アドレスを、L1
キヤツシユに出す。L1キヤツシユは、絶対アド
レスとアドレス・パス記憶装置コマンドをL2制
御装置に転送し、実際の記憶装置コマンドをメモ
リ制御装置に転送する。データ・バス上にはデー
タは転送されない。L2制御装置は、主コマンド、
記憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとL4メモ
リ・ポート識別をL2制御装置から受け取る。メ
モリ制御装置は、優先順位によつて選択されたと
き、必要な資源を割り振り、記憶装置コマンドを
活動化する。メモリ制御装置は、「L4メモリ・ポ
ートから128バイトを取り出して指定されたメモ
リ・バツフアに入れる」コマンドをBSU制御装
置に転送し、アドレス／キーに、L4絶対アドレ
スをBSU制御装置に送るように要求する。次い
で、要求側プロセツサに動作終了が転送される。
BSU制御装置は、メモリ制御装置からコマンド
を受け取り、アドレス／キーからL4絶対アドレ
スを受け取る。BSU制御装置は、そのコマンド
とアドレスを拡張記憶機構に転送し、所期のポー
ト中のメモリ・カードを選択することにより、
L4メモリ・ポート128バイト取出しを開始する。
L4メモリは要求された読取りを実行して、デー
タをL3インターフエース・レジスタに渡し、L2
データ・フローがそれを記憶チヤネル・データ・
バツフア機能中のメモリ・バツフアに転送する。
メモリ・バツフアへの最後のデータ転送が完了す
る間に、BSU制御装置はメモリ制御装置に動作
終了を転送する。L3インターフエース・レジス
タへのデータ転送中に、アドレス／キーはメモリ
からの訂正不能エラー線を監視する。L4メモリ
行の取出し中に訂正不能エラーが検出された場
合、いくつかの機能が実行される。メモリ・バツ
フアへの転送ごとに、L3訂正不能エラー信号が
要求側プロセツサに転送される。プロセツサは、
所与のメモリ・バツフアへのL4行転送コマンド
に対して、せいぜい１つの訂正不能記憶装置エラ
ー表示、すなわちアドレス／キーによつて検出さ
れた最初のエラー表示を受け取る。アドレス／キ
ーによつて検出された要求側プロセツサに対する
最初の記憶装置訂正不能エラーのダブルワード・
アドレスが記録され、L4記憶機構標識ラツチが
セツトされる。マイクロコードは、訂正不能記憶
装置エラー・ルーチンの一環として、Ｓ／370命
令の完了前に、条件コードを適切に設定するため
のPGIN命令が進行中であることを決定しなけれ
ばならない。メモリ制御装置は、BSU制御装置
から動作終了を受け取ると、L4ポートを解放す
るが、このプロセツサに対するメモリ・バツフア
資源ロツクは保持する。
2.4.15 L4行へのメモリ・バツフア転送 用途： Ｓ／370PGOUT（ページアウト）命
令。PGOUT命令中で使用する場合、前に実行さ
れた命令に対するすべての記憶が完了することを
保証するために、このコマンドを出す前に、要求
側プロセツサの記憶待ち行列は空でなければなら
ない。これは、Ｓ／370アーキテクチヤによる命
令開始時に必要な、直列化及びチエツクポイント
同期動作の一環である。マイクロコードは、この
コマンドを発行する前に、PGOUT命令で指定さ
れるL4拡張記憶機構ブロツク番号が構成内で利
用できることを確認しなければならない。拡張機
構ブロツク番号は、マイクロコードによつてL4
拡張機構絶対アドレスに変換されなければならな
い。ひとたび、このアドレスが生成されると、そ
れが記憶システムに供給され、L4アドレス・ビ
ツト４：24が記憶装置のアドレス・ビツト位置
４：24に入れられる。L4アドレス・ビツト１：
３は、記憶装置のアドレス・ビツト位置26：28に
入れられる。このコマンドは、主記憶装置から拡
張記憶機構へのデータ移動を完了するために、メ
モリ・バツフアへのL3行転送コマンドと一緒に
使われる。各コマンド対は128バイトを運ぶので、
4Kバイト・ページを処理するために、マイクロ
コード中で32反復のループが確立される。要求側
プロセツサ内で記憶装置活動が開始する前にこの
記憶装置コマンドが活動化されるように、このコ
マンドはプロセツサ内で同期される。記憶システ
ムは、メモリ・バツフアを利用して、動作記憶装
置コマンド対の適正なオーバーラツプを保証す
る。
記憶装置コマンドの説明 このコマンドは、操作用記憶装置コマンド対の
後半部である。このコマンドは、指定されたL4
拡張記憶機構行に移動すべき128バイトのデータ
の供給源としてそのプロセツサに対する前に割り
振られたメモリ・バツフアを利用し、この動作の
完了時にそれを解除する。PGOUTでは、メモ
リ・バツフアへのL3行転送コマンドが第１の記
憶装置コマンドである。ここに概略を述べた実施
例では、プロセツサが第１の記憶装置コマンドを
出してから、メモリ制御装置がこの記憶装置コマ
ンドを活動化して、割り振られたメモリ・バツフ
アの内容をPGOUT命令に対するL4に転送させ
るまでの間に、別のプロセツサまたはチヤネルが
そのL3行にアクセスしないことを保証するもの
ではない。オペレーテイング・システムが、
PGOUT命令に対するこの4Kバイトのページを
ページアウトしている最中であり、この4Kバイ
トのページに対する同時参照はないはずだとすれ
ば、これは最小限の露出と考えられる。マイクロ
コードによつて供給されるL4拡張記憶機構アド
レスに対して記憶システムによつてアドレス検査
は実行されない。
記憶装置コマンドの実行 マイクロコードが、コマンドとL4拡張記憶機
構中の128バイトの境界上の絶対アドレスをL1キ
ヤツシユに出す。L1キヤツシユは、絶対アドレ
スとアドレス・パス記憶装置コマンドをL2制御
装置に転送し、実際の記憶装置コマンドをメモリ
制御装置に転送する。データ・バス上にはデータ
は転送されない。L2制御装置は、主コマンド、
記憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとL4メモ
リ・ポート識別をL2制御装置から受け取る。メ
モリ制御装置は必要な資源を割り振り、優先順位
によつて選択されたとき、記憶装置コマンドを活
動化する。メモリ制御装置は、メモリ・バツフア
の内容をL4行に記憶するコマンドをBSU制御装
置に転送し、アドレス／キーに、L4絶対アドレ
スをBSU制御装置に送るように要求する。次い
で、要求側プロセツサに動作終了が転送される。
BSU制御装置は、メモリ制御装置からコマンド
を受け取り、アドレス／キーからL4絶対アドレ
スを受け取る。BSU制御装置は、そのコマンド
とアドレスをL2データ・フローを介してL4メモ
リ・ポートに転送することにより、L4メモリ行
の書込みを開始する。次いでBSU制御装置は、
メモリ・バツフアの内容をL4メモリに転送すべ
く、記憶チヤネル・データ・バツフア機能から適
切なL3インターフエース・レジスタに転送する
よう指定する。メモリへの最後のデータ転送の後
に、BSU制御装置からメモリ制御装置に動作終
了が転送される。メモリ制御装置は、BSU制御
装置から動作終了を受け取ると、L4メモリ・ポ
ートを解放して、メモリ・ポートへのオーバーラ
ツプしたアクセス及びメモリ・バツフア資源ロツ
クを可能にする。
2.4.16 テスト及びセツト 用途： チヤネルとプロセツサの両方が受け
る、主記憶装置位置に対するソフトウエアでイン
ターロツクされた更新。マイクロコードは、入出
力命令内でこの記憶装置コマンドが出される前に
要求側プロセツサに対する記憶待ち行列が空であ
ることを確認しなければならない。要求側プロセ
ツサ内で記憶装置活動が開始する前にこの記憶装
置コマンドが完了するように、このコマンドはプ
ロセツサ内で同期される。マイクロコードは、構
成内の特定プロセツサが静止している場合、それ
が訂正不能記憶装置エラー表示を伴うロツク、回
線保留またはインページ凍結をもたない状態に留
まるようにしなければならない。そうならない
と、静止プロセツサが、要求されたL2キヤツシ
ユ行に訂正不能記憶装置エラー表示を伴うロツ
ク、回線保留またはインページ凍結をもつとき、
テスト及びセツト記憶装置コマンドが完了できな
いので、ロツクアウト状態になることがある。あ
る入出力命令内で複数のテスト及びセツト・コマ
ンドが実行され、記憶要求が実行されるとき、マ
イクロコードは、その命令内で記憶装置の整合性
に対して責任を負う。記録システムは、テスト及
びセツト記憶装置コマンドに対する保留中の記憶
衝突の検査を行なわない。同じ入出力命令内で
は、マイクロコードは、あるL3メモリ行（128バ
イト）内のあるバイトに対してテスト及びセツト
を実行する前に、そのL3メモリ行への順次記憶
を行なつてはならない。順次記憶のためにL2キ
ヤツシユへのハードウエア・プリページングが行
なわれるので、このシーケンスによつてプロセツ
サがデツドロツクになることがあり得る。
記憶装置コマンドの説明 マイクロコードが、コマンドと８バイトの境界
上の絶対アドレス、及びロツク・バイトと呼ばれ
る単一データ・バイトを供給する。最初のビツ
ト、すなわちビツト０がロツク・ビツトである。
そのバイト内の残りの７ビツトは、処理識別を含
んでいる。記憶装置内で見ると、ロツク・ビツト
の値が“０”のときは、関連する記憶フイールド
が現在ロツクされていず、使用可能なことを意味
する。値が“１”のときは、記憶フイールドがロ
ツクされているか、またはすでに別の処理がそれ
を使用中で、その処理が現在その記憶フイールド
を変更しており、その内容の独占的使用を必要と
していることを意味する。残りの７ビツトは、関
連する記憶フイールドに対するロツクの所有者で
ある現在のまたは最後の処理を識別する。マイク
ロコードがこのコマンドを出すとき、その目的
は、ロツク・バイトに関連する記憶フイールドに
対する独占的アクセスを獲得することである。マ
イクロコードは、高位ビツトの“１”と要求側プ
ロセツサの処理識別を供給する。コマンド、絶対
アドレス及びロツク・バイトが、記憶システムに
渡される。ロツク・ビツトの現状態を知るため
に、アドレスされた記憶位置の最近のコピーが照
合される。ロツク・ビツトの値が“０”の場合、
その記憶位置に新しいロツク・バイトが挿入さ
れ、ロツク・ビツトの値が“１”の場合、その記
憶位置は変更されないままとなり、元の記憶内容
がプロセツサに戻される。絶対アドレスは、L2
キヤツシユ・デイレクトリの探索に使用される。
そのロツク・バイトを含むキヤツシユ行が変更さ
れている場合、L2キヤツシユ行がL3主記憶装置
にフラツシユされてから、テスト及びセツト動作
のためにロツク・バイトが取り出される。メモ
リ・ポートは共用不能資源なので、これによつ
て、データに対する独占的アクセスが保証され
る。L2キヤツシユ・デイレクトリの項目、及び
L2ミニ・デイレクトリ中の対応する項目が無効
にされる。L1状況アレイも探索され、L1キヤツ
シユ・レベルにそのL2キヤツシユ行のコピーが
あればパージされ、当該のL1状況項目がクリア
される。続いて、そのロツク・バイトを含むL3
メモリ行がL2キヤツシユにインページされ、所
期の半行が要求側のL1オペランド・キヤツシユ
にインページされる。このロツク・バイトは、キ
ヤツシユ記憶機構にデータをロードする前に、そ
の記憶位置のロツク・ビツトの現状態に基づいて
条件付きで変更される。アドレスされたバイト
は、処理識別のテストのため、プロセツサに転送
される。比較の結果コマンドと一緒に供給される
ロツク・バイトと一致した場合は、要求側に対し
てロツクが許可されたことを意味し、一致しなか
つた場合は、主記憶装置から戻されたバイト中の
処理識別によつて識別される別の処理によつて、
その記憶フイールドが現在ロツクされていること
を意味する。
記憶装置コマンドの実行 マイクロコードが、コマンドと絶対アドレス及
びローカル記憶からのロツク・バイトをL1キヤ
ツシユに出す。L1キヤツシユは、L1オペラン
ド・キヤツシユ中に関連するL1キヤツシユ行が
存在する場合、それを無効にする。L1キヤツシ
ユは、主コマンド、記憶装置コマンド、絶対アド
レス、及び８バイトの記憶装置データ・インター
フエースのバイト０中のロツク・バイトをL2キ
ヤツシユに転送する。次のサイクルで、L1キヤ
ツシユはテスト及びセツト・コマンドとL1キヤ
ツシユ・セツトを転送する。そのキヤツシユ・セ
ツトは、主記憶装置からL1インページ・データ
を受け取ることになつている。L1キヤツシユ・
ヒツトの場合、現L1キヤツシユ項目のキヤツシ
ユ・セツトが転送される。L1キヤツシユ・ミス
の場合、置換アルゴリズムにより、そのキヤツシ
ユ・セツトがロードすべく選択される。L2制御
装置は、主コマンド、記憶装置コマンド、絶対ア
ドレス、続いてテスト及びセツト・コマンドと
L1Dキヤツシユ・セツトを受け取る。この記憶装
置コマンドはL2キヤツシユに直接アクセスしな
いので、ロツク・バイトを含むデータが代替デー
タ・バツフアにロードされる。L2制御装置は、
後でL1キヤツシユ状況を更新するため、L1Dキ
ヤツシユ・セツトを保持する。要求側プロセツサ
の記憶待ち行列に対する保留中のL2キヤツシ
ユ・インページがない場合、テスト及びセツト・
コマンドはL2キヤツシユ優先順位に入ることが
できる。L2キヤツシユ・サービス優先順位によ
つて選択された後、コマンドはメモリ制御装置に
転送され、アドレスはアドレス／キーに転送され
る。L2制御装置は、テスト及びセツト要求に対
するコマンド・バツフア・インページ保留中ラツ
チをセツトする。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶コマンド・アドレス・バツフア
に保持する。L2キヤツシユ制御装置は、それが
プロセツサL2キヤツシユ記憶機構要求ではない
ので、L2制御装置からコマンドを受け取らない。
メモリ制御装置は、テスト及びセツト・コマンド
とメモリ・ポート識別をL2制御装置から受け取
る。優先順位によつて選択されたとき、メモリ制
御装置は必要な資源を割り振り、記憶装置コマン
ドを活動化する。「テスト及びセツトのために無
効化及びフラツシユ」コマンドはL2制御装置に
転送され、アドレス／キーは絶対アドレスをL2
制御装置に、また物理アドレスをBSU制御装置
に転送するように指示される。メモリ制御装置は
コマンドをBSU制御装置に転送する。この「変
更済みで非ロツクの場合アウトページ・バツフ
ア・アンロード、または未変更で非ロツクの場合
テスト及びセツトのためにインページ」コマンド
は、「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドによつて後で転送さ
れるL2キヤツシユ行状況に基づいて、BSU制御
装置によつて条件付きで実行される。BSU制御
装置は、メモリ制御装置からコマンドを受け取
り、アドレス／キーから物理アドレスを受け取
り、L2制御装置からの状況を待つ。L2制御装置
は、テスト及びセツトのためにL2キヤツシユ行
を無効化しフラツシユするメモリ制御装置コマン
ドを受け取り、L2キヤツシユ・サービス優先順
位によつて選択された後、アドレス／キーのアド
レスを使つてL2キヤツシユ・デイレクトリを探
索する。「変更済みで非ロツクの場合アウトペー
ジ・バツフア・ロード」コマンドがL2キヤツシ
ユ制御装置に転送され、コマンド回答がメモリ制
御装置に転送される。L2デイレクトリの探索か
ら、次の５つの状態のいずれかが生じる。
ケース Ａ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ミスになつたが、同じL2キヤツシユ行
に対する代替プロセツサの以前のL2キヤツシ
ユ・インページが保留中である。アドレス／キー
に情報は転送されない。L2キヤツシユ行状況と
キヤツシユ・セツトがL2キヤツシユ制御装置に
転送され、キヤツシユ・セツト修飾子がL2キヤ
ツシユに転送され、L2キヤツシユ行状況がメモ
リ制御装置に転送される。L2キヤツシユ・ミス
のため、強制的に未変更状況になる。以前のイン
ページ凍結衝突のため、ロツク状況が送られる。
L2キヤツシユ・ミスのため、L1状況アレイの比
較が阻止される。L2キヤツシユ制御装置はL2制
御装置から、「変更済みで非ロツクの場合アウト
ページ・バツフア・ロード」コマンドを受け取
り、L2キヤツシユ行の読取の準備をする。L2キ
ヤツシユ制御装置及びBSU制御装置は、未変更
及びロツクというL2キヤツシユ行状況を受け取
ると、このコマンドをドロツプする。メモリ制御
装置はロツクというL2キヤツシユ行状況を受け
取り、現在のそのコマンドの実行を打ち切る。記
憶装置コマンドは一時保留になつてロツク衝突を
クリアするための時間を与え、その後コマンド全
体の実行を試みてメモリ制御装置の優先順位に入
る。この比較は、テスト及びセツト・コマンドが
L3ポートの所有権を持つとしても、同じL3メモ
リ行をL2キヤツシユに２回ロードする可能性を
防止するために必要である。テスト及びセツト要
求と同じ行に対する代替プロセツサからの以前の
インページ要求が保留中であると仮定する。テス
ト及びセツト要求は、メモリ制御装置が最初に選
択したL2キヤツシユへのインページを実行し、
次いで以前に保留中のインページ要求がメモリ制
御装置にによつて処理される。次に同じL3メモ
リ行が再度L2キヤツシユにインページされ、恐
らくはL2キヤツシユ内に共存コピーを作成する。
ケース Ｂ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ミスとなり、凍結衝突は存在しない。
L2制御装置はアドレス／キーに絶対アドレスを
転送する。L2キヤツシユ行状況とキヤツシユ・
セツトがL2キヤツシユ制御装置に転送され、キ
ヤツシユ・セツト修飾子がL2キヤツシユに転送
され、L2キヤツシユ行状況がメモリ制御装置に
転送される。L2キヤツシユ・ミスのため、強制
的に未変更状況になる。最初のL2デイレクトリ
の探索に続いて、L1及びL2キヤツシユに対する
インページ・シーケンスが実行されるので、テス
ト及びセツト・バイトを含むL3メモリ行に対し
てプロセツサ・インページ凍結レジスタがセツト
される。L2キヤツシユ・ミスのため、L1状況ア
レイの比較が阻止される。アドレス／キーはL2
制御装置から絶対アドレスを受け取り、それを物
理アドレスに変換し、記憶コマンド及びインペー
ジ・アドレス・バツフアに保持する。L2キヤツ
シユ制御装置はL2制御装置から「変更済みで非
ロツクの場合アウトページ・バツフア・ロード」
コマンドを受け取り、L2キヤツシユ行の読取り
の準備をする。L2キヤツシユ制御装置は、未変
更及び非ロツクというL2キヤツシユ行状況を受
け取ると、L2キヤツシユ・インページの準備を
する。BSU制御装置は、未変更及び非ロツクと
いうL2キヤツシユ行状況の結果、「テスト及びセ
ツトのためにインページ」コマンドを開始する。
メモリ制御装置は、L2キヤツシユ・ミス及び非
ロツクというL2キヤツシユ行状況を受け取り、
L1及びL2キヤツシユへのインページのための記
憶位置ロツク・バイトの条件付き変更により、
BSU制御装置がL3メモリ行完全取出しアクセス
を開始したことを知る。L2ミニ・デイレクトリ
項目の無効化は不要である。メモリ制御装置は、
L2制御装置に、保留中のインページに対するL2
キヤツシユ状況をセツトするコマンドを転送し、
テスト及びセツト動作によつてその内容が実際に
変更されるか否かにかかわらず、入力行を変更済
みとマークする。
ケース Ｃ 選択されたL2キヤツシユ行に対して訂正不能
記憶装置エラー表示を伴うロツク、回線保留また
はインページ凍結が活動状態である。アドレス／
キーに情報は転送されない。L2キヤツシユ行状
況及びキヤツシユ・セツトがL2キヤツシユ制御
装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。訂正不能記憶装
置エラー衝突を伴うロツク、回線保留またはイン
ページ凍結のため、L1状況アレイの比較が阻止
される。L2キヤツシユ制御装置はL2制御装置か
ら、「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置とBSU制御装置は、ロツクというL2
キヤツシユ行状況を受け取るとこのコマンドをド
ロツプする。メモリ制御装置は、ロツクという
L2キヤツシユ行状況を受け取り、現在のこのコ
マンドの実行を打ち切る。記憶装置コマンドは一
時保留になつてロツク衝突をクリアするための時
間を与え、その後コマンド全体の実行を試みてメ
モリ制御装置の優先順位に再度入る。
ケース Ｄ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなり、キヤツシユ行は未変更で
ある。L2キヤツシユ項目は無効とマークされる。
L2制御装置はアドレス／キーに絶対アドレスと
L2キヤツシユ・セツトを転送する。L2キヤツシ
ユ行状況とキヤツシユ・セツトがL2キヤツシユ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送され、L2キヤツシユ行状
況がメモリ制御装置に転送される。最初のL2デ
イレクトリの探索に続いてL1及びL2キヤツシユ
に対するインページ・シーケンスが実行されるの
で、テスト及びセツト・バイトを含むL3メモリ
行に対してプロセツサ・インページ凍結レジスタ
がセツトされる。すべてのL1状況アレイが、無
効とマークされたL2キヤツシユ行内に２つのL1
キヤツシユ行のコピーがあるかどうか探索され
る。低位L2キヤツシユ合同式を使つてL1状況ア
レイがアドレスされ、L2キヤツシユ・セツトと
高位合同式がL1状況アレイ出力との比較対象と
して使用される。L1キヤツシユのコピーが見つ
かつた場合、当該のL1／L2アドレス・バスの無
効化が要求される。アドレス・バスに対する要求
がそのL1キヤツシユによつて許可された後、L1
キヤツシユのコピーを無効化するため、L1キヤ
ツシユ合同式とL1キヤツシユ・セツトが、L1オ
ペランド・キヤツシユとL1命令キヤツシユ用に
それぞれ２つずつ同時に当該のプロセツサに転送
される。L1キヤツシユは一定数のサイクルで必
要なアドレス・インターフエースが許可されるこ
とを保証するので、テスト及びセツトのための無
効化及びフラツシユ・コマンドは、ローカル無効
化または相互無効化要求の影響を受けない。アド
レス／キーはL2制御装置から絶対アドレスを受
け取り、それを物理アドレスに変換し、記憶コマ
ンド及びインページ・アドレス・バツフアに保持
する。L2キヤツシユ・セツトは記憶装置コマン
ド・アドレス・バツフアと一緒に保持される。
L2キヤツシユ制御装置はL2制御装置から「変更
済みで非ロツクの場合アウトページ・バツフア・
ロード」コマンドを受け取り、L2キヤツシユ行
の読取りの準備をする。L2キヤツシユ制御装置
は、未変更及び非ロツクというL2キヤツシユ行
状況を受け取ると、L2キヤツシユ・インページ
の準備をする。BSU制御装置は、未変更で非ロ
ツクというL2キヤツシユ行状況の結果、「テスト
及びセツトのためにインページ」コマンドを開始
する。メモリ制御装置は、未変更及び非ロツクと
いうL2キヤツシユ行状況を受け取り、L1及びL2
キヤツシユへのインページのための記憶位置ロツ
ク・バイトの条件付き変更により、BSU制御装
置がL3メモリ行完全取出しアクセスを開始した
ことを知る。メモリ制御装置は、アドレス／キー
中のこのプロセツサに関連する記憶装置コマン
ド・アドレス・バツフアを使つて、L2ミニ・デ
イレクトリ中の当該の項目の無効化を要求する。
メモリ制御装置はL2制御装置に、保留中のイン
ページに対するL2キヤツシユ状況をセツトする
コマンドを転送し、テスト及びセツト動作によつ
てその内容が実際に変更されるか否かにかかわら
ず、入力行を変更済みとマークする。
ケース Ｅ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなり、キヤツシユ行は変更済み
である。L2キヤツシユ行は、その内容がL3主記
憶装置に転送中なので、後で無効とマークされ
る。L2制御装置はアドレス／キーに絶対アドレ
スとL2キヤツシユ・セツトを転送する。L2キヤ
ツシユ行状況とキヤツシユ・セツトがL2キヤツ
シユ制御装置に転送され、キヤツシユ・セツト修
飾子がL2キヤツシユに転送され、L2キヤツシユ
行状況がメモリ制御装置に転送される。最初の
L2デイレクトリの探索に続いてL1及びL2キヤツ
シユに対するインページ・シーケンスが実行され
るので、テスト及びセツト・バイトを含むL3メ
モリ行に対してプロセツサ・インページ凍結レジ
スタがセツトされる。すべてのL1状況アレイが、
無効とマークされたL2キヤツシユ行内に２つの
L1キヤツシユ行のコピーがあるかどうか探索さ
れる。低位L2キヤツシユ合同式を使つてL1状況
アレイがアドレスされ、L2キヤツシユ・セツト
と高位合同式がL1状況アレイ出力との比較対象
として使用される。L1キヤツシユのコピーが見
つかつた場合、当該のL1／L2アドレス・バスの
無効化が要求される。アドレス・バスに対する要
求がそのL1キヤツシユによつて許可された後、
L1キヤツシユのコピーを無効化するため、L1キ
ヤツシユ合同式とL1キヤツシユ・セツトが、L1
オペランド・キヤツシユとL1命令キヤツシユ用
にそれぞれ２つずつ同時に当該のプロセツサに転
送される。L1キヤツシユは一定数のサイクルで
必要なアドレス・インターフエースが許可される
ことを保証するので、「テスト及びセツトのため
に無効化及びフラツシユ」コマンドは、ローカル
無効化または相互無効化要求の影響を受けない。
アドレス／キーはL2制御装置から絶対アドレス
を受け取り、それを物理アドレスに変換し、記憶
コマンド・アドレス・バツフア及びインページ・
アドレス・バツフアに保持する。L2キヤツシ
ユ・セツトは記憶装置コマンド・アドレス・バツ
フアと一緒に保持される。L2キヤツシユ制御装
置はL2制御装置から「変更済みで非ロツクの場
合アウトページ・バツフア・ロード」コマンドを
受け取り、L2キヤツシユ行の読取りの準備をす
る。L2キヤツシユ制御装置は、L2制御装置から
状況を受け取ると、L2キヤツシユ制御装置に、
指定されたL2キヤツシユ合同式とキヤツシユ・
セツトから丸１行をL2制御装置によつて指定さ
れたアウトページ・バツフアに読み出すように指
令する。メモリ制御装置は、変更済み及び非ロツ
クというL2キヤツシユ行状況を受け取り、アド
レス／キー内のこのプロセツサと関連する記憶装
置コマンド・アドレス・バツフアを使つて、L2
ミニ・デイレクトリ中の当該項目の無効化を要求
する。L2キヤツシユ・ヒツト及び変更済みとい
う状況のため、BSU制御装置は廃棄を開始する。
BSU制御装置は、L2キヤツシユ・データ・フロ
ーを介して選択されたメモリ・ポートに丸１行書
込みコマンドとアドレスを転送することにより、
廃棄シーケンスを開始する。アウトページ・バツ
フアからメモリにデータが一時に16バイトずつ転
送される。最後のカツドワードがメモリに転送さ
れた後、BSU制御装置はメモリ制御装置に動作
終了を転送する。メモリ制御装置は、BSU制御
装置から動作終了を受け取ると、L1キヤツシユ
及びL2キヤツシユにインページするため、記憶
位置ロツク・バイトの条件付き変更により全L3
行取出しアクセスを開始する。メモリ制御装置は
L2制御装置に、保留中のインページに対するL2
キヤツシユ状況をセツトするコマンドを転送し、
テスト及びセツト動作によつてその内容が実際に
変更されるか否かにかかわらず、入力行を変更済
みとマークする。メモリ制御装置は、指定された
インページ・バツフアに対するL3メモリ・ポー
トから、テスト及びセツトのために128バイトを
取り出すコマンドをBSU制御装置に送り、アド
レス／キーに、L3物理アドレスをBSU制御装置
に送るように要求する。BSU制御装置は、メモ
リ制御装置からコマンドを受け取り、アドレス／
キーから物理アドレスを受け取り、テスト及びセ
ツトのためのインページを開始する。
ケース B.D.E BSU制御装置は、コマンドとアドレスを主記
憶装置に転送し、所期のポートのメモリ・カード
を選択して、L3メモリ・ポートの128バイトの取
出しを開始する。データが、そのL3メモリ・ポ
ートとの多重コマンド／アドレス及びデータ・イ
ンターフエースを介して、一時に16バイトずつ転
送される。128バイトのL2キヤツシユ行を得るの
に、L3メモリから８回の転送が必要である。カ
ツドワード転送のシーケンスは、プロセツサが要
求したダブルワードを含むカツドワードから始ま
る。最初のカツドワードを受け取ると、L2デー
タ・フローは記憶位置ロツク・バイトを監視し、
代替データ・バツフアに保持されたロツク・バイ
トを使つてデータ・バイトを条件付きで更新す
る。次の３回の転送にL1キヤツシユ行の残りの
部分が含まれる。最後の４回の転送には、L2キ
ヤツシユ行の残り部分が含まれる。プロセツサが
希望するデータは、L2キヤツシユで受け取つた
ままの形でL1キヤツシユに転送され、条件付き
で変更されてL2キヤツシユ・インページ・バツ
フアにロードされる。処理が再開する間に、キヤ
ツシユがロードされてL1キヤツシユ・インペー
ジ動作が完了し、続いてL1キヤツシユ・デイレ
クトリが更新される。L2キヤツシユ・インペー
ジ・バツフアへの最後のデータ転送が完了する間
に、BSU制御装置は当該のプロセツサ・インペ
ージ完了をL2キヤツシユ制御装置に報告する。
L2キヤツシユへの報告中、アドレス／キーがL3
メモリの訂正不能エラー行を監視する。インペー
ジ処理中に訂正不能なエラーが検出された場合、
いくつかの機能が実行される。L1キヤツシユへ
のダブルワードの転送ごとに、同時にデータの状
況を識別するL3訂正不能エラー信号が転送され
る。それを含むL2キヤツシユ行中の残りのカツ
ドワードの状況も要求側プロセツサに報告され
る。プロセツサは、あるインページ要求につい
て、せいぜい１個の記憶装置訂正不能エラー指
示、すなわちアドレス／キーで検出された最初の
それを受け取る。アドレス／キーで検出された最
初の記憶装置訂正不能エラーのダブルワード・ア
ドレスが、要求側プロセツサに対して記録され
る。そのプロセツサが要求したL1キヤツシユ行
中のいずれかのデータに対して記憶装置訂正不能
エラーが生じた場合、記憶装置訂正不能エラーの
処理のための標識がセツトされる。最後に、L2
キヤツシユ・インページ・バツフアに転送された
いずれかのデータに対して訂正不能エラーが生じ
た場合は、アドレス／キーはL2制御装置に、L2
キヤツシユへのインページの完了を妨げる信号を
送る。L2キヤツシユの優先順位により、このプ
ロセツサのインページ完了が処理すべく選択され
る。L2制御装置は、インページ・バツフア書込
みコマンドとL2キヤツシユ合同式をL2キヤツシ
ユ制御装置に送り、インページ完了状況の回答を
メモリ制御装置に送る。L2キヤツシユ・デイレ
クトリの探索から、次の３つの条件のいずれかが
生じる。
ケース １ L2キヤツシユ・インページ・バツフアへのイ
ンページの際に、L3記憶装置訂正不能エラーが
検出された。L2制御装置は、インページ・バツ
フア中に不良データが入つていることを知つて、
L2キヤツシユ・デイレクトリの更新を阻止する。
このL2キヤツシユ・ミス・インページに対して
設定された凍結レジスタがクリアされる。記憶装
置訂正不能エラーを報告するため、このプロセツ
サに対するL1オペランド・キヤツシユ標識がセ
ツトされる。アドレス／キーに情報は転送されな
い。通常ならL2キヤツシユ制御装置及びメモリ
制御装置に転送されるL2キヤツシユ行状況が、
強制的にロツク及び未変更になる。選択された
L2キヤツシユ・セツトがL2キヤツシユ制御装置
に転送され、キヤツシユ・セツト修飾子がL2キ
ヤツシユに転送される。L1キヤツシユ状況アレ
イは変更されない。L2キヤツシユ制御装置がイ
ンページ・バツフア書込みコマンドを受け取り、
L2制御装置からの状況を待つてL2キヤツシユ・
インページを完了すべく、L2行の書込みの準備
をする。L2キヤツシユ制御装置は、L2キヤツシ
ユ・セツトと、ロツク及び未変更というL2キヤ
ツシユ行状況を受け取り、このインページ・バツ
フア書込みコマンドに関連するL2キヤツシユ・
インページ・バツフアに関連する制御装置をリセ
ツトする。L2キヤツシユの更新が取り消され、
BSU制御装置がメモリ制御装置に動作終了を転
送する。メモリ制御装置はロツク及び未変更とい
うL2キヤツシユ行状況を受け取り、プロセツ
サ・インページ要求で保持されていた資源を解放
する。L2ミニ・デイレクトリは更新されない。
ケース ２ L2キヤツシユ制御装置が、置換すべきL2キヤ
ツシユ行を選択する。この場合、置換される行の
状況から、それが変更されていず、したがつて廃
棄する必要はないことが判明する。L2デイレク
トリが、新しいL2キヤツシユ行が存在すること
を反映するように更新される。このL2キヤツシ
ユ・ミス・インページに対して設定された凍結レ
ジスタがクリアされる。選択されたL2キヤツシ
ユ・セツトがアドレス／キーとL2キヤツシユ制
御装置に転送される。置換されたL2キヤツシユ
行の状況がL2キヤツシユ制御装置とメモリ制御
装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送される。構成内のすべての
L1キヤツシユのL1状況アレイが、置換されたL2
キヤツシユ行のコピーがあるかどうか検査され
る。コピーが見つかつた場合、当該の無効化要求
がL1キヤツシユに転送される。置換されたL2キ
ヤツシユ行に対するL1コピー状況が、L1キヤツ
シユ状況からクリアされる。要求側プロセツサの
L1オペランド・キヤツシユのL1状況アレイが、
L1キヤツシユにL1行が存在することを反映する
ように更新される。L1キヤツシユ合同式を用い
てL1状況アレイがアドレスされ、L2キヤツシ
ユ・セツトと高位合同式が、プロセツサ／テスト
及びセツト記憶装置コマンドと一緒に転送された
L1キヤツシユ・セツトによつて選択された項目
に入れるデータとして使われる。L2キヤツシユ
制御装置はインページ・バツフア書込みコマンド
を受け取り、L2制御装置からの状況を待つてL2
キヤツシユ・インページを完了すべく、L2キヤ
ツシユ行の書込みの準備をする。L2キヤツシユ
制御装置は、L2キヤツシユ・セツトと置換され
た行の状況を受け取る。置換された行は変更され
ていないので、L2キヤツシユ制御装置はL2キヤ
ツシユに、インページ・バツフアをL2キヤツシ
ユに書き込むように通知する。これは丸１行の書
込みであり、キヤツシユ・セツトはインターリー
ブされているので、L2キヤツシユ・セツトを使
つて、L2キヤツシユ行の書込みが可能なように
アドレス・ビツト25と26を操作しなければならな
い。BSU制御装置がメモリ制御装置に動作終了
を転送する。アドレス／キーがL2制御装置から
L2キヤツシユ・セツトを受け取る。L2ミニ・デ
イレクトリ更新アドレス・レジスタがインペー
ジ・アドレス・バツフアからセツトされ、L2キ
ヤツシユ・セツトがL2制御装置から受け取られ
る。メモリ制御装置が置換された行の状況を受け
取る。廃棄する必要がないので、メモリ制御装置
はインページ要求で保留にされていた資源を解放
する。メモリ制御装置は、このプロセツサに関連
するL2ミニ・デイレクトリ更新アドレス・レジ
スタを用いてL2ミニ・デイレクトリを更新する
コマンドを、アドレス／キーに転送する。次い
で、メモリ制御装置は現動作を完了済みとマーク
し、要求側プロセツサが再度メモリ資源優先順位
に入ることを許す。
ケース ３ L2キヤツシユ制御装置が、置換すべきL2キヤ
ツシユ行を選択する。この場合、置換される行の
状況から、それが変更されており、したがつて
L2キヤツシユの廃棄が必要なことが判明する。
L2デイレクトリが、新しいL2キヤツシユ行が存
在することを反映するように更新される。この
L2キヤツシユ・ミス・インページに対して設定
された凍結レジスタがクリアされる。デイレクト
リから読み取られたアドレスが、選択されたL2
キヤツシユ・セツトと一緒にアドレス／キーに転
送される。選択されたL2キヤツシユ・セツトが
L2キヤツシユ制御装置に転送される。置換され
たL2キヤツシユ行の状況がL2キヤツシユ制御装
置とメモリ制御装置に転送され、キヤツシユ・セ
ツト修飾子がL2キヤツシユに転送される。構成
内のすべてのL1キヤツシユのL1状況アレイが、
置換されたL2キヤツシユ行のコピーがあるかど
うか検査される。コピーが見つかつた場合、当該
の無効化要求がL1キヤツシユに転送される。置
換されたL2キヤツシユ行に対するL1コピー状況
が、L1キヤツシユ状況からクリアされる。要求
側プロセツサのL1オペランド・キヤツシユのL1
状況アレイが、L2キヤツシユにL1キヤツシユ行
が存在することを反映するように更新される。
L1キヤツシユ合同式を用いてL1状況アレイがア
ドレスされ、L2キヤツシユ・セツトと高位合同
式が、プロセツサ・テスト及びセツト記憶装置コ
マンドと一緒に転送されたL1キヤツシユ・セツ
トによつて選択される項目に入れるデータとして
使われる。L2キヤツシユ制御装置はインペー
ジ・バツフア書込みコマンドを受け取り、L2制
御装置からの状況を待つてL2キヤツシユ・イン
ページを完了すべく、L2行の書込みの準備をす
る。L2キヤツシユ制御装置はL2キヤツシユ・セ
ツトと置換された行の状況を受け取る。置換され
た行は変更されているので、L2キヤツシユ制御
装置はL2キヤツシユに、インページ・バツフア
のデータをL2キヤツシユに書き込む前に、その
インページ・バツフアと対になつたアウトペー
ジ・バツフアに対する丸１行の読取りが必要なこ
とを通知する。これは丸１行のアクセスであり、
キヤツシユ・セツトはインターリーブされている
ので、L2キヤツシユ・セツトを使つて、L2キヤ
ツシユ行のアクセスが可能なようにアドレス・ビ
ツト25と26を操作しなければならない。アドレ
ス／キーがL2制御装置からアウトページ・アド
レスを受け取り、それを物理アドレスに変換し、
L2キヤツシユ・セツトと一緒にアウトページ・
アドレス・バツフアに保持する。L2ミニ・デイ
レクトリ更新アドレス・レジスタがインページ・
アドレス・バツフアからセツトされ、L2キヤツ
シユ・セツトがL2制御装置から受け取られる。
アドレス／キーは、L3メモリ行の書込みの準備
として、BSU制御装置にアウトページ物理アド
レスを転送する。メモリ制御装置が置換された行
の状況を受け取る。廃棄する必要があるので、メ
モリの更新が完了するまで、メモリ制御装置は
L3資源を解放することができない。インページ
に使われたのと同じメモリ・ポートに対して廃棄
が行なわれることが保証される。メモリ制御装置
は、このプロセツサに関連するL2ミニ・デイレ
クトリ更新アドレス・レジスタを用いてL2ミ
ニ・デイレクトリを更新するコマンドを、アドレ
ス／キーに転送する。次いで、メモリ制御装置は
現動作を完了済みとマークし、要求側プロセツサ
が再度メモリ資源優先順位に入ることを許す。
BSU制御装置は、置換されたL2キヤツシユ行が
変更されていることを知つて、アドレス／キーか
らアウトページ・アドレスを受け取つた後、廃棄
手順を開始して、選択されたメモリ・ポートに
L2キヤツシユ・データ・フローを介して丸１行
書込みコマンドとアドレスを転送する。データ
は、アウトページ・バツフアからメモリに一時に
16バイトずつ転送される。最後のカツドワードが
メモリに転送された後、BSU制御装置はメモリ
制御装置に動作終了を転送する。メモリ制御装置
は、BSU制御装置から動作終了を受け取ると、
L3ポートを解放して、メモリ・ポートへのオー
バーラツプしたアクセスを可能にする。
2.4.17 L3行へのメモリ・バツフア転送 用途： Ｓ／370 PGIN（ページイン）命令。
PGIN命令中で使用する場合、以前に実行された
命令に対するすべての記憶が完了することを保証
するために、このコマンドを出す前に、要求側プ
ロセツサの記憶待ち行列は空でなければならな
い。これは、命令開始時にＳ／370アーキテクチ
ヤで必要とされる、直列化及びチエツクポイント
同期動作の一環である。このコマンドは、拡張記
憶機構から主記憶装置へのデータ移動を完了する
ために、メモリ・バツフアへのL4行転送コマン
ドと一緒に使われる。各コマンド対は128バイト
を運ぶので、4Kバイト・ページを処理するため
に、マイクロコード中で32反復のループが確立さ
れる。要求側プロセツサ内で記憶装置活動が開始
する前にこの記憶装置コマンドの活動化が完了す
るように、このコマンドはプロセツサ内で同期さ
れる。記憶システムは、メモリ・バツフアを利用
して、動作記憶装置コマンド対の適正なオーバー
ラツプを保証する。マイクロコードは、構成内の
特定プロセツサが静止する場合、それが訂正不能
記憶装置エラー表示を伴うロツク、回線保留また
はインページ凍結をもたない状態に留まるように
しなければならない。そうならないと、静止プロ
セツサが、要求されたL2キヤツシユ行に、訂正
不能記憶装置エラー表示を伴うロツク、回線保留
またはインページ凍結をもつとき、L3行へのメ
モリ・バツフア転送記憶装置コマンドが完了でき
ないので、ロツクアウト状態になることがある。
記憶装置コマンドの説明 このコマンドは、動作記憶装置コマンド対の後
半部である。このコマンドは、指定されたL3主
記憶装置行に移すべきデータの128バイトの供給
源として、プロセツサに対して以前に割り振られ
たメモリ・バツフアを利用し、この動作の完了時
にそれを解放する。PGINでは、メモリ・バツフ
アへのL4行転送コマンドが第１の記憶装置コマ
ンドである。ここに概略を述べた実施例では、プ
ロセツサが第１の記憶装置コマンドを出してか
ら、メモリ制御装置がこの記憶装置コマンドを活
動化して、割り振られたメモリ・バツフアの内容
をPGIN命令のためにL3メモリに転送させるまで
の間に、別のプロセツサまたはチヤネルがロード
すべきL3メモリ行にアクセスしないことを保証
するものではない。これは、オペレーテイング・
システムが、PGIN命令のためにこの4Kバイト
のページをページングしている最中であり、割り
振られるこの4Kバイトのページ・フレームに対
する同期参照はないはずだとすれば、最小限の露
出と見なされる。
記憶装置コマンドの実行 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスをL1キヤ
ツシユに出す。L1キヤツシユは、絶対アドレス
とアドレス・パス記憶装置コマンドをL2制御装
置に転送し、実際の記憶装置コマンドをメモリ制
御装置に転送する。データ・バス上ではデータは
転送されない。L2制御装置は、主コマンド、記
憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は必要な資源を割り振り、優先順位によつ
て選択されたとき、記憶装置コマンドを活動化す
る。メモリ制御装置は、L2キヤツシユ行を無効
にするコマンドをL2制御装置に転送し、アドレ
ス／キーに、絶対アドレスをL2制御装置に転送
し、物理アドレスをBSU制御装置に転送し、そ
れを含む4Kバイト・ページの参照ビツト及び変
更ビツトを更新するよう要求する。メモリ制御装
置はBSU制御装置にコマンドを転送する。この
コマンド、すなわちL3行へのメモリ・バツフア
転送コマンドは、「非ロツクの場合メモリ制御装
置アクセス実行」コマンドでL2制御装置によつ
て後で転送されるL2キヤツシユ行状況に基づい
て、条件付きでBSU制御装置によつて実行され
る。アドレス／キーは記憶装置コマンド・アドレ
ス・バツフアを使つて、記憶キー・アレイの更新
を開始する。指定された4Kバイト・ページの参
照ビツト及び変更ビツトが“１”にセツトされ
る。BSU制御装置はメモリ制御装置からコマン
ドを受け取り、L2制御装置からの状況を待つ。
L2制御装置はメモリ制御コマンドを受け取り、
L2キヤツシユ・サービス優先順位によつて選択
された後、アドレス／キー・アドレスを使つて
L2キヤツシユ・デイレクトリを探索する。「非ロ
ツクの場合メモリ制御装置アクセス実行」コマン
ドが、BSU制御装置に転送すべくL2キヤツシユ
制御装置に転送され、コマンド回答がメモリ制御
装置に転送される。L2キヤツシユ・デイレクト
リの探索の結果、次の３つの条件のいずれかが生
じる。
ケース １ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ミスになつた。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況とキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。L2キヤツシユ・ミスのた
め、L1状況アレイの比較が阻止される。メモリ
制御装置は、L2キヤツシユ・ミス及び非ロツク
というL2キヤツシユ行状況を受け取る。L2ミ
ニ・デイレクトリの更新は不要である。動作終了
が要求側プロセツサに転送される。BSU制御装
置はL2制御装置から「非ロツクの場合メモリ制
御装置アクセス実行」コマンドを受け取り、アド
レス／キーから物理アドレスを受け取り、L3メ
モリ行の書込みの準備をする。BSU制御装置は、
L2制御装置から非ロツクという状況を受け取る
と、L2データ・フローを介してコマンドとアド
レスを必要なメモリ・ポートに転送することによ
り、L3メモリ行の書込みを開始する。次いで
BSU制御装置は、メモリ・バツフアの内容を、
L3メモリに転送すべく記憶チヤネル・データ・
バツフア機能から適切なL3インターフエース・
レジスタに転送するよう指定する。最後のデータ
がメモリに転送された後、BSU制御装置からメ
モリ制御装置に動作終了が転送される。メモリ制
御装置は、BSU制御装置から動作終了を受け取
ると、L3ポートを解放して、メモリ・ポートに
対するオーバーラツプしたアクセス及びメモリ・
バツフア資源のロツクを可能にする。
ケース ２ アドレスされたL2キヤツシユ行に対して、訂
正不能記憶装置エラー表示を伴うロツク、回線保
留またはインページ凍結が活動状態にある。アド
レス／キーに情報は転送されない。L2キヤツシ
ユ行状況とキヤツシユ・セツトがL2キヤツシユ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送され、L2キヤツシユ行状
況がメモリ制御装置に転送される。訂正不能記憶
装置エラー衝突を伴うロツク、回線保留またはイ
ンページ凍結のため、L1状況アレイの比較が阻
止される。メモリ制御装置は、ロツクというL2
キヤツシユ行状況を受け取り、コマンドの現在の
実行を打ち切る。記憶装置コマンドは一時保留に
なつてロツク衝突をクリアするための時間を与
え、その後コマンド全体の実行を試みて再度メモ
リ制御装置優先順位に入る。BSU制御装置はL2
制御装置から「非ロツクの場合メモリ制御装置ア
クセス実行」コマンドを受け取り、アドレス／キ
ーから物理アドレスを受け取り、L3メモリ行の
書込みの準備をする。BSU制御装置は、L2制御
装置からロツクという状況を受け取ると、このコ
マンドをドロツプする。
ケース ３ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなり、キヤツシユ行は変更済み
または未変更である。L2キヤツシユ項目は無効
とマークされる。L2制御装置は絶対アドレスを
L2キヤツシユ・セツトと共にアドレス／キーに
転送する。L2キヤツシユ行状況とキヤツシユ・
セツトがL2キヤツシユ制御装置に転送され、キ
ヤツシユ・セツト修飾子がL2キヤツシユに転送
され、L2キヤツシユ行状況がメモリ制御装置に
転送される。すべてのL1状況アレイが、無効と
マークされたL2キヤツシユ行内に２つのL1キヤ
ツシユ行のコピーがあるかどうか探索される。低
位L2キヤツシユ合同式を使つてL1状況アレイが
アドレスされ、L2キヤツシユ・セツトと高位合
同式がL1状況アレイ出力との比較対象として使
用される。L1キヤツシユのコピーが見つかつた
場合、当該のL1／L2アドレス・バスの無効化が
要求される。アドレス・バスに対する要求がその
L1キヤツシユによつて許可された後、L1キヤツ
シユのコピーを無効化するため、L1キヤツシユ
合同式とL1キヤツシユ・セツトが、L1オペラン
ド・キヤツシユとL1命令キヤツシユ用にそれぞ
れ２つずつ同時に当該のプロセツサに転送され
る。L1キヤツシユは一定数のサイクルで必要な
アドレス・インターフエースが許可されることを
保証するので、L2キヤツシユ行無効化コマンド
は、ローカル無効化または相互無効化要求の影響
を受けない。アドレス／キーはL2制御装置から
絶対アドレスを受け取り、それを物理アドレスに
変換し、L2キヤツシユ・セツトと一緒に記憶装
置コマンド・アドレス・バツフアに保持する。メ
モリ制御装置は、L2ヒツト及び非ロツクという
L2キヤツシユ行状況を受け取り、アドレス／キ
ー中のこのプロセツサに関連する記憶装置コマン
ド・アドレス・バツフアを使つて、L2ミニ・デ
イレクトリ中の当該の項目の無効化を要求する。
動作終了が要求側プロセツサに転送される。
BSU制御装置はL2制御装置から「非ロツクの場
合メモリ制御装置アクセス実行」コマンドを受け
取り、アドレス／キーから物理アドレスを受け取
り、L3メモリ行の書込みの準備をする。BSU制
御装置は、L2制御装置から非ロツクという状況
を受け取ると、L2データ・フローを介してコマ
ンドとアドレスを必要なメモリ・ポートに転送す
ることにより、L3メモリ行の書込みを開始する。
次いでBSU制御装置は、メモリ・バツフアの内
容を、L3メモリに転送すべく記憶チヤネル・デ
ータ・バツフア機能から適切なL3インターフエ
ース・レジスタに転送するよう指定する。最後の
データがメモリに転送された後、BSU制御装置
からメモリ制御装置に動作終了が転送される。メ
モリ制御装置は、BSUから動作終了を受け取る
と、L3ポートを解放して、メモリ・ポートに対
するオーバーラツプしたアクセス及びメモリ・バ
ツフア資源のロツクを可能にする。
2.4.18 メモリ検査ビツト、冗長ビツト及び特殊
機構レジスタ書込み 用途： 主記憶装置と拡張記憶機構の診断テス
ト。このコマンドは、選択されたメモリ内部レジ
スタのロードを完了するために、主記憶装置記憶
要求と一緒に使用される。このコマンドは、要求
側プロセツサ内で記憶装置活動が開始する前に記
憶装置コマンドが完了するように、プロセツサ内
で同期される。マイクロコードは、構成内の特定
のプロセツサが静止している場合、それが訂正不
能記憶装置エラー表示を伴うロツク、回線保留ま
たはインページ凍結をもたない状態に留まるよう
にしなければならない。そうならないと、静止プ
ロセツサが、要求されたL2キヤツシユ行に、訂
正不能記憶装置エラーを伴うロツク、回線保留ま
たはインページ凍結をもつとき、「メモリ検査ビ
ツト、冗長ビツト及び特殊機能レジスタ書込み」
記憶装置コマンドが完了できないので、ロツクア
ウト状態になることがある。
記憶コマンドの説明 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスを供給す
る。この記憶コマンドは、動作コマンド対の後半
部である。このコマンドは、選択されたメモリ・
ポートに転送すべきデータの供給源として、以前
にロードされたL2キヤツシユ行を使う。選択さ
れたポートのメモリ・カード内の４個の制御チツ
プがすべて書込み動作に関与し、その検査ビツ
ト・レジスタ、冗長ビツト・レジスタ及び特殊機
能レジスタに対する一義的な値を、記憶装置デー
タ・バスからプリセツト位置に受け入れる。各制
御チツプは、それぞれ７ビツトの検査ビツト・レ
ジスタと１ビツトの冗長ビツト・レジスタを維持
する、２つの４バイト・エラー検査及び訂正ネツ
トワークを含んでいる。各制御チツプは特殊機能
レジスタをも維持する。この動作記憶装置コマン
ド対の第１のコマンドは、L2キヤツシユ行をロ
ードする主記憶装置記憶要求である。すべてのデ
ータが、L2キヤツシユ行のカツドワード０の適
切なビツト位置に記憶される。メモリ・ポート
は、この記憶装置コマンドで、１回のデータ転送
を受け入れる。選択されたポート中のメモリ・ア
レイの内容は、この記憶装置コマンドの実行によ
つて影響を受けない。
記憶装置コマンドの実行 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスをL1キヤ
ツシユに出す。L1キヤツシユは、絶対アドレス
とアドレス・パス記憶装置コマンドをL2制御装
置に転送し、実際の記憶装置コマンドをメモリ制
御装置に転送する。データ・バス上ではデータは
転送されない。L2制御装置は、主コマンド、記
憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。メモリ制
御装置は必要な資源を割り振り、優先順位によつ
て選択されたとき、記憶装置コマンドを活動化す
る。変更済み状況をリセツトしL2キヤツシユ行
をフラツシユするコマンドがL2制御装置に転送
され、アドレス／キーは、絶対アドレスをL2制
御装置に転送し、物理アドレスをBSU制御装置
に転送するように指令される。メモリ制御装置は
BSU制御装置にコマンドを転送する。このコマ
ンド、すなわち「変更済みで非ロツクの場合メモ
リ検査ビツト、冗長ビツト及び特殊機能レジスタ
書込み」コマンドは、「変更済みで非ロツクの場
合アウトページ・バツフア・ロード」コマンドで
L2制御装置によつて後で転送されるL2キヤツシ
ユ行状況に基づいて、条件付きでBSU制御装置
によつて実行される。BSU制御装置はメモリ制
御からコマンドを受け取り、L2制御装置からの
状況を待つ。L2制御装置はメモリ制御装置コマ
ンドを受け取り、L2キヤツシユ・サービス優先
順位によつて選択された後、アドレス／キーから
の絶対アドレスを使つてL2キヤツシユ・デイレ
クトリを探索する。「変更済みで非ロツクの場合
アウトページ・バツフア・ロード」コマンドが、
L2キヤツシユ制御装置に転送され、コマンド回
答がメモリ制御装置に転送される。L2キヤツシ
ユ・デイレクトリの探索の結果、次の４つの条件
のいずれかが生じる。
ケース １ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ミスになつた。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況とキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。L2キヤツシユ・ミスのた
め、強制的に未変更状況になる。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置とBSU制御
装置は、未変更及び非ロツクというL2キヤツシ
ユ行状況を受け取ると、このコマンドをドロツプ
する。メモリ制御装置は、L2キヤツシユ・ミス
及び非ロツクというL2キヤツシユ行状況を受け
取り、要求側プロセツサに動作終了を転送してコ
マンドを完了する。
ケース ２ 選択されたL2キヤツシユ行に対して、訂正不
能記憶装置エラー表示を伴うロツク、回線保留ま
たはインページ凍結が活動状態にある。アドレ
ス／キーに情報は転送されない。L2キヤツシユ
行状況とキヤツシユ・セツトがL2キヤツシユ制
御装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置とBSU制御
装置は、ロツクというL2キヤツシユ行状況を受
け取ると、このコマンドをドロツプする。メモリ
制御装置は、ロツクというL2キヤツシユ行状況
を受け取り、コマンドの現在の実行を打ち切る。
記憶装置コマンドは一時的保留になつてロツク衝
突をクリアするための時間を与え、その後コマン
ド全体の実行を試みて再度メモリ制御装置優先順
位に入る。
ケース ３ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は未変
更である。アドレス／キーに情報は転送されな
い。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。「変更済み状況リセツト及びL2行フラツシ
ユ」コマンドのため、L1状況アレイの比較が阻
止される。L2キヤツシユ制御装置はL2制御装置
から「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置とBSU制御装置は、未変更及び非ロ
ツクというL2キヤツシユ行状況を受け取ると、
このコマンドをドロツプする。メモリ制御装置
は、未変更及び非ロツクというL2キヤツシユ行
状況を受け取り、要求側プロセツサに動作終了を
転送してコマンドを完了する。
ケース ４ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は変更
済みである。L2キヤツシユ行は、後で未変更と
マークされる。アドレス／キーに情報は転送され
ない。L2キヤツシユ行状況とキヤツシユ・セツ
トがL2キヤツシユ制御装置に転送され、キヤツ
シユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。「変更済み状況リセツト及びL2行フラツシ
ユ」コマンドのため、L1状況アレイの比較が阻
止される。L2キヤツシユ制御装置はL2制御装置
から「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置は、L2制御装置から状況を受け取る
と、L2キヤツシユに、指定されたL2キヤツシユ
合同式及びキヤツシユ・セツトからの丸一行を
L2制御装置によつて指定されたアウトページ・
バツフアに読み出すよう指令する。メモリ制御装
置はL2キヤツシユ行状況を受け取り、主記憶装
置に対する診断記憶が進行中であることを知る。
変更済みで非ロツクという状況によつて、BSU
制御装置は、L2データ・フローを介してコマン
ドと物理アドレスを指定されたメモリ・ポートに
転送することにより、診断メモリ記憶を開始す
る。カツドワード０だけが、アウトページ・バツ
フアから選択されたメモリ・ポートに転送され
る。データがメモリに転送された後、BSU制御
装置はメモリ制御装置に動作終了を転送する。選
択されたメモリ・カード対が要求された診断書込
みを実行して、記憶装置データ・バス上の適切な
位置から検査ビツト・レジスタ、冗長ビツト・レ
ジスタ及び特殊機能レジスタをロードし、メモリ
制御装置に対するその組合わせ使用中指示をドロ
ツプする。メモリ制御装置は、選択されたメモ
リ・カード対から非使用中を受け取ると、メモ
リ・ポートを解放し、要求側プロセツサに動作終
了を転送する。
2.4.19 メモリ冗長ビツト・アドレス・レジスタ
書込み 用途： 主記憶装置と拡張記憶機構の診断テス
ト。このコマンドは、選択されたメモリ内部レジ
スタのロードを完了するために、主記憶装置記憶
要求と一緒に使用される。このコマンドは、要求
側プロセツサ内で記憶装置活動が開始する前に記
憶装置コマンドが完了するように、プロセツサ内
で同期される。マイクロコードは、構成内の特定
のプロセツサが静止している場合、それが訂正不
能記憶装置エラー表示を伴うロツク、回線保留ま
たはインページ凍結をもたない状態に留まるよう
にしなければならない。そうならないと、静止プ
ロセツサが、要求されたL2キヤツシユ行に、訂
正不能記憶装置エラーを伴うロツク、回線保留ま
たはインページ凍結をもつとき、「メモリ冗長ビ
ツト・アドレス・レジスタ書込み」記憶装置コマ
ンドが完了できないので、ロツクアウト状態にな
ることがある。
記憶コマンドの説明 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスを供給す
る。この記憶コマンドは動作記憶装置コマンド対
の後半部である。このコマンドは選択されたメモ
リ・ポートに転送すべきデータの供給源として、
以前にロードされたL2キヤツシユ行を使う。選
択されたポートのメモリ・カード内の４個の制御
チツプがすべて書込み動作に関与し、その冗長ビ
ツト・アドレス・レジスタに対する一義的な値を
記憶装置データ・バスからプリセツト位置に受け
入れる。各制御チツプは、それぞれ２つの６ビツ
トの冗長ビツト・アドレス・レジスタを維持す
る、２つの４バイト・エラー検査及び訂正ネツト
ワークを含んでいる。この動作コマンド対の第１
のコマンドは、L2キヤツシユ行をロードする主
記憶装置記憶要求である。すべてのデータが、
L2キヤツシユ行のカツドワード０の適切なビツ
ト位置に記憶される。メモリ・ポートは、この記
憶装置コマンドで、１回のデータ転送を受け入れ
る。選択されたポート中のメモリ・アレイの内容
は、この記憶装置コマンドの実行によつて影響を
受けない。
記憶装置コマンドの実行 マイクロコードが、コマンドとL3主記憶装置
中の128バイトの境界上の絶対アドレスをL1キヤ
ツシユに出す。L1キヤツシユは、絶対アドレス
とアドレス・パス記憶装置コマンドをL2制御装
置に転送し、実際の記憶装置コマンドをメモリ制
御装置に転送する。データ・バス上ではデータは
転送されない。L2制御装置は、主コマンド、記
憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置は
コマンド有効をメモリ制御装置及びアドレス／キ
ーに転送する。L2キヤツシユ・サービス優先順
位によつて選択された後、コマンドはメモリ制御
装置に転送され、アドレスはアドレス／キーに転
送される。メモリ制御装置は実際の記憶装置コマ
ンドを受け取り、アドレスが処理されたという
L2制御装置からの信号を待つて、コマンドを優
先順位に入れる。アドレス／キーはL2制御装置
から絶対アドレスを受け取り、それを物理アドレ
スに変換し、記憶装置コマンド・アドレス・バツ
フアに保持する。L2キヤツシユ制御装置は、そ
れがプロセツサL2キヤツシユ記憶機構要求では
ないので、L2制御装置からコマンドを受け取ら
ない。メモリ制御装置は、アドレスがアドレス／
キーに送られたことを示すコマンドとメモリ・ポ
ート識別をL2制御装置から受け取る。優先順位
によつて選択されたとき、メモリ制御装置は必要
な資源を割り振り、記憶装置コマンドを活動化す
る。変更済み状況をリセツトしL2キヤツシユ行
をフラツシユするコマンドがL2制御装置に転送
され、アドレス／キーは、絶対アドレスをL2制
御装置に転送し、物理アドレスをBSU制御装置
に転送するように指令される。メモリ制御装置は
BSU制御装置にコマンドを転送する。このコマ
ンド、すなわち「変更済みで非ロツクの場合メモ
リ冗長ビツト・アドレス・レジスタ書込み」コマ
ンドは、「変更済みで非ロツクの場合アウトペー
ジ・バツフア・ロード」コマンドでL2制御装置
によつて後で転送されるL2キヤツシユ行状況に
基づいて、条件付きでBSU制御装置によつて実
行される。BSU制御装置はメモリ制御装置から
コマンドを受け取り、L2制御装置からの状況を
待つ。L2制御装置はメモリ制御コマンドを受け
取り、L2キヤツシユ・サービス優先順位によつ
て選択された後、アドレス／キーからの絶対アド
レスを使つてL2キヤツシユ・デイレクトリを探
索する。「変更済みで非ロツクの場合アウトペー
ジ・バツフア・ロード」コマンドが、L2キヤツ
シユ制御装置に転送され、コマンド回答がメモリ
制御装置に転送される。L2キヤツシユ・デイレ
クトリの探索の結果、次の４つの条件のいずれか
が生じる。
ケース １ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ミスになつた。アドレス／キーに情
報は転送されない。L2キヤツシユ行状況とキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。L2キヤツシユ・ミスのた
め、強制的に未変更状況になる。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置とBSU制御
装置は、未変更及び非ロツクというL2キヤツシ
ユ行状況を受け取ると、このコマンドをドロツプ
する。メモリ制御装置は、L2キヤツシユ・ミス
及び非ロツクというL2キヤツシユ行状況を受け
取り、要求側プロセツサに動作終了を転送してコ
マンドを完了する。
ケース ２ 選択されたL2キヤツシユ行に対して、訂正不
能記憶装置エラー表示を伴うロツク、回線保留ま
たはインページ凍結が活動状態にある。アドレ
ス／キーに情報は転送されない。L2キヤツシユ
行状況とキヤツシユ・セツトがL2キヤツシユ制
御装置に転送され、キヤツシユ・セツト修飾子が
L2キヤツシユに転送され、L2キヤツシユ行状況
がメモリ制御装置に転送される。「変更済み状況
リセツト及びL2行フラツシユ」コマンドのため、
L1状況アレイの比較が阻止される。L2キヤツシ
ユ制御装置はL2制御装置から「変更済みで非ロ
ツクの場合アウトページ・バツフア・ロード」コ
マンドを受け取り、L2キヤツシユ行の読取りの
準備をする。L2キヤツシユ制御装置とBSU制御
装置は、ロツクというL2キヤツシユ行状況を受
け取ると、このコマンドをドロツプする。メモリ
制御装置は、ロツクというL2キヤツシユ行状況
を受け取り、コマンドの現在の実行を打ち切る。
記憶装置コマンドは一時保留になつてロツク衝突
をクリアするための時間を与え、その後コマンド
全体の実行を試みて再度メモリ制御装置の優先順
位に入る。
ケース ３ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は未変
更である。アドレス／キーに情報は転送されな
い。L2キヤツシユ行状況とキヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。「変更済み状況リセツト及びL2行フラツシ
ユ」コマンドのため、L1状況アレイの比較が阻
止される。L2キヤツシユ制御装置はL2制御装置
から「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置とBSU制御装置は、未変更及び非ロ
ツクというL2キヤツシユ行状況を受け取ると、
このコマンドをドロツプする。メモリ制御装置
は、未変更及び非ロツクというL2キヤツシユ行
状況を受け取り、要求側プロセツサに動作終了を
転送してコマンドを完了する。
ケース ４ L2キヤツシユ・デイレクトリ探索の結果、L2
キヤツシユ・ヒツトとなり、キヤツシユ行は変更
済みである。L2キヤツシユ行は、後で未変更と
マークされる。アドレス／キーに情報は転送され
ない。L2キヤツシユ行状況とキヤツシユ・セツ
トがL2キヤツシユ制御装置に転送され、キヤツ
シユ・セツト修飾子がL2キヤツシユに転送され、
L2キヤツシユ行状況がメモリ制御装置に転送さ
れる。「変更済み状況リセツト及びL2行フラツシ
ユ」コマンドのため、L1状況アレイの比較が阻
止される。L2キヤツシユ制御装置はL2制御装置
から「変更済みで非ロツクの場合アウトページ・
バツフア・ロード」コマンドを受け取り、L2キ
ヤツシユ行の読取りの準備をする。L2キヤツシ
ユ制御装置は、L2制御装置から状況を受け取る
と、L2キヤツシユに、指定されたL2キヤツシユ
合同式及びキヤツシユ・セツトからの丸一行を
L2制御装置によつて指定されたアウトページ・
バツフアに読み出すよう指令する。メモリ制御装
置はL2キヤツシユ行状況を受け取り、主記憶装
置に対する診断記憶が進行中であることを知る。
変更済みで非ロツクという状況によつて、BSU
制御装置は、L2データ・フローを介してコマン
ドと物理アドレスを指定されたメモリ・ポートに
転送することにより、診断メモリ記憶を開始す
る。カツドワード０だけが、アウトページ・バツ
フアから選択されたメモリ・ポートに転送され
る。データがメモリに転送された後、BSU制御
装置はメモリ制御装置に動作終了を転送する。選
択されたメモリ・カード対が要求された診断書込
みを実行して、記憶装置データ・バス上の適切な
位置から冗長ビツト・アドレス・レジスタをロー
ドし、メモリ制御装置に対するその組合わせ使用
中指示をドロツプする。メモリ制御装置は、選択
されたメモリ・カード対から非使用中を受け取る
と、メモリ・ポートを解放し、要求プロセツサに
動作終了を転送する。
2.5 主記憶キー・コマンド 2.5.1 記憶キー取出し 用途： 動的アドレス変換TLBローデイング。
このコマンドは、要求側プロセツサ内で記憶装置
活動が開始する前に記憶キー・コマンドが完了す
るように、プロセツサ内で同期されている。
記憶キー・コマンドの説明 キーで制御される保護をサポートするため、
TLBは記憶キー・アクセス制御ビツト、及び取
出し保護ビツトのうち、L1キヤツシユ内で主記
憶装置要求の一環として保護違反があるかどうか
検査される部分を維持する。このコマンドは、記
憶キー内のこれらのフイールドを後でTLBにロ
ードすべく取り出すために、アドレス変換中に使
用される。
記憶キー・コマンドの実行 アドレス変換ハードウエアが、L1キヤツシユ
に転送すべきコマンドと絶対アドレスを生成す
る。アドレス生成機構内で生成されたアドレス・
ビツト１：19だけが絶対アドレスとして意味があ
る。L1キヤツシユは、アドレツシング例外があ
るかどうか、アドレス検査境界を超えたかどうか
を検査する。アドレツシング例外が存在しない場
合は、記憶キー・コマンドと絶対アドレスのビツ
ト４：19が、L2制御装置に転送される。デー
タ・バスを介してデータは転送されない。L2制
御装置は、主コマンド、記憶装置コマンド、絶対
アドレス、続いて記憶キー取出しコマンドを受け
取る。L2キヤツシユ・サービス優先順位によつ
て選択された後、記憶キー取出しコマンドと絶対
アドレスがアドレス／キーに直接転送される。
L2キヤツシユ制御装置にもメモリ制御装置にも
情報は転送されない。アドレス／キーは、L2制
御装置からコマンドと絶対アドレスを受け取り、
このプロセツサ用の記憶キー取出しアドレス・バ
ツフアに保持する。記憶キー・アレイ・アクセ
ス・バツフアが使用可能な場合は、絶対アドレス
をこのバツフアに入れ、記憶キー・アレイのアク
セスを開始することにより、このコマンドが直ち
に起動される。アレイから記憶キー全体が読み取
られ、アクセス制御ビツトと取出し保護ビツト
が、要求側プロセツサに対するL1記憶装置制御
インターフエースの当該のキー・バス・ビツト部
分に入れられる。バス上の参照ビツト及び変更ビ
ツトが強制的に“０”になり、キー有効ビツトが
活動状態にセツトされる。L2キヤツシユ制御装
置は、これがプロセツサL2キヤツシユ記憶機構
要求ではないので、L2制御装置からコマンドを
受け取らない。この記憶キー・コマンドはメモリ
制御装置の介入なしに完全に処理されるので、メ
モリ制御装置はL2制御装置からコマンドを受け
取らない。要求側プロセツサは、プロセツサ・キ
ー有効ビツトがセツトされたことを、この記憶キ
ー・コマンドに対する動作終了と解釈する。
2.5.2 記憶キー挿入 用途： Ｓ／370 ISK（記憶キー挿入）命令及
び370−XA ISKE（拡張記憶キー挿入）命令をサ
ポートする。このコマンドは、要求側プロセツサ
内で記憶装置活動が開始する前に記憶キー・コマ
ンドが完了するように、プロセツサ内で同期され
る。
記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセツサ参
照／変更ビツト（Ｒ／Ｃ）アレイにアクセスする
ための実アドレスを供給する。アドレス・ビツト
１：19だけが意味がある。全記憶キーを維持する
ための記憶キー・アレイが存在し、プロセツサの
暗示更新に関連する参照ビツト及び変更ビツトを
維持するためのオーバーラツプ・アクセス２ポー
トＲ／Ｃアレイが存在する。全記憶キーに対する
要求では、参照ビツト及び変更ビツトのすべての
コピーにアクセスして、それらを互いに論理和し
て正確な情報を得ることが必要である。
記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスを
L1キヤツシユに出す。L1キヤツシユは、実アド
レスを絶対アドレスに変換する。実アドレスに対
してアドレツシング例外が存在しない場合は、記
憶キー・コマンドと絶対アドレスのビツト４：19
が、L2制御装置とメモリ制御装置に転送される。
データ・バスを介してデータは転送されない。
L2制御装置は、主コマンド、記憶装置コマンド、
絶対アドレス、続いてアドレス・パス・コマンド
を受け取る。L2制御装置がメモリ制御装置とア
ドレス／キーにコマンド有効を転送する。L2キ
ヤツシユ・サービス優先順位によつて選択された
後、コマンドがメモリ制御装置に転送され、アド
レスがアドレス／キーに転送される。メモリ制御
装置は実際の記憶キー・コマンドを受け取り、ア
ドレスが処理されたとのL2制御装置からの信号
を待つてからそのコマンドを優先順位に入れる。
アドレス／キーは、L2制御装置から絶対アドレ
スを受け取り、それを物理アドレスに変換して、
記憶装置コマンド・アドレス・バツフアに保持す
る。L2キヤツシユ制御装置は、それがプロセツ
サL2キヤツシユ記憶機構要求ではないので、L2
制御装置からコマンドを受け取らない。メモリ制
御装置はL2制御装置から、アドレスがアドレ
ス／キーに送られたことを示すコマンドとメモ
リ・ポート識別を受け取る。メモリ制御装置は、
コマンドを記憶キー・アレイ優先順位回路に入れ
ることにより、必要な資源を割り振る。メモリ制
御装置は、記憶キー・アレイに対して活動状態の
以前の記憶キー・コマンドがないとき、このコマ
ンドをアドレス／キーに転送する。アドレス／キ
ーはコマンドを受け取り、コマンドと選択された
アドレスを記憶キー・アレイ・アクセス・バツフ
アに入れる。Ｒ／Ｃアレイは、オーバーラツプ・
アクセス２ポート・アレイである。主記憶装置要
求による更新が両方のポートを利用してはいない
とき、この記憶キー・コマンドが活動化される。
使用可能な最初のポートから１組のＲ／Ｃビツト
が読み取られる。Ｒ／Ｃビツトの現状態は変更さ
れない。最初のＲ／Ｃアレイへのアクセスと並行
して、記憶キー・アレイから4Kバイトのページ
が読み取られる。現状態は変更されない。アドレ
ス／キーはこのとき動作終了でメモリ制御装置に
応答して、許容される最大限のオーバーラツプを
許す。次に他方のＲ／Ｃアレイ・ポートから参照
ビツト及び変更ビツトが読み取られる。現状態は
変更されない。両方のプロセツサＲ／Ｃアレイ・
ポート及び記憶キー・アレイからの参照ビツト及
び変更ビツトのすべてのコピーが互いに論理和さ
れ、記憶キー・アレイから読み取られたアクセス
制御ビツト及び取出し保護ビツトと一緒に、L1
記憶装置制御インターフエースの当該のキー・バ
ス・ビツト位置で要求側プロセツサに送られる。
キー有効ビツトが活動状態にセツトされる。要求
側プロセツサは、プロセツサ・キー有効ビツトが
セツトされたことを、この記憶キー・コマンドに
対する動作終了と解釈する。
2.5.3 参照ビツト・リセツト 用途： Ｓ／370 RRB（参照ビツト・リセツ
ト）命令及び370−XA RRBE（拡張参照ビツ
ト・リセツト）命令をサポートする。このコマン
ドは、要求側プロセツサ内で記憶装置活動が開始
する前に記憶キー・コマンドが完了するように、
プロセツサ内で同期される。
記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセツサ参
照／変更ビツト（Ｒ／Ｃ）アレイにアクセスする
ための実アドレスを供給する。アドレス・ビツト
１：19だけが意味がある。全記憶キーを維持する
ための記憶キー・アレイが存在し、プロセツサの
暗示更新に関連する参照ビツト及び変更ビツトを
維持するためのオーバーラツプ・アクセス２ポー
トＲ／Ｃアレイが存在する。参照ビツト及び変更
ビツトに対する要求では、参照ビツト及び変更ビ
ツトのすべてのコピーにアクセスして、それらを
互いに論理和して正確な情報を得ることが必要で
ある。参照ビツト及び変更ビツトは、適用業務に
対する条件コードを決定するためにマイクロコー
ドが使用する。絶対アドレスによつて指定された
参照ビツトのすべてのコピーが、このコマンド実
行の一環として“０”にリセツトされる。
記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスを
L1キヤツシユに出す。L1キヤツシユは、実アド
レスを絶対アドレスに変換する。実アドレスに対
してアドレツシング例外が存在しない場合は、記
憶キー・コマンドと絶対アドレスのビツト４：19
が、L2制御装置とメモリ制御装置に転送される。
データ・バスを介してデータは転送されない。
L2制御装置は、主コマンド、記憶装置コマンド、
絶対アドレス、続いてアドレス・パス・コマンド
を受け取る。L2制御装置がメモリ制御装置とア
ドレス／キーにコマンド有効を転送する。L2キ
ヤツシユ・サービス優先順位によつて選択された
後、コマンドがメモリ制御装置に転送され、アド
レスがアドレス／キーに転送される。メモリ制御
装置は実際の記憶キー・コマンドを受け取り、ア
ドレスが処理されたとのL2制御装置からの信号
を待つてからそのコマンドを優先順位に入れる。
アドレス／キーは、L2制御装置から絶対アドレ
スを受け取り、それを物理アドレスに変換して、
記憶装置コマンド・アドレス・バツフアに保持す
る。L2キヤツシユ制御装置は、それがプロセツ
サL2キヤツシユ記憶機構要求ではないので、L2
制御装置からコマンドを受け取らない。メモリ制
御装置はL2制御装置から、アドレスがアドレ
ス／キーに送られたことを示すコマンドとメモ
リ・ポート識別を受け取る。メモリ制御装置は、
コマンドを記憶キー・アレイ優先順位回路に入れ
ることにより、必要な資源を割り振る。メモリ制
御装置は、記憶キー・アレイに対して活動状態の
以前の記憶キー・コマンドがないとき、このコマ
ンドをアドレス／キーに転送する。アドレス／キ
ーはコマンドを受け取り、コマンドと選択された
アドレスを記憶キー・アレイ・アクセス・バツフ
アに入れる。Ｒ／Ｃアレイは、オーバーラツプ・
アクセス２ポート・アレイである。主記憶装置要
求による更新が両方のポートを利用してはいない
とき、この記憶キー・コマンドが活動化される。
使用可能な最初のポートから１組のＲ／Ｃビツト
が読み取られ、そのポート中の4Kバイトのペー
ジの参照ビツトが“０”にリセツトされる。最初
のＲ／Ｃアレイへのアクセス及び更新と並行し
て、記憶キー・アレイから4Kバイトのページが
読み取られ、その参照ビツトが“０”にリセツト
される。アドレス／キーはこのとき動作終了でメ
モリ制御装置に応答して、許容される最大限のオ
ーバーラツプを許す。次に他方のＲ／Ｃアレイ・
ポートから参照ビツト及び変更ビツトが読み取ら
れ、そのポート中の4Kバイトのページの参照ビ
ツトが“０”にリセツトされる。両方のプロセツ
サＲ／Ｃアレイ・ポート及び記憶キー・アレイか
らの参照ビツト及び変更ビツトのすべてのコピー
が互いに論理和され、L1記憶装置制御インター
フエースの当該のキー・バス・ビツト位置で要求
側プロセツサに送られる。キー・バス・ビツト位
置にある他のデータ・ビツトはすべて強制的に
“０”にされ、キー有効ビツトが活動状態にセツ
トされる。要求側プロセツサは、プロセツサ・キ
ー有効ビツトがセツトされたことを、この記憶キ
ー・コマンドに対する動作終了と解釈する。
2.5.4 記憶キー・セツト 用途： Ｓ／370 SSK（記憶キー・セツト）命
令及び370−XA SSKE（拡張記憶キー・セツト）
命令をサポートする。マイクロコードは、この記
憶キー・コマンドを出す前に、要求側プロセツサ
に対する記憶待ち行列が空であることを確認しな
ければならない。これは、Ｓ／370アーキテクチ
ヤによる命令開始時に必要とされる、直列化及び
チエツクポイント同期化動作の一環である。この
コマンドは、要求側プロセツサ内で記憶装置活動
が開始する前に記憶キー・コマンドが完了するよ
うに、プロセツサ内で同期される。
記憶キー・コマンドの説明 マイクロコードが、記憶キー及びプロセツサ参
照／変更ビツト（Ｒ／Ｃ）アレイにアクセスする
ための実アドレスを供給する。アドレス・ビツト
１：19だけが意味がある。全記憶キーを維持する
ための記憶キー・アレイが存在し、プロセツサの
暗示更新に関連する参照ビツト及び変更ビツトを
維持するためのオーバーラツプ・アクセス２ポー
トＲ／Ｃアレイが存在する。記憶キーをセツトす
る要求では、Ｒ／Ｃアレイ中の参照ビツト及び変
更ビツトのすべてのコピーを“０”にリセツト
し、記憶キー・アレイに新しい記憶キー値を挿入
することが必要である。
記憶キー・コマンドの実行 マイクロコードが、コマンドと実アドレスを、
供給されるアドレスの下位部分に挿入された７ビ
ツトのキー値と共にL1キヤツシユに出す。L1キ
ヤツシユは、実アドレスを絶対アドレスに変換す
る。実アドレスに対してアドレツシング例外が存
在しない場合は、記憶キー・コマンドと絶対アド
レスのビツト４：19が、L2制御装置とメモリ制
御装置に転送され、キー有効ビツトが活動状態に
セツトされた７ビツトの記憶キーがアドレス／キ
ーに転送される。データ・バスを介してデータは
転送されない。L2制御装置は、主コマンド、記
憶装置コマンド、絶対アドレス、続いてアドレ
ス・パス・コマンドを受け取る。L2制御装置が
メモリ制御装置とアドレス／キーにコマンド有効
を転送する。L2キヤツシユ・サービス優先順位
によつて選択された後、コマンドがメモリ制御装
置に転送され、アドレスがアドレス／キーに転送
される。アドレス／キーは、キー有効ビツトの状
況の変更を知つて、記憶キー・コマンドのための
準備としてプロセツサ・キー・バス・データをラ
ツチする。メモリ制御装置は実際の記憶キー・コ
マンドを受け取り、アドレスが処理されたとの
L2制御装置からの信号を持つてからそのコマン
ドを優先順位に入れる。アドレス／キーは、L2
制御装置から絶対アドレスを受け取り、それを物
理アドレスに変換して、記憶装置コマンド・アド
レス・バツフアに保持する。L2キヤツシユ制御
装置は、それがプロセツサL2キヤツシユ記憶機
構要求ではないので、L2制御装置からコマンド
を受け取らない。メモリ制御装置はL2制御装置
から、アドレスがアドレス／キーに送られたこと
を示すコマンドとメモリ・ポート識別を受け取
る。メモリ制御装置は、コマンドを記憶キー・ア
レイ優先順位回路に入れることにより、必要な資
源を割り振る。メモリ制御装置は、記憶キー・ア
レイに対して活動状態の以前の記憶キー・コマン
ドがないとき、このコマンドをアドレス／キーに
転送する。アドレス／キーはコマンドを受け取
り、コマンドと選択されたアドレスを記憶キー・
アレイ・アクセス・バツフアに入れる。Ｒ／Ｃア
レイは、２ポート・アレイである。主記憶装置要
求による更新が両方のポートを利用してはいない
とき、この記憶キー・コマンドが活動化される。
使用可能な最初のポートから１組のＲ／Ｃビツト
が読み取られ、次いでそのポート中の4Kバイト
のページの参照ビツト及び変更ビツトが“０”に
リセツトされる。最初のＲ／Ｃアレイへのアクセ
ス及び更新と並行して、記憶キー・アレイから
4Kバイトのページが読み取られ、プロセツサ・
キー・レスジタからの新しい７ビツトのキー値が
記憶キー・アレイに記憶される。アドレス／キー
はこのとき動作終了でメモリ制御装置に応答し
て、許容される最大限のオーバーラツプを許す。
次に他方のＲ／Ｃアレイ・ポートから参照ビツト
及び変更ビツトが読み取られ、それらが“０”に
リセツトされる。キー有効ビツトが活動状態にセ
ツトされる。要求側プロセツサは、プロセツサ・
キー有効ビツトがセツトされたことを、この記憶
キー・コマンドに対する動作終了と解釈する。関
連する機械チエツクをこのＳ／370命令のチエツ
クポイントと関連付けることができるように、こ
の有効ビツトは動作の終り近くにセツトされる。
３ 記憶装置ルーチン 3.1 チヤネル記憶装置取出しルーチン 3.1.1 記憶装置取出し、１：８カツドワード、
アクセス例外なし、L2Mデイレクトリ・ヒツ
ト／L2キヤツシユ・ヒツト 共用チヤネル・プロセツサが、アドレス／キー
へのコマンドとアドレスの複数サイクル転送によ
つて、記憶システムにチヤネル記憶装置取出し要
求を出す。４サイクルのコマンド／アドレス転送
がチヤネル・クロツク速度で行なわれる。最初の
転送には、共用チヤネル・プロセツサ（SCHP）
バツフア識別、L3記憶装置取出し要求、及び記
憶アドレス・チエツク境界（ACB）と記憶キー
検査が必要かどうかの指示が含まれる。第２の転
送には、絶対アドレスの低位ビツト16：31が含ま
れる。その次の転送には、絶対アドレスの高位ビ
ツト０：15が含まれ、そのうち４：15がL3主記
憶装置にとつて意味がある。最後の転送には、チ
ヤネル記憶キー、アドレス限界チエツク制御、記
憶キー及びACBチエツク・オーバーライド、及
び７ビツトの記憶フイールド長が含まれる。アド
レス／キーはチヤネル記憶装置要求をチヤネル・
クロツク速度で受け取る。最後の転送の後、チヤ
ネル記憶装置要求保留中ラツチがチヤネル・クロ
ツク速度でセツトされ、チヤネル要求がプロセツ
サ・クロツクに変換される。準安定でなくなつた
とき、SHCPバツフア識別、チヤネル記憶装置要
求及びメモリ・ポート識別がメモリ制御装置に転
送される。アドレス／キーは、メモリ・マツピン
グによつて絶対アドレスを物理アドレスに変換
し、指示された記憶フイールド長に対する停止ア
ドレスまたは終了フイールド・アドレスを計算す
る。メモリ制御装置は、記憶チヤネル・データ・
バツフア識別、記憶装置要求、部分／完全L3メ
モリ行指示、及びメモリ・ポート識別を受け取
り、その要求が別々にL2キヤツシユ・ミニ・デ
イレクトリ及び記憶キー・アレイに対する優先順
位に入る。L2ミニ・デイレクトリに対する現在
活動状態の要求がない場合は、このチヤネル記憶
装置要求が優先順位によつて選択されると、L2
キヤツシユ中にその行があるかどうか調べるコマ
ンドをL2ミニ・デイレクトリに転送させる。ア
ドレス／キーは、当該のアドレスをL2ミニ・デ
イレクトリに転送するよう指令される。記憶キ
ー・アドレスに対する現在活動状態の要求がない
場合は、このチヤネル記憶装置要求が優先順位に
よつて選択されると、アドレス／キーSHCPコマ
ンド・バツフア内のチヤネル記憶装置要求と関連
するアドレス検査及び保護チエツクを実行するコ
マンドをアドレス／キーに転送させる。アドレ
ス／キーは、これらのメモリ制御装置SHCPコマ
ンドを受け取ると、当該のSHCPコマンド・バツ
フアを使つて、どのアドレツシング及び保護チエ
ツクを適用すべきかを決定し、選択された記憶装
置アドレスをL2ミニ・デイレクトリに転送する。
SHCPコマンドが記憶キー・アレイに対するアク
セス権を獲得すると、アドレス／キー動作終了が
メモリ制御装置に戻される。当該のアドレツシン
グ及び保護チエツクが実行され、アクセス例外が
発生しない場合、チヤネル取出し要求の結果、要
求されたL3メモリ行を含む4Kバイトのページの
参照ビツトが“１”にセツトされる。アドレツシ
ング及び保護チエツクの結果がメモリ制御装置に
戻される。L2キヤツシユ・ミニ・デイレクトリ
は、メモリ制御装置コマンドとアドレス／キー・
アドレスを受け取ると、セツト連想式に探索され
てL2キヤツシユ・ヒツトをもたらす。L2キヤツ
シユ状況がメモリ制御装置に戻される。メモリ制
御装置は、L2ミニ・デイレクトリ状況とアドレ
ス／キー状況を受け取ると、アクセス例外が存在
しない場合、チヤネル要求をメモリ優先順位に入
れる。この場合、L2キヤツシユ・ミニ・デイレ
クトリ探索によつてL2ヒツトが指示される。た
だし、L2ミニ・デイレクトリが偽つてL2キヤツ
シユ内に行が存在すると指示することがあるの
で、必要なメモリ・ポートを割り振らなければな
らない。メモリ制御装置は、優先順位によつて選
択されると、必要な資源を割り振り、その要求を
活動化する。チヤネルL2キヤツシユの取出しを
実行するコマンドがL2制御装置に転送される。
アドレス／キーは、選択されたSHCPコマンド・
バツフア・アドレスをL2制御装置とBSU制御装
置に転送するよう指令される。選択された記憶チ
ヤネル・データ・バツフア（SCDB）に対するチ
ヤネルL2キヤツシユの取出しを実行するコマン
ドがBSU制御装置に送られる。アドレス／キー
は、L2キヤツシユ・ミスの場合、選択された絶
対アドレスをL2制御装置に転送し、L3物理アド
レスをBSU制御装置に転送する。L2キヤツシ
ユ・ミスの場合、記憶チヤネル・データ・バツフ
アのロードを制御するため、チヤネル取出しの停
止アドレスと開始アドレスもBSU制御装置に転
送される。BSU制御装置は、メモリ制御装置か
らチヤネルL2取出しコマンドを受け取り、アド
レス／キーから必要なアドレスを受け取り、それ
らを現記憶装置動作のために保持する。BSU制
御装置は、コマンド、停止アドレス及び開始アド
レスをSCDB制御装置に転送し、L2状態を待つて
データ転送を開始する。L2制御装置はメモリ制
御装置コマンドを受け取り、L2キヤツシユ・サ
ービス優先順位によつて選択された後、アドレ
ス／キー・アドレスを使つてL2キヤツシユ・デ
イレクトリを探索する。訂正不能記憶装置エラー
指示が活動状態のプロセツサ・インページ凍結レ
ジスタ及び回線保留レジスタが、チヤネルL2取
出し行アドレスとの一致が見られるかどうか比較
される。一致が生じた場合、強制的にL2キヤツ
シユ・ミス状況になり、チヤネル要求がL3記憶
装置にアクセスする。チヤネルL2取出しコマン
ドがBSU制御装置に転送され、コマンド回答が
メモリ制御装置に転送される。デイレクトリ探索
の場合、L2キヤツシユ・ヒツトとなる。アドレ
ス／キーに情報は転送されない。続いてL2キヤ
ツシユ行状況がBSU制御装置とメモリ制御装置
に転送される。SCDB制御装置は、チヤネルL2取
出しコマンド、記憶チヤネル・データ・バツフア
識別、停止アドレス及び開始アドレスを受け取
り、L2キヤツシユ・データ・フロー機能からの
データを待つ。メモリ制御装置は、L2キヤツシ
ユ・ヒツトというL2キヤツシユ行状況を受け取
り、このチヤネル要求に関連するメモリ・ポート
を解放する。チヤネル要求に対する動作終了がア
ドレス／キーに転送される。L2キヤツシユ状況
を知る前に、L2キヤツシユに対するアクセスを
開始するため、コマンドとアドレスがBSU制御
装置に転送される。L2キヤツシユ内での読取り
アクセスが行なわれ、L2キヤツシユ・ヒツト状
況によつて記憶チヤネル・データ・バツフアへの
転送が開始される。同時に６つのL2キヤツシ
ユ・セツトが読み取られ、４つの読取りサイクル
で各々32バイトがもたらされる。後続のサイクル
で、所期の128バイトが、選択された記憶チヤネ
ル・データ・バツフアに転送するためにラツチさ
れる。データは、128バイトのL2キヤツシユ行内
の１番左の32バイトから１番右の32バイトへと一
時に32バイトずつ記憶チヤネル・データ・バツフ
アに転送される。L2キヤツシユ内にデータが見
つかつたチヤネル記憶装置取出し要求では、フイ
ールド長の如何にかかわらず完全L2キヤツシユ
行が記憶チヤネル・データ・バツフアに転送され
ることに留意されたい。アドレス／キーは、メモ
リ制御装置から動作終了を受け取ると、その指示
をチヤネル・クロツク速度に変換し、「SHCP要
求クリーンで完了」状況で共用チヤネル・プロセ
ツサに応答する。SCDB制御装置は１サイクルに
32バイトずつL2キヤツシユ・データを受け取り、
そのデータを選択された記憶チヤネル・データ・
バツフアにプロセツサ・クロツク速度でゲートす
る。
3.1.2 記憶装置取出し、１：８カツドワード、
アクセス例外なし、L2Mデイレクトリ・ヒツ
ト／L2キヤツシユ・ミス 共用チヤネル・プロセツサが、アドレス／キー
へのコマンドとアドレスの複数サイクル転送によ
つて、記憶システムにチヤネル記憶装置取出し要
求を出す。４サイクルのコマンド／アドレス転送
がチヤネル・クロツク速度で行なわれる。最初の
転送には、共用チヤネル・プロセツサ（SCHP）
バツフア識別、L3記憶装置取出し要求、及び記
憶アドレス・チエツク境界（ACB）と記憶キー
検査が必要かどうかの指示が含まれる。第２の転
送には、絶対アドレスの低位ビツト16：31が含ま
れる。その次の転送には、絶対アドレスの高位ビ
ツト０：15が含まれ、そのうち４：15がL3主記
憶装置にとつて意味がある。最後の転送には、チ
ヤネル記憶キー、アドレス限界チエツク制御、記
憶キー及びACBチエツク、オーバーライド、及
び７ビツトの記憶フイールド長が含まれる。アド
レス／キーはチヤネル記憶装置要求をチヤネル・
クロツク速度で受け取る。最後の転送の後、チヤ
ネル記憶装置要求保留中ラツチがチヤネル・クロ
ツク速度でセツトされ、チヤネル要求がプロセツ
サ・クロツクに変換される。準安定でなくなつた
とき、SHCPバツフア識別、チヤネル記憶装置要
求及びメモリ・ポート識別がメモリ制御装置に転
送される。アドレス／キーは、メモリ・マツピン
グによつて絶対アドレスを物理アドレスに変換
し、指示された記憶フイールド長に対する停止ア
ドレスまたは終了フイールド・アドレスを計算す
る。メモリ制御装置は、記憶チヤネル・データ・
バツフア識別、記憶装置要求、部分／完全L3メ
モリ行指示、及びメモリ・ポート識別を受け取
り、その要求が別々にL2キヤツシユ・ミニ・デ
イレクトリ及び記憶キー・アレイに対する優先順
位に入る。L2ミニ・デイレクトリに対する現在
活動状態の要求がない場合は、このチヤネル記憶
装置要求が優先順位によつて選択されると、L2
キヤツシユ中にその行があるかどうか調べるコマ
ンドをL2ミニ・デイレクトリに転送させる。ア
ドレス／キーは、当該のアドレスをL2ミニ・デ
イレクトリに転送するよう指令される。記憶キ
ー・アドレスに対する現在活動状態の要求がない
場合は、このチヤネル記憶装置要求が優先順位に
よつて選択されると、アドレス／キーSHCPコマ
ンド・バツフア内のチヤネル記憶装置要求と関連
するアドレス検査及び保護チエツクを実行するコ
マンドをアドレス／キーに転送させる。アドレ
ス／キーは、これらのメモリ制御装置SHCPコマ
ンドを受け取ると、当該のSHCPコマンド・バツ
フアを使つて、どのアドレツシング及び保護チエ
ツクを適用すべきかを決定し、選択された記憶装
置アドレスをL2ミニ・デイレクトリに転送。
SHCPコマンドが記憶キー・アレイに対するアク
セス権を獲得すると、アドレス／キー動作終了が
メモリ制御装置に戻される。当該のアドレツシン
グ及び保護チエツクが実行され、アクセス例外が
発生しない場合、チヤネル取出し要求の結果、要
求されたL3メモリ行を含む4Kバイトのページの
参照ビツトが“１”にセツトされる。アドレツシ
ング及び保護チエツクの結果がメモリ制御装置に
戻される。L2キヤツシユ・ミニ・デイレクトリ
は、メモリ制御装置コマンドとアドレス／キー・
アドレスを受け取ると、セツト連想式に探索され
て、L2キヤツシユ・ヒツトをもたらす。L2キヤ
ツシユ状況がメモリ制御装置に戻される。メモリ
制御装置は、L2ミニ・デイレクトリ状況とアド
レス／キー状況を受け取ると、アクセス例外が存
在しない場合、チヤネル要求をメモリ優先順位に
入れる。この場合、L2キヤツシユ・ミニ・デイ
レクトリ探索によつてL2ヒツトが指示される。
ただし、L2ミニ・デイレクトリが偽つてL2キヤ
ツシユ内に行が存在すると指示することがあるの
で、必要なメモリ・ポートを割り振らなければな
らない。メモリ制御装置は、優先順位によつて選
択されると、必要な資源を割り振り、その要求を
活動化する。チヤネルL2キヤツシユの取出しを
実行するコマンドがL2制御装置に転送される。
アドレス／キーは、選択されたSHCPコマンド・
バツフア・アドレスをL2制御装置とBSU制御装
置に転送するよう指令される。選択された記憶チ
ヤネル・データ・バツフア（SCDB）に対するチ
ヤネルL2キヤツシユの取出しを実行するコマン
ドがBSU制御装置に送られる。アドレス／キー
は、L2キヤツシユ・ミスの場合、選択された絶
対アドレスをL2制御装置に転送し、L3物理アド
レスをBSU制御装置に転送する。L2キヤツシ
ユ・ミスの場合、記憶チヤネル・データ・バツフ
アのロードを制御するため、チヤネル取出しの停
止アドレスと開始アドレスもBSU制御装置に転
送される。BSU制御装置は、メモリ制御装置か
らチヤネルL2取出しコマンドを受け取り、アド
レス／キーから必要なアドレスを受け取り、それ
らを現記憶装置動作のために保持する。BSU制
御装置は、コマンド、停止アドレス及び開始アド
レスをSCDB制御装置に転送し、L2状態を待つて
データ転送を開始する。L2制御装置はメモリ制
御装置コマンドを受け取り、L2キヤツシユ・サ
ービス優先順位によつて選択された後、アドレ
ス／キー・アドレスを使つてL2キヤツシユ・デ
イレクトリを探索する。訂正不能記憶装置エラー
指示が活動状態のプロセツサ・インページ凍結レ
ジスタ及び回線保留レジスタが、チヤネルL2取
出し行アドレスとの一致が見られるかどうか比較
される。一致が生じた場合、強制的にL2キヤツ
シユ・ミス状況になり、チヤネル要求がL3記憶
装置にアクセスする。チヤネルL2取出しコマン
ドがBSU制御装置に転送され、コマンド回答が
メモリ制御装置に転送される。デイレクトリ探索
の結果、L2キヤツシユ・ミスとなる。アドレ
ス／キーに情報は転送されない。続いてL2キヤ
ツシユ行状況がBSU制御装置とメモリ制御装置
に転送される。SCDB制御装置は、チヤネルL2取
出しコマンド、記憶チヤネル・データ・バツフア
識別、停止アドレス及び開始アドレスを受け取
り、L2キヤツシユ・データ・フロー機能からの
データを待つ。メモリ制御装置は、L2キヤツシ
ユ・ミスというL2キヤツシユ行状況を受け取る。
BSU制御装置が主記憶装置から要求されたデー
タを取り出さなければならないことを知つて、メ
モリ制御装置はこのチヤネル要求に関連するメモ
リ・ポートのロツクを保持する。L2キヤツシユ
状況を知る前に、L2キヤツシユに対するアクセ
スを開始するため、コマンドとアドレスがBSU
制御装置に転送される。L2キヤツシユ内での読
取りアクセスが行なわれるが、L2キヤツシユ・
ミス状況のために記憶チヤネル・データ・バツフ
アへのデータ転送は妨げられる。BSU制御装置
は、L2データ・フローを介してコマンドとアド
レスを必要なメモリ・ポートに転送することによ
り、L3記憶装置の128バイトの取出しを開始す
る。BSU制御装置は、L2キヤツシユ・ミスのた
め、新しいコマンド、停止アドレス及び開始アド
レスをSCDB制御装置に転送する。SCDB制御装
置は、チヤネルL3取出しコマンド、記憶チヤネ
ル・データ・バツフア識別、停止アドレス及び開
始アドレスを受け取り、L2キヤツシユ・デー
タ・フロー機能からのデータを待つ。このシーケ
ンスでは、SCDB制御装置は１転送当たり16バイ
トの記憶装置データを維持する。L3メモリは要
求された読取りを実行して、データをL3インタ
ーフエース・レジスタに渡し、L2データ・フロ
ーがそれを記憶チヤネル・データ・バツフア機能
に送る。データは必ず指定されたアドレスから順
に左から右へとL3メモリ行中で指定されたバイ
ト数だけ読み取られ、完全カツドワードとして
L2データ・フローに転送される。記憶チヤネ
ル・データ・バツフアに対する最後のデータ転送
が完了する間に、BSU制御装置は動作終了をメ
モリ制御装置に転送する。L3インターフエー
ス・レジスタへのデータ転送の間に、アドレス／
キーはメモリからの訂正不能エラー行を監視す
る。識別されたSHCPバツフアに対するエラー状
況が記録され、要求完了時に共用チヤネル・プロ
セツサに転送される。SCDB制御装置はL2デー
タ・フローから１サイクル毎に16バイトずつL3
記憶装置データを受け取り、そのデータを選択さ
れた記憶チヤネル・データ・バツフアにプロセツ
サ・クロツク速度でゲートする。メモリ制御装置
は、BSU制御装置から動作終了を受け取ると、
L3ポートを解放し、そのチヤネル要求に対する
動作終了をアドレス／キーに戻す。
3.1.3 記憶装置取出し、１：８カツドワード、
アクセス例外なし、L2Mデイレクトリ・ミス 共用チヤネル・プロセツサが、アドレス／キー
へのコマンドとアドレスの複数サイクル転送によ
つて、記憶システムにチヤネル記憶装置取出し要
求を出す。４サイクルのコマンド／アドレス転送
がチヤネル・クロツク速度で行なわれる。最初の
転送には、共用チヤネル・プロセツサ（SCHP）
バツフア識別、L3記憶装置取出し要求、及び記
憶アドレス・チエツク境界（ACB）と記憶キー
検査が必要かどうかの指示が含まれる。第２の転
送には、絶対アドレスの低位ビツト16：31が含ま
れる。その次の転送には、絶対アドレスの高位ビ
ツト０：15が含まれ、そのうち４：15がL3主記
憶装置にとつて意味がある。最後の転送には、チ
ヤネル記憶キー、アドレス限界チエツク制御、記
憶キー及びACBチエツク・オーバーライド、及
び７ビツトの記憶フイールド長が含まれる。アド
レス／キーはチヤネル記憶装置要求をチヤネル・
クロツク速度で受け取る。最後の転送の後、チヤ
ネル記憶装置要求保留中ラツチがチヤネル・クロ
ツク速度でセツトされ、チヤネル要求がプロセツ
サ・クロツクに変換される。準安定でなくなつた
とき、SHCPバツフア識別、チヤネル記憶装置要
求及びメモリ・ポート識別がメモリ制御装置に転
送される。アドレス／キーは、メモリ・マツピン
グによつて絶対アドレスを物理アドレスに変換
し、指示された記憶フイールド長に対する停止ア
ドレスまたは終了フイールド・アドレスを計算す
る。メモリ制御装置は、記憶チヤネル・データ・
バツフア識別、記憶装置要求、部分／完全L3メ
モリ行指示、及びメモリ・ポート識別を受け取
り、その要求が別々にL2キヤツシユ・ミニ・デ
イレクトリ及び記憶キー・アレイに対する優先順
位に入る。L2ミニ・デイレクトリに対する現在
活動状態の要求がない場合は、このチヤネル記憶
装置要求が優先順位によつて選択されると、L2
キヤツシユ中にその行があるかどうか調べるコマ
ンドをL2ミニ・デイレクトリに転送させる。ア
ドレス／キーは、当該のアドレスをL2ミニ・デ
イレクトリに転送するよう指令される。記憶キ
ー・アレイに対する現在活動状態の要求がない場
合は、このチヤネル記憶装置要求が優先順位によ
つて選択されると、アドレス／キーSHCPコマン
ド・バツフア内のチヤネル記憶装置要求と関連す
るアドレス検査及び保護チエツクを実行するコマ
ンドをアドレス／キーに転送させる。アドレス／
キーは、これらのメモリ制御装置SHCPコマンド
を受け取ると、当該のSHCPコマンド・バツフア
を使つて、どのアドレツシング及び保護チエツク
を適用すべきかを決定し、選択された記憶装置ア
ドレスをL2ミニ・デイレクトリに転送。SHCP
コマンドが記憶キー・アレイに対するアクセス権
を獲得すると、アドレス／キー動作終了がメモリ
制御装置に戻される。当該のアドレツシング及び
保護チエツクが実行され、アクセス例外が発生し
ない場合、チヤネル取出し要求の結果、要求され
たL3メモリ行を含む4Kバイトのページの参照ビ
ツトが“１”にセツトされる。アドレツシング及
び保護チエツクの結果がメモリ制御装置に戻され
る。L2キヤツシユ・ミニ・デイレクトリは、メ
モリ制御装置コマンドとアドレス／キー・アドレ
スを受け取ると、セツト連想式に探索されて、
L2キヤツシユ・ミスをもたらす。L2キヤツシユ
状況がメモリ制御装置に戻される。メモリ制御装
置は、L2ミニ・デイレクトリ状況とアドレス／
キー状況を受け取ると、アクセス例外が存在しな
い場合、チヤネル要求をメモリ優先順位に入れ
る。この場合、L2キヤツシユ・ミニ・デイレク
トリ探索によつてL2ミスが指示される。これは、
常にL2ミニ・デイレクトリの探索時のL3キヤツ
シユ行状況の真の指示なので、必要なメモリ・ポ
ートを割り振らなければならない。メモリ制御装
置は、優先順位によつて選択されると、必要な資
源を割り振り、その要求を活動化する。アドレ
ス／キーは、選択されたSHCPコマンド・バツフ
ア・アドレスをBSU制御装置に転送するよう指
令される。選択された記憶チヤネル・データ・バ
ツフア（SCDB）に対するチヤネルL3記憶装置の
取出しを実行するコマンドがBSU制御装置に送
られる。アドレス／キーは、選択されたL3物理
アドレスをBSU制御装置に転送する。記憶チヤ
ネル・データ・バツフアのロードを制御するた
め、チヤネル取出しの停止アドレスと開始アドレ
スもBSU制御装置に転送される。BSU制御装置
は、メモリ制御装置からチヤネルL3取出しコマ
ンドを受け取り、アドレス／キーから必要なアド
レスを受け取り、それらを現記憶装置動作のため
に保持する。BSU制御装置は、L2データ・フロ
ーを介してコマンドとアドレスを必要なメモリ・
ポートに転送することにより、L3記憶装置の取
出しを開始する。BSU制御装置は、そのコマン
ド、停止アドレス及び開始アドレスをSCDB制御
装置に転送する。SCDB制御装置は、チヤネルL3
取出しコマンド、記憶チヤネル・データ・バツフ
ア識別、停止アドレス及び開始アドレスを受け取
り、L2キヤツシユ・データ・フロー機能からの
データを待つ。このシーケンスでは、SCDB制御
装置は１転送当たり16バイトの記憶装置データを
維持する。L3メモリは要求された読取りを実行
して、データをL3インターフエース・レジスタ
に渡し、L2データ・フローがそれを記憶チヤネ
ル・データ・バツフア機能に送る。データは必ず
指定されたアドレスから順に左から右へとL3メ
モリ行中で指定されたバイト数だけ読み取られ、
完全カツドワードとしてL2データ・フローに転
送される。記憶チヤネル・データ・バツフアに対
する最後のデータ転送が完了する間に、BSU制
御装置は動作終了をメモリ制御装置に転送する。
L3インターフエース・レジスタへのデータ転送
の間に、アドレス／キーはメモリからの訂正不能
エラー行を監視する。識別されたSHCPバツフア
に対するエラー状況が記録され、要求完了時に共
用チヤネル・プロセツサに転送される。SCDB制
御装置はL2データ・フローから１サイクルごと
に16バイトずつL3記憶装置データを受け取り、
そのデータを選択された記憶チヤネル・データ・
バツフアにプロセツサ・クロツク速度でゲートす
る。メモリ制御装置は、BSU制御装置から動作
終了を受け取ると、L3ポートを解放し、そのチ
ヤネル要求に対する動作終了をアドレス／キーに
戻す。アドレス／キーは、メモリ制御装置から動
作終了を受け取ると、その指示をチヤネル・クロ
ツク速度に変換し、L3記憶装置から取り出した
データがすべて有効な場合、「SHCP要求クリー
ンで完了」状況で共用チヤネル・プロセツサに応
答する。
3.2 チヤネル記憶装置記憶ルーチン 3.2.1 記憶装置記憶、１：128バイト、アクセス
例外なし、L2Mデイレクトリ・ヒツト／L2キヤ
ツシユ・ヒツト 共用チヤネル・プロセツサが、２段階動作によ
つて記憶システムにチヤネル記憶装置記憶要求を
出す。記憶データはまず記憶チヤネル・データ・
バツフアに転送される。データ転送が首尾よく完
了した後、実際の記憶装置動作を開始するための
コマンドとアドレスがアドレス／キーに転送され
る。共用チヤネル・プロセツサは、チヤネル・デ
ータ・バツフアに８バイトの双方向データ・イン
ターフエースを横切つてデータをSCDB制御装置
にチヤネル・クロツク速度で転送するよう要求す
ることにより、チヤネル記憶装置記憶要求を開始
する。インターフエース上の最初の転送には、記
憶チヤネル・データ・バツフア識別、取出しコマ
ンドまたは記憶コマンド、及び128バイトのバツ
フア内のカツドワード・アドレス、絶対アドレ
ス・ビツト25：27が含まれる。データ転送がそれ
に続いて行なわれ、必ず整数個のカツドワードを
表す２つずつの増分で行なわれる。SCDB制御装
置はコマンド及びデータ転送をチヤネル・クロツ
ク速度で受け取り、チヤネル・クロツク速度で制
御情報を当該の各レジスタにロードし、データを
選択された記憶チヤネル・データ・バツフアにロ
ードする。データは、カツドワード・アドレスで
識別されるカツドワードから順に記憶チヤネル・
データ・バツフアにロードされる。SCDB制御装
置は、最後のデータ転送の次のサイクルで転送エ
コーをドロツプすることにより、チヤネル・デー
タ・バツフアに首尾よく完了したことを通知す
る。次いで、チヤネル・データ・バツフアが共用
チヤネル・プロセツサに、データ転送が首尾よく
完了したことを通知する。共用チヤネル・プロセ
ツサが、アドレス／キーへのコマンドとアドレス
の複数サイクル転送によつて、記憶システムにチ
ヤネル記憶装置記憶要求を出す。４サイクルのコ
マンド／アドレス転送がチヤネル・クロツク速度
で行なわれる。最初の転送には、共用チヤネル・
プロセツサ（SCHP）バツフア識別、L3記憶装
置記憶要求、及び記憶アドレス・チエツク境界
（ACB）と記憶キー検査が必要かどうかの指示が
含まれる。第２の転送には、絶対アドレスの低位
ビツト16：31が含まれる。その次の転送には、絶
対アドレスの高位ビツト０：15が含まれ、そのう
ち４：15がL3主記憶装置にとつて意味がある。
最後の転送には、チヤネル記憶キー、アドレス限
界チエツク制御、記憶キー及びACBチエツク・
オーバーライド、及び７ビツトの記憶フイールド
長が含まれる。アドレス／キーはチヤネル記憶装
置要求をチヤネル・クロツク速度で受け取る。最
後の転送の後、チヤネル記憶装置要求保留中ラツ
チがチヤネル・クロツク速度でセツトされ、チヤ
ネル要求がプロセツサ・クロツクに変換される。
準安定でなくなつたとき、SHCPバツフア識別、
チヤネル記憶装置要求及びメモリ・ポート識別が
メモリ制御装置に転送される。アドレス／キー
は、メモリ・マツピングによつて絶対アドレスを
物理アドレスに変換し、指示された記憶フイール
ド長に対する停止アドレスまたは終了フイール
ド・アドレスを計算する。アドレス／キーは、開
始アドレスとフイールド長を用いて、どのL2半
行がこの記憶要求によつて変更されているかを示
すビツトを、各64バイトの半行ごとに１ビツトず
つ、計２ビツト生成する。これらのビツトは、
L2絶対アドレスのアドレス・ビツト位置27と28
に挿入される。ビツト27が“１”の場合、上位半
行が変更されたことを示し、ビツト28が“１”の
場合は下位半行がが変更されたことを示す。メモ
リ制御装置は、記憶チヤネル・データ・バツフア
識別、記憶装置要求、部分／完全L3メモリ行指
示、及びメモリ・ポート識別を受け取り、その要
求が別々にL2キヤツシユ・ミニ・デイレクトリ
及び記憶キー・アレイに対する優先順位に入る。
L2ミニ・デイレクトリに対する現在活動状態の
要求がない場合は、このチヤネル記憶装置要求が
優先順位によつて選択されると、L2キヤツシユ
中にその行があるかどうか調べるコマンドをL2
ミニ・デイレクトリに転送させる。アドレス／キ
ーは、当該のアドレスをL2ミニ・デイレクトリ
に転送するよう指令される。記憶キー・アレイに
対する現在活動状態の要求がない場合は、このチ
ヤネル記憶装置要求が優先順位によつて選択され
ると、アドレス／キーSHCPコマンド・バツフア
内のチヤネル記憶装置要求と関連するアドレス検
査及び保護チエツクを実行するコマンドをアドレ
ス／キーに転送させる。アドレス／キーは、これ
らのメモリ制御装置SHCPコマンドを受け取る
と、当該のSHCPコマンド・バツフアを使つて、
どのアドレツシング及び保護チエツクを適用すべ
きかを決定し、選択された記憶装置アドレスを
L2ミニ・デイレクトリに転送する。SHCPコマ
ンドが記憶キー・アレイに対するアクセス権を獲
得すると、アドレス／キー動作終了がメモリ制御
装置に戻される。当該のアドレツシング及び保護
チエツクが実行され、アクセス例外が発生しない
場合、チヤネル記憶要求の結果、要求されたL3
メモリ行を含む4Kバイトのページの参照ビツト
及び変更ビツトが“１”にセツトされる。アドレ
ツシング及び保護チエツクの結果がメモリ制御装
置に戻される。L2キヤツシユ・ミニ・デイレク
トリは、メモリ制御装置コマンドとアドレス／キ
ー・アドレスを受け取ると、セツト連想式に探索
されて、L2キヤツシユ・ヒツトをもたらす。L2
キヤツシユ状況がメモリ制御装置に戻される。メ
モリ制御装置は、L2ミニ・デイレクトリ状況と
アドレス／キー状況を受け取ると、アクセス例外
が存在しない場合、チヤネル要求をメモリ優先順
位に入れる。この場合、L2キヤツシユ・ミニ・
デイレクトリ探索によつてL2ヒツトが指示され
る。ただし、L2ミニ・デイレクトリが偽つてL2
キヤツシユ内に行が存在すると指示することがあ
るので、必要なメモリ・ポートを割り振らなけれ
ばならない。メモリ制御装置は、優先順位によつ
て選択されると、インページ・バツフア／アウト
ページ・バツフアの対を含めて必要な資源を割り
振り、その要求を活動化する。アドレス／キー
は、選択されたSHCPコマンド・バツフア・アド
レスをBSU制御装置に転送するよう指令される。
選択された記憶チヤネル・データ・バツフア
（SCDB）からのチヤネルL2キヤツシユの記憶を
実行するコマンドがBSU制御装置に送られる。
アドレス／キーは、L2キヤツシユ・ミスの場合、
選択されたL3物理アドレスをBSU制御装置に転
送する。L2キヤツシユ行の書込みのための記憶
バイト・フラグを生成させるため、チヤネル記憶
の停止アドレスと開始アドレスもBSU制御装置
に転送される。BSU制御装置は、メモリ制御装
置からチヤネルL2記憶コマンドを受け取り、ア
ドレス／キーから必要なアドレスを受け取り、そ
れらを現記憶装置動作のために保持する。BSU
制御装置は、コマンド、停止アドレス及び開始ア
ドレスをSCDB制御装置に転送し、インページ・
バツフア記憶バイト・フラグの生成及びロード
を、記憶チヤネル・データ・バツフアからのデー
タ転送と同期させる。SCDB制御装置は、チヤネ
ルL2記憶コマンド、記憶チヤネル・データ・バ
ツフア識別、停止アドレス及び開始アドレスを受
け取り、選択された記憶チヤネル・データ・バツ
フアの内容の読取りを始める。チヤネルL2記憶
動作では実際に記憶されているバイト数がいくら
であろうと、SCDBは常に記憶チヤネル・デー
タ・バツフアからの128バイトをL2データ・フロ
ーに転送する。カツドワード０及び１から始まつ
て左から右へL2キヤツシユ・インページ・バツ
フアに対して32バイトの転送が４回行なわれる。
最初の記憶チヤネル・データ・バツフアの読取り
と並行して、メモリ制御装置は、チヤネルL2キ
ヤツシユへの記憶を実行するコマンドをL2制御
装置に転送する。アドレス／キーは、選択された
SHCPコマンド・バツフア・アドレスをL2制御
装置に転送するよう指令される。アドレス／キー
が、L2キヤツシユ行半行修飾子を含む変更され
たL2絶対アドレスをL2制御装置に転送する。L2
制御装置はメモリ制御装置コマンドを受け取り、
L2キヤツシユ・サービス優先順位によつて選択
された後、アドレス／キー・アドレスを使つて
L2キヤツシユ・デイレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセツ
サ・インページ凍結レジスタ及び回線保留レジス
タが、チヤネルL2キヤツシユ行アドレスとの一
致が見られるかどうか比較される。一致が生じた
場合、強制的にL2キヤツシユ・ミス状況になり、
チヤネル要求がL3記憶装置にアクセスする。チ
ヤネルL2記憶コマンドがBSU制御装置に転送さ
れ、コマンド回答がメモリ制御装置に転送され
る。デイレクトリ探索の場合、L2キヤツシユ・
ヒツトとなる。これはチヤネル記憶要求なので、
プロセツサ・ロツク・レジスタはそのアドレスと
比較されない。アドレス／キーに情報は転送され
ない。続いてL2キヤツシユ行状況がBSU制御装
置とメモリ制御装置に転送される。半行修飾子す
なわちアドレス／キーからのアドレス・ビツト27
と28の制御下にある変更されたL2キヤツシユ行
の半行のコピーがあるかどうか、すべてのL1状
況アレイが探索される。低位L2キヤツシユ合同
式を使つてL1状況アレイがアドレスされ、L2キ
ヤツシユ・セツトと高位合同式がL1状況アレイ
の出力との比較対象として使用される。L1キヤ
ツシユのコピーが見つかつた場合、当該のL1／
L2アドレス・バスの無効化が要求される。アド
レス・バスに対する要求がそのL1キヤツシユに
よつて許可された後、L1キヤツシユのコピーを
無効化するために、L1キヤツシユ合同式とL1キ
ヤツシユ・セツトが、L1オペランド・キヤツシ
ユ及びL1命令キヤツシユに対してそれぞれ２つ
ずつ、同時に当該のプロセツサに転送される。メ
モリ制御装置は、L2キヤツシユ・ヒツトという
L2キヤツシユ行状況を受け取り、このチヤネル
要求に関連するメモリ・ポートを解放する。チヤ
ネル要求に対する動作終了がアドレス／キーに転
送される。L2キヤツシユ状況を知る前に、L2キ
ヤツシユに対するアクセスを開始するため、コマ
ンドとアドレスがBSU制御装置に転送される。
これは丸１行記憶であり、キヤツシユ・セツトは
インターリーブされているので、L2キヤツシ
ユ・セツトを使つて、L2キヤツシユ行の書込み
ができるようにアドレス・ビツト25と26を操作し
なければならない。L2キヤツシユ・セツトと、
L2ヒツトというL2キヤツシユ行状況を受け取る
と、インページ・バツフア記憶バイト・フラグの
制御下でL2キヤツシユへの丸１行書込みが完了
する。アドレス／キーは、メモリ制御装置から動
作終了を受け取ると、その指示をチヤネル・クロ
ツク速度に変換し、「SHCP要求クリーンで完了」
状況で共用チヤネル・プロセツサに応答する。
3.2.2 記憶装置記憶、１：128バイト、アクセス
例外なし、L2Mデイレクトリ・ヒツト／L2キヤ
ツシユ・ミス 共用チヤネル・プロセツサが、２段階動作によ
つて記憶システムにチヤネル記憶装置記憶要求を
出す。記憶データはまず記憶チヤネル・データ・
バツフアに転送される。データ転送が首尾よく完
了した後、実際の記憶装置動作を開始するための
コマンドとアドレスがアドレス／キーに転送され
る。共用チヤネル・プロセツサは、チヤネル・デ
ータ・バツフアに８バイトの双方向データ・イン
ターフエースを横切つてデータをSCDB制御装置
にチヤネル・クロツク速度で転送するよう要求す
ることにより、チヤネル記憶装置記憶要求を開始
する。インターフエース上の最初の転送には、記
憶チヤネル・データ・バツフア識別、取出しコマ
ンドまたは記憶コマンド、及び128バイトのバツ
フア内のカツドワード・アドレス、絶対アドレ
ス・ビツト25：27が含まれる。データ転送がそれ
に続いて行なわれ、必ず整数個のカツドワードを
表す２つずつの増分で行なわれる。SCDB制御装
置はコマンド及びデータ転送をチヤネル・クロツ
ク速度で受け取り、チヤネル・クロツク速度で制
御情報を当該の各レジスタにロードし、データを
選択された記憶チヤネル・データ・バツフアにロ
ードする。データは、カツドワード・アドレスで
識別されるカツドワードから順に記憶チヤネル・
データ・バツフアにロードされる。SCDB制御装
置は、最後のデータ転送の次のサイクルで転送エ
コーをドロツプすることにより、チヤネル・デー
タ・バツフアに首尾よく完了したことを通知す
る。次いで、チヤネル・データ・バツフアが共用
チヤネル・プロセツサに、データ転送が首尾よく
完了したことを通知する。共用チヤネル・プロセ
ツサが、アドレス／キーへのコマンドとアドレス
の複数サイクル転送によつて、記憶システムにチ
ヤネル記憶装置記憶要求を出す。４サイクルのコ
マンド／アドレス転送がチヤネル・クロツク速度
で行なわれる。最初の転送には、共用チヤネル・
プロセツサ（SCHP）バツフア識別、L3記憶装
置記憶要求、及び記憶アドレス・チエツク境界
（ACB）と記憶キー検査が必要かどうかの指示が
含まれる。第２の転送には、絶対アドレスの低位
ビツト16：31が含まれる。その次の転送には、絶
対アドレスの高位ビツト０：15が含まれ、そのう
ち４：15がL3主記憶装置にとつて意味がある。
最後の転送には、チヤネル記憶キー、アドレス限
界チエツク制御、記憶キー及びACBチエツク・
オーバーライド、及び７ビツトの記憶フイールド
長が含まれる。アドレス／キーはチヤネル記憶装
置要求をチヤネル・クロツク速度で受け取る。最
後の転送の後、チヤネル記憶装置要求保留中ラツ
チがチヤネル・クロツク速度でセツトされ、チヤ
ネル要求がプロセツサ・クロツクに変換される。
準安定でなくなつたとき、SHCPバツフア識別、
チヤネル記憶装置要求及びメモリ・ポート識別が
メモリ制御装置に転送される。アドレス／キー
は、メモリ・マツピングによつて絶対アドレスを
物理アドレスに変換し、指示された記憶フイール
ド長に対する停止アドレスまたは終了フイール
ド・アドレスを計算する。アドレス／キーは、開
始アドレスとフイールド長を用いて、どのL2半
行がこの記憶要求によつて変更されているかを示
すビツトを、各64バイトの半行ごとに１ビツトず
つ、計２ビツト生成する。これらのビツトは、
L2絶対アドレスのアドレス・ビツト位置27と28
に挿入される。ビツト27が“１”の場合、上位半
行が変更されたことを示し、ビツト28が“１”の
場合は下位半行が変更されたことを示す。メモリ
制御装置は、記憶チヤネル・データ・バツフア識
別、記憶装置要求、部分／完全L3メモリ行指示、
及びメモリ・ポート識別を受け取り、その要求が
別々にL2キヤツシユ・ミニ・デイレクトリ及び
記憶キー・アレイに対する優先順位に入る。L2
ミニ・デイレクトリに対する現在活動状態の要求
がない場合は、このチヤネル記憶装置要求が優先
順位によつて選択されると、L2キヤツシユ中に
その行があるかどうか調べるコマンドをL2ミ
ニ・デイレクトリに転送させる。アドレス／キー
は、当該のアドレスをL2ミニ・デイレクトリに
転送するよう指令される。記憶キー・アレイに対
する現在活動状態の要求がない場合は、このチヤ
ネル記憶装置要求が優先順位によつて選択される
と、アドレス／キーSHCPコマンド・バツフア内
のチヤネル記憶装置要求と関連するアドレス検査
及び保護チエツクを実行するコマンドをアドレ
ス／キーに転送させる。アドレス／キーは、これ
らのメモリ制御装置SHCPコマンドを受け取る
と、当該のSHCPコマンド・バツフアを使つて、
どのアドレツシング及び保護チエツクを適用すべ
きかを決定し、選択された記憶装置アドレスを
L2ミニ・デイレクトリに転送する。SHCPコマ
ンドが記憶キー・アレイに対するアクセス権を獲
得すると、アドレス／キー動作終了がメモリ制御
装置に戻される。当該のアドレツシング及び保護
チエツクが実行され、アクセス例外が発生しない
場合、チヤネル記憶要求の結果、要求されたL3
メモリ行を含む4Kバイトのページの参照ビツト
及び変更ビツトが“１”にセツトされる。アドレ
ツシング及び保護チエツクの結果がメモリ制御装
置に戻される。L2キヤツシユ・ミニ・デイレク
トリは、メモリ制御装置コマンドとアドレス／キ
ー・アドレスを受け取ると、セツト連想式に探索
されて、L2キヤツシユ・ヒツトをもたらす。L2
キヤツシユ状況がメモリ制御装置に戻される。メ
モリ制御装置は、L2ミニ・デイレクトリ状況と
アドレス／キー状況を受け取ると、アクセス例外
が存在しない場合、チヤネル要求をメモリ優先順
位に入れる。この場合、L2キヤツシユ・ミニ・
デイレクトリ探索によつてL2ヒツトが指示され
る。ただし、L2ミニ・デイレクトリが偽つてL2
キヤツシユ内に行が存在すると指示することがあ
るので、必要なメモリ・ポートを割り振らなけれ
ばならない。メモリ制御装置は、優先順位によつ
て選択されると、インページ・バツフア／アウト
ページ・バツフアの対を含めて資源を割り振り、
その要求を活動化する。アドレス／キーは、選択
されたSHCPコマンド・バツフア・アドレスを
BSU制御装置に転送するよう指令される。選択
された記憶チヤネル・データ・バツフア
（SCDB）からのチヤネルL2キヤツシユの記憶を
実行するコマンドがBSU制御装置に送られる。
アドレス／キーは、L2キヤツシユ・ミスの場合、
選択されたL3物理アドレスをBSU制御装置に転
送する。L2キヤツシユ行の書込みのための記憶
バイト・フラグを生成させるため、チヤネル記憶
の停止アドレスと開始アドレスもBSU制御装置
に転送される。BSU制御装置は、メモリ制御装
置からチヤネルL2記憶コマンドを受け取り、ア
ドレス／キーから必要なアドレスを受け取り、そ
れらを現記憶装置動作のために保持する。BSU
制御装置は、コマンド、停止アドレス及び開始ア
ドレスをSCDB制御装置に転送し、インページ・
バツフア記憶バイト・フラグの生成及びロード
を、記憶チヤネル・データ・バツフアからのデー
タ転送と同期させる。SCDB制御装置は、チヤネ
ルL2記憶コマンド、記憶チヤネル・データ・バ
ツフア識別、停止アドレス及び開始アドレスを受
け取り、選択された記憶チヤネル・データ・バツ
フアの内容の読取りを始める。チヤネルL2記憶
動作では、実際に記憶されているバイト数がいく
らであろうと、SCDBは常に記憶チヤネル・デー
タ・バツフアからの128バイトをL2データ・フロ
ーに転送する。カツドワード０及び１から始まつ
て左から右へL2キヤツシユ・インページ・バツ
フアに対して32バイトの転送が４回行なわれる。
最初の記憶チヤネル・データ・バツフアの読取り
と並行して、メモリ制御装置は、チヤネルL2キ
ヤツシユの記憶を実行するコマンドをL2制御装
置に転送する。アドレス／キーは、選択された
SHCPコマンド・バツフア・アドレスをL2制御
装置に転送するよう指令される。アドレス／キー
が、L2キヤツシユ行半行修飾子を含む変更され
たL2絶対アドレスをL2制御装置に転送する。L2
制御装置はメモリ制御装置コマンドを受け取り、
L2キヤツシユ・サービス優先順位によつて選択
された後、アドレス／キー・アドレスを使つて
L2キヤツシユ・デイレクトリを探索する。訂正
不能記憶装置エラー指示が活動状態のプロセツ
サ・インページ凍結レジスタ及び回線保留レジス
タが、チヤネルL2記憶行アドレスとの一致が見
られるかどうか比較される。一致が生じた場合、
強制的にL2キヤツシユ・ミス状況になり、チヤ
ネル要求がL3記憶装置にアクセスする。チヤネ
ルL2記憶コマンドがBSU制御装置に転送され、
コマンド回答がメモリ制御装置に転送される。デ
イレクトリ探索の結果、L2キヤツシユ・ミスと
なる。アドレス／キーに情報は転送されない。続
いてL2キヤツシユ行状況がBSU制御装置とメモ
リ制御装置に転送される。L2キヤツシユ・ミス
のため、L1状況アレイの比較は阻止される。メ
モリ制御装置は、L2キヤツシユ・ミスというL2
キヤツシユ行状況を受け取る。メモリ制御装置
は、BSU制御装置が要求されたデータを主記憶
装置に記憶しなければならないことを知つて、こ
のチヤネル要求に関連するメモリ・ポートのロツ
クを保持する。L2キヤツシユ状況を知る前に、
L2キヤツシユに対するアクセスを開始するため、
コマンドとアドレスがBSU制御装置に転送され
る。これは丸１行記憶であり、キヤツシユ・セツ
トはインターリーブされているので、L2キヤツ
シユ・セツトを使つて、L2キヤツシユ行の書込
みができるようにアドレス・ビツト25と26を操作
しなければならない。L2キヤツシユ・セツトと、
L2ミスというL2キヤツシユ行状況を受け取ると、
丸１行書込みが取り消される。BSU制御装置は、
L2キヤツシユ・ミスのため、新しいコマンド、
停止アドレス及び開始アドレスをSCDB制御装置
に転送する。SCDB制御装置は、チヤネルL3記憶
コマンド、記憶チヤネル・データ・バツフア識
別、停止アドレス及び開始アドレスを受け取り、
選択された記憶チヤネル・データ・バツフアの内
容の読取りを始める。チヤネルL3記憶動作では、
SCDBは、必要なカツドワードだけを、後でL3記
憶装置に転送すべく記憶チヤネル・データ・バツ
フアからL2データ・フローに転送する。カツド
ワードの転送は開始アドレスから始まり、停止ア
ドレスまで順次進行する。BSU制御装置はメモ
リ・ポートを選択し、記憶チヤネル・データ・バ
ツフアから最初のカツドワードがL2データ・フ
ロー上にラツチされ１サイクル前に、コマンドと
アドレスをメモリ・カードに転送する。次いで、
BSU装置は、当該数のカツドワードを記憶チヤ
ネル・データ・バツフアからL3インターフエー
ス・レジスタを介してL3メモリにゲートする。
選択されたメモリ・ポートに最後のデータが転送
された後、BSU制御装置はメモリ制御装置に動
作終了を転送する。メモリ制御装置は、丸１行記
憶が進行中の場合、BSU動作終了に基づいてメ
モリ・ポートを解放して、メモリ・ポートに対す
るオーバーラツプしたアクセスを可能にし、その
チヤネル要求に対する動作終了をアドレス／キー
に転送する。丸１行記憶が進行中でない場合、メ
モリ制御装置は、選択されたメモリ・ポートから
L3使用中がドロツプされるのを待つてからL3メ
モリ・ポートを解放するが、BSU動作終了に基
づいてそのチヤネル要求に対する動作終了をアド
レス／キーに転送する。アドレス／キーは、メモ
リ制御装置から動作終了を受け取ると、その指示
をチヤネル・クロツク速度に変換し、「SHCP要
求クリーンで完了」状況で共用チヤネル・プロセ
ツサに応答する。
3.2.3 記憶装置記憶、１：128バイト、アクセス
例外なし、L2Mデイレクトリ・ミス 共用チヤネル・プロセツサが、２段階動作によ
つて記憶システムにチヤネル記憶装置記憶要求を
出す。記憶データはまず記憶チヤネル・データ・
バツフアに転送される。データ転送が首尾よく完
了した後、実際の記憶装置動作を開始するための
コマンドとアドレスがアドレス／キーに転送され
る。共用チヤネル・プロセツサは、チヤネル・デ
ータ・バツフアに８バイトの双方向データ・イン
ターフエースを横切つてデータをSCDB制御装置
にチヤネル・クロツク速度で転送するよう要求す
ることにより、チヤネル記憶装置記憶要求を開始
する。インターフエース上の最初の転送には、記
憶チヤネル・データ・バツフア識別、取出しコマ
ンドまたは記憶コマンド、及び128バイトのバツ
フア内のカツドワード・アドレス、絶対アドレ
ス・ビツト25：27が含まれる。データ転送がそれ
に続いて行なわれ、必ず整数個のカツドワードを
表す２つずつの増分で行なわれる。SCDB制御装
置はコマンド及びデータ転送をチヤネル・クロツ
ク速度で受け取り、チヤネル・クロツク速度で制
御情報を当該の各レジスタにロードし、データを
選択された記憶チヤネル・データ・バツフアにロ
ードする。データは、カツドワード・アドレスで
識別されたカツドワードから順に記憶チヤネル・
データ・バツフアにロードされる。SCDB制御装
置は、最後のデータ転送の次のサイクルで転送エ
コーをドロツプすることにより、チヤネル・デー
タ・バツフアに首尾よく完了したことを通知す
る。次いで、チヤネル・データ・バツフアが共用
チヤネル・プロセツサに、データ転送が首尾よく
完了したことを通知する。共用チヤネル・プロセ
ツサが、アドレス／キーへのコマンドとアドレス
の複数サイクル転送によつて、記憶システムにチ
ヤネル記憶装置記憶要求を出す。４サイクルのコ
マンド／アドレス転送がチヤネル・クロツク速度
で行なわれる。最初の転送には、共用チヤネル・
プロセツサ（SCHP）バツフア識別、L3記憶装
置記憶要求、及び記憶アドレス・チエツク境界
（ACB）と記憶キー検査が必要かどうかの指示が
含まれる。第２の転送には、絶対アドレスの低位
ビツト16：31が含まれる。その次の転送には、絶
対アドレスの高位ビツト０：15が含まれ、そのう
ち４：15がL3主記憶装置にとつて意味がある。
最後の転送には、チヤネル記憶キー、アドレス限
界チエツク制御、記憶キー及びACBチエツク・
オーバーライド、及び７ビツトの記憶フイールド
長が含まれる。アドレス／キーはチヤネル記憶装
置要求をチヤネル・クロツク速度で受け取る。最
後の転送の後、チヤネル記憶装置要求保留中ラツ
チがチヤネル・クロツク速度でセツトされ、チヤ
ネル要求がプロセツサ・クロツクに変換される。
準安定でなくなつたとき、SHCPバツフア識別、
チヤネル記憶装置要求及びメモリ・ポート識別が
メモリ制御装置に転送される。アドレス／キー
は、メモリ・マツピングによつて絶対アドレスを
物理アドレスに変換し、指示された記憶フイール
ド長に対する停止アドレスまたは終了フイール
ド・アドレスを計算する。アドレス／キーは、開
始アドレスとフイールド長を用いて、どのL2半
行がこの記憶要求によつて変更されているかを示
すビツトを、各64バイトの半行ごとに１ビツトず
つ、計２ビツト生成する。これらのビツトは、
L2絶対アドレスのアドレス・ビツト位置27と28
に挿入される。ビツト27が“１”の場合、上位半
行が変更されたことを示し、ビツト28が“１”の
場合は下位半行が変更されたことを示す。メモリ
制御装置は、記憶チヤネル・データ・バツフア識
別、記憶装置要求、部分／完全L3メモリ行指示、
及びメモリ・ポート識別を受け取り、その要求が
別々にL2キヤツシユ・ミニ・デイレクトリ及び
記憶キー・アレイに対する優先順位に入る。L2
ミニ・デイレクトリに対する現在活動状態の要求
がない場合は、このチヤネル記憶装置要求が優先
順位によつて選択されると、L2キヤツシユ中に
その行があるかどうか調べるコマンドをL2ミ
ニ・デイレクトリに転送させる。アドレス／キー
は、当該のアドレスをL2ミニ・デイレクトリに
転送するよう指令される。記憶キー・アレイに対
する現在活動状態の要求がない場合は、このチヤ
ネル記憶装置要求が優先順位によつて選択される
と、アドレス／キーSHCPコマンド・バツフア内
のチヤネル記憶装置要求と関連するアドレス検査
及び保護チエツクを実行するコマンドをアドレ
ス／キーに転送させる。アドレス／キーは、これ
らのメモリ制御装置SHCPコマンドを受け取る
と、当該のSHCPコマンド・バツフアを使つて、
どのアドレツシング及び保護チエツクを適用すべ
きかを決定し、選択された記憶装置アドレスを
L2ミニ・デイレクトリに転送する。SHCPコマ
ンドが記憶キー・アレイに対するアクセス権を獲
得すると、アドレス／キー動作終了がメモリ制御
装置に戻される。当該のアドレツシング及び保護
チエツクが実行され、アクセス例外が発生しない
場合、チヤネル記憶要求の結果、要求されたL3
メモリ行を含む4Kバイトのページの参照ビツト
及び変更ビツトが“１”にセツトされる。アドレ
ツシング及び保護チエツクの結果がメモリ制御装
置に戻される。L2キヤツシユ・ミニ・デイレク
トリは、メモリ制御装置コマンドとアドレス／キ
ー・アドレスを受け取ると、セツト連想式に探索
されて、L2キヤツシユ・ミスをもたらす。L2キ
ヤツシユ状況がメモリ制御装置に戻される。メモ
リ制御装置は、L2ミニ・デイレクトリ状況とア
ドレス／キー状況を受け取ると、アクセス例外が
存在しない場合、チヤネル要求をメモリ優先順位
に入れる。この場合、L2キヤツシユ・ミニ・デ
イレクトリ探索によつてL2ミスが指示される。
これは、常にL2ミニ・デイレクトリの探索時の
L3キヤツシユ行状況の真の指示なので、必要な
メモリ・ポートを割り振らなければならない。メ
モリ制御装置は、優先順位によつて選択される
と、インページ・バツフア／アウトページ・バツ
フアの対を含めて資源を割り振り、その要求を活
動化する。アドレス／キーは、選択されたSHCP
コマンド・バツフア・アドレスをBSU制御装置
に転送するよう指令される。選択された記憶チヤ
ネル・データ・バツフア（SCDB）からのチヤネ
ルL3記憶装置の記憶を実行するコマンドがBSU
制御装置に送られる。アドレス／キーは、選択さ
れたL3物理アドレスをBSU制御装置に転送する。
L3記憶装置へのカツドワード転送数を識別する
ため、チヤネル記憶の停止アドレスと開始アドレ
スもBSU制御装置に転送される。BSU制御装置
は、メモリ制御装置からチヤネルL3記憶コマン
ドを受け取り、アドレス／キーから必要なアドレ
スを受け取り、それらを現記憶装置動作のために
保持する。BSU制御装置は、コマンド、停止ア
ドレス及び開始アドレスをSCDB制御装置に転送
する。BSU制御装置は、L2キヤツシユ・ミスの
ための、新しいコマンド、停止アドレス及び開始
アドレスをSCDB制御装置に転送する。SCDB制
御装置は、チヤネルL3記憶コマンド、記憶チヤ
ネル・データ・バツフア識別、停止アドレス及び
開始アドレスを受け取り、選択された記憶チヤネ
ル・データ・バツフアの内容の読取りを始める。
チヤネルL3記憶動作では、SCDBは、必要なカツ
ドワードだけを、後でL3記憶装置に転送すべく
記憶チヤネル・データ・バツフアからL2デー
タ・フローに転送する。カツドワードの転送は開
始アドレスから始まり、停止アドレスまで順次進
行する。BSU制御装置はメモリ・ポートを選択
し、記憶チヤネル・データ・バツフアから最初の
カツドワードがL2データ・フロー上にラツチさ
れる１サイクル前に、コマンドとアドレスをメモ
リ・カードに転送する。次いで、BSU装置は、
当該数のカツドワードを記憶チヤネル・データ・
バツフアからL3インターフエース・レジスタを
介してL3メモリにゲートする。選択されたメモ
リ・ポートに最後のデータが転送された後、
BSU制御装置はメモリ制御装置に動作終了を転
送する。メモリ制御装置は、丸１行記憶が進行中
の場合、BSU動作終了に基づいてメモリ・ポー
トを解放して、メモリ・ポートに対するオーバー
ラツプしたアクセスを可能にし、そのチヤネル要
求に対する動作終了をアドレス／キーに転送す
る。丸１行記憶が進行中でない場合、メモリ制御
装置は、選択されたメモリ・ポートからL3使用
中がドロツプされるのを待つてからL3メモリ・
ポートを解放するが、BSU動作終了に基づいて
そのチヤネル要求に対する動作終了をアドレス／
キーに転送する。アドレス／キーは、メモリ制御
装置から動作終了を受け取ると、その指示をチヤ
ネル・クロツク速度に変換し、「SHCP要求クリ
ーンで完了」状況で共用チヤネル・プロセツサに
応答する。
3.3 チヤネル記憶装置コマンド 3.3.1 L4行への記憶チヤネル・データ・バツフア
転送 用途： チヤネル入出力装置から拡張記憶機構
への直接データ転送の370−XAサポート。許可
及び保護チエツクがチヤネル・マイクロコードに
よつて行なわれる。チヤネル・マイクロコード
は、このコマンドを出す前に、チヤネル・コマン
ド・ワードのデータ・アドレス・フイールドで指
示されたL4拡張記憶機構ブロツク番号が構成内
で利用できることを確認しなければならない。拡
張記憶機構ブロツク番号は、マイクロコードによ
つてL4拡張記憶機構の絶対アドレスに変換され
なければならない。このアドレスがひとたび生成
されると、記憶システムに供給され、L4アドレ
ス・ビツト３：24が記憶装置のアドレス・ビツト
位置３：24に入れられる。
記憶コマンドの説明 このコマンドは、共用チヤネル・プロセツサ
に、データを入出力装置からチヤネル・サブシス
テムを介してL4拡張記憶機構に移動させる。こ
のコマンドは、L4拡張記憶機構の128バイトのデ
ータを、選択された記憶チヤネル・データ・バツ
フアから、この記憶装置コマンド中で指定された
L4絶対アドレスに移すように設計されている。
このL4絶対アドレスは128バイトの境界上になけ
ればならない。このコマンドと、L3主記憶装置
への128バイト・チヤネル記憶装置記憶コマンド
の重要な違いは、データの宛先が異なること、及
びL4拡張記憶機構の場合には記憶サブシステム
側でアドレス検査及び保護チエツクが必要でない
ことだけである。
記憶装置コマンドの実行 共用チヤネル・プロセツサは、チヤネル・デー
タ・バツフアに、８バイトの双方向データ・イン
ターフエースを横切つてSCDB制御装置にデータ
をチヤネル・クロツク速度で転送するよう要求す
ることにより、L4行へのチヤネル・バツフア転
送コマンドを開始する。インターフエース上の最
初の転送には、記憶チヤネル・データ・バツフア
識別、取出しコマンドまたは記憶コマンド、及び
128バイトのバツフア内のカツドワード・アドレ
ス、絶対アドレス・ビツト25：27（■000■でなけ
ればならない）が含まれる。続いて16回のデータ
転送が行なわれる。SCDB制御装置はコマンド及
びデータ転送をチヤネル・クロツク速度で受け取
り、チヤネル・クロツク速度で制御情報を当該の
レジスタにロードし、データを選択された記憶チ
ヤネル・データ・バツフアにロードする。データ
は、カツドワード・アドレスで識別されるカツド
ワードから順に記憶チヤネル・データ・バツフア
にロードされる。SCDB制御装置は、最後のデー
タ転送の１サイクル後に転送エコーをドロツプす
ることにより、首尾よく完了したことをチヤネ
ル・データ・バツフアに通知する。次いでチヤネ
ル・データ・バツフアは、データ転送が首尾よく
完了したことを共用チヤネル・プロセツサに通知
する。共用チヤネル・プロセツサが、アドレス／
キーへのコマンドとアドレスの複数サイクル転送
によつて、記憶システムにチヤネル記憶装置コマ
ンドを出す。４サイクルのコマンド／アドレス転
送がチヤネル・クロツク速度で行なわれる。最初
の転送には、共用チヤネル・プロセツサ
（SCHP）バツフア識別、及びL4記憶機構へのチ
ヤネル・バツフア転送コマンドが含まれる。第２
の転送には、絶対アドレスの低位ビツト16：31が
含まれる。そのうち、16：24がL4拡張記憶機構
にとつて意味がある。アドレス・ビツト25：31は
ゼロでなければならない。その次の転送には、絶
対アドレスの高位ビツト０：15が含まれ、そのう
ち３：15がL4拡張記憶機構にとつて意味がある。
最後の転送には、７ビツトの記憶フイールド長が
含まれる。フイールド長は長さ128バイトに指定
しなければならない。アドレス／キーはチヤネル
記憶装置コマンドをチヤネル・クロツク速度で受
け取る。最後の転送の後、チヤネル記憶装置要求
保留中ラツチがチヤネル・クロツク速度でセツト
され、チヤネル・コマンドがプロセツサ・クロツ
クに変換される。準安定でなくなつたとき、
SHCPバツフア識別、チヤネル記憶装置コマンド
及及びメモリ・ポート識別がメモリ制御装置に転
送される。メモリ制御装置は、記憶チヤネル・デ
ータ・バツフア識別、L4行へのチヤネル・バツ
フア転送記憶装置コマンド、及びL4メモリ・ポ
ート識別を受け取り、その要求の記憶キーアレイ
に対する優先順位に入る。この優先順位経路は、
メモリ制御装置がアドレス／キーによつてこれが
有効な要求であることを確認できるようにするの
に使用される。記憶キー・アレイに対する現在活
動状態の要求がない場合は、このチヤネル記憶装
置要求が優先順位によつて選択されると、アドレ
ス／キーSHCPコマンド・バツフア内のチヤネル
記憶装置コマンドに関連する妥当性状況を転送す
るコマンドをアドレス／キーに転送させる。アド
レス／キーは、このメモリ制御装置SHCPコマン
ドを受け取ると、動作終了でメモリ制御装置に応
答する。SHCP記憶装置コマンドの妥当性状況が
メモリ制御装置に転送される。メモリ制御装置
は、アドレス／キー状況を受け取ると、それが有
効なコマンドである場合、そのチヤネル・コマン
ドをメモリ優先順位に入れる。メモリ制御装置
は、優先順位によつて選択されると、必要な資源
を割り振り、そのコマンドを活動化する。アドレ
ス／キーは、選択されたSHCPコマンド・バツフ
ア・アドレスをBSU制御装置に転送するよう指
令される。選択された記憶チヤネル・データ・バ
ツフア（SCDB）からの丸１行L4記憶機構の記憶
を実行するコマンドがBSU制御装置に送られる。
アドレス／キーは、選択されたL4絶対アドレス
とカード対の選択をBSU制御装置に転送する。
BSU制御装置は、メモリ制御装置からL4行への
チヤネル・バツフア転送コマンドを受け取り、ア
ドレス／キーからL4絶対アドレスとL4カード対
の選択を受け取る。BSU制御装置は、コマンド
をSCDB制御装置に転送する。SCDB制御装置
は、L4行へのチヤネル・バフア転送コマンド、
記憶チヤネル・データ・バツフア識別を受け取
り、選択された記憶チヤネル・データ・バツフア
の内容の読取りを開始する。SCDB制御装置は、
記憶チヤネル・データ・バツフアからカツドワー
ドを０から７まで順次転送する。BSU制御装置
は、コマンドとアドレスをL2データ・フローを
介してL4メモリ・ポートに転送することにより、
L4記憶機構への128バイトの記憶を開始する。次
いでBSU制御装置は、SCDB制御装置からL4イ
ンターフエース・レジスタを介してL4メモリへ
のデータ転送をゲートする。BSU制御装置は、
選択されたL4メモリ・カード対に対する最後の
データ転送の後、メモリ制御装置に動作終了を転
送する。メモリ制御装置は、BSU制御装置から
動作終了を受け取ると、アドレス／キーにそのチ
ヤネル要求に対する動作終了を転送し、丸１行記
憶が進行中であることを知つて、BSU動作終了
に基づいてL4メモリ・ポートを遅れて解放して、
メモリ・ポートに対する許容最大オーバーラツ
プ・アクセスを可能にする。アドレス／キーは、
メモリ制御装置から動作終了を受け取ると、その
指示をチヤネル・クロツク速度に変換し、共用チ
ヤネル・プロセツサに「SHCP要求クリーンで完
了」状況で応答する。
3.3.2 記憶チヤネル・データ・バツフアへのL4
行転送 用途： 拡張記憶機構からチヤネル入出力装置
への直接データ転送の370−XAサポート。許可
及び保護チエツクがチヤネル・マイクロコードに
よつて行なわれる。チヤネル・マイクロコード
は、このコマンドを出す前に、チヤネル・コマン
ド・ワードのデータ・アドレス・フイールドで指
定されたL4拡張記憶機構ブロツク番号が構成内
で利用できることを確認しなければならない。拡
張記憶機構ブロツク番号は、マイクロコードによ
つてL4拡張記憶機構の絶対アドレスに変換され
なければならない。このアドレスがひとたび生成
されると、記憶システムに供給され、L4アドレ
ス・ビツト３：24が記憶装置のアドレス・ビツト
位置３：24に入れられる。
記憶コマンドの説明 このコマンドは、共用チヤネル・プロセツサ
に、データをL4拡張記憶機構からチヤネル・サ
ブシステムを介して入出力装置に移動させる。こ
のコマンドは、L4拡張記憶機構の128バイトのデ
ータを、128バイトの境界上の指定されたL4絶対
アドレスから、選択された記憶チヤネル・デー
タ・バツフアに移すように設計されている。その
後、共用チヤネル・プロセツサは、記憶チヤネ
ル・データ・バツフアをチヤネル・サブシステム
にアンロードすることができる。このコマンド
と、L3主記憶装置からの128バイト・チヤネル記
憶装置取出しコマンドの重要な違いは、データの
供給元が異なること、及びL4拡張記憶機構の場
合には記憶サブシステム側でアドレス検査及び保
護チエツクが必要でないことだけである。
記憶コマンドの実行 共用チヤネル・プロセツサが、アドレス／キー
へのコマンドとアドレスの複数サイクル転送によ
つて、記憶システムにチヤネル記憶装置コマンド
を出す。４サイクルのコマンド／アドレス転送が
チヤネル・クロツク速度で行なわれる。最初の転
送には、共用チヤネル・プロセツサ（SCHP）バ
ツフア識別、及びチヤネル・バツフアへのL4行
記憶装置転送コマンドが含まれる。第２の転送に
は、絶対アドレスの低位ビツト16：31が含まれ
る。そのうち16：24がL4拡張記憶機構にとつて
意味がある。アドレス・ビツト25：31はゼロでな
ければならない。その次の転送には、絶対アドレ
スの高位ビツト０：15が含まれ、そのうち３：15
がL4拡張記憶機構にとつて意味がある。最後の
転送には、７ビツトの記憶フイールド長が含まれ
る。フイールド長は長さ128バイトに指定しなけ
ればならない。アドレス／キーはチヤネル記憶装
置コマンドをチヤネル・クロツク速度で受け取
る。最後の転送の後、チヤネル記憶装置要求保留
中ラツチがチヤネル・クロツク速度でセツトさ
れ、チヤネル・コマンドがプロセツサ・クロツク
に変換される。準安定でなくなつたとき、SHCP
バツフア識別、チヤネル記憶装置コマンド及びメ
モリ・ポート識別がメモリ制御装置に転送され
る。メモリ制御装置は、記憶チヤネル・バツフア
識別、チヤネル・バツフアへのL4行転送記憶装
置コマンド、及びL4メモリ・ポート識別を受け
取り、その要求が記憶キー・アレイに対する優先
順位に入る。この優先順位経路は、メモリ制御装
置がアドレス／キーによつてこれが有効な要求で
あることを確認できるようにするのに使用され
る。記憶キー・アレイに対する現在活動状態の要
求がない場合は、このチヤネル記憶装置要求が優
先順位によつて選択されると、アドレス／キー
SHCPコマンド・バツフア内のチヤネル記憶装置
コマンドに関連する妥当性状況を転送するコマン
ドをアドレス／キーに転送させる。アドレス／キ
ーは、このメモリ制御装置SHCPコマンドを受け
取ると、動作終了でメモリ制御装置に応答する。
SHCP記憶装置コマンドの妥当性状況がメモリ制
御装置に転送される。メモリ制御装置は、アドレ
ス／キー状況を受け取ると、それが有効なコマン
ドである場合、そのチヤネル・コマンドをメモリ
優先順位に入れる。メモリ制御装置は、優先順位
によつて選択されると、必要な資源を割り振り、
そのコマンドを活動化する。アドレス／キーは、
選択されたSHCPコマンド・バツフア・アドレス
をBSU制御装置に転送するよう指令される。選
択された記憶チヤネル・データ・バツフア
（SCDB）へのL4記憶機構の丸１行取出しを実行
するコマンドがBSU制御装置に送られる。アド
レス／キーは、選択された絶対アドレスとカード
対の選択をBSU制御装置に転送する。BSU制御
装置は、メモリ制御装置からチヤネル・バツフア
へのL4行転送コマンドを受け取り、アドレス／
キーからL4絶対アドレスとL4カード対の選択を
受け取る。BSU制御装置は、このコマンドを
SCDB制御装置に転送する。BSU制御装置は、
L2データ・フローを介してコマンドとアドレス
をL4メモリ・ポートに転送することにより、L4
記憶機構の128バイトの取出しを開始する。
SCDB制御装置は、チヤネル・・バツフアへのL4
行転送コマンド、記憶チヤネル・データ・バツフ
ア識別を受け取り、L2キヤツシユ・データ・フ
ロー機能からのデータを待つ。SCDB制御装置は
１転送当たり16バイトの記憶装置データを期待す
る。選択されたL4メモリ・カード対は要求され
た読取りを実行して、データをL4インターフエ
ース・レジスタに渡し、L2データ・フローがそ
れを記憶チヤネル・データ・バツフア機能に送
る。記憶チヤネル・データ・バツフアへの最後の
データ転送が完了する間に、BSU制御装置は動
作終了をメモリ制御装置に転送する。L4インタ
ーフエース・レジスタへのデータ転送の間に、ア
ドレス／キーはメモリからの訂正不能エラー行を
監視する。識別されたSHCPバツフアに対するエ
ラー状況が記録され、要求完了時に共用チヤネ
ル・プロセツサに転送される。SCDB制御装置は
L2データ・フローから１サイクルごとに16バイ
トずつL4記憶機構データを受け取り、そのデー
タを選択された記憶チヤネル・データ・バツフア
にプロセツサ・クロツク速度でゲートする。メモ
リ制御装置は、BSU制御装置から動作終了を受
け取ると、L4ポートを解放し、そのチヤネル要
求に対する動作終了をアドレス／キーに戻す。ア
ドレス／キーは、メモリ制御装置から動作終了を
受け取ると、L4拡張記憶装置から取り出された
データがすべて有効な場合、その指示をチヤネ
ル・クロツク速度に変換し、「SHCP要求クリー
ンで完了」状況で共用チヤネル・プロセツサに応
答する。
3.3.3 テスト及びセツト 用途： チヤネルとプロセツサの両方が受け
る、主記憶装置位置に対するソフトウエアでイン
ターロツクされた更新。マイクロコードは、構成
内の特定プロセツサが静止している場合、それが
ロツクまたは回線保留をもたない状態に留まるよ
うにしなければならない。そうならないと、静止
プロセツサが、要求されたL2キヤツシユ行にロ
ツク、または回線保留をもつとき、テスト及びセ
ツト記憶装置コマンドが完了できないので、ロツ
クアウト状態になることがある。
記憶装置コマンドの説明 チヤネル・マイクロコードが、コマンドと８バ
イトの境界上の絶対アドレス、及びロツク・バイ
トと呼ばれる単一データ・バイトを供給する。こ
のロツク・バイトは、２つのフイールドを含んで
いる。最初のビツト、すなわちビツト０がロツ
ク・ビツトである。そのバイト内の残りの７ビツ
トは、処理識別を含んでいる。記憶装置内で見る
と、ロツク・ビツトの値が“０”のときは、関連
する記憶フイールドが現在ロツクされていず、使
用できることを意味する。値が“１”のときは、
記憶フイールドがロツクされているか、またはす
でに別の処理がそれを使用中で、その処理が現在
その記憶フイールドを変更しており、その内容の
独占的使用を必要としていることを意味する。残
りの７ビツトは、関連する記憶フイールドに対す
るロツクの所有者である現在のまたは最後の処理
を識別する。チヤネル・マイクロコードがこのコ
マンドを出すとき、その目的は、ロツク・バイト
に関連する記憶フイールドに対する独占的アクセ
スを獲得することである。マイクロコードは、高
位ビツトの“１”と要求側プロセツサの処理識別
を供給する。コマンド、絶対アドレス及びロツ
ク・バイトが、記憶システムに渡される。ロツ
ク・ビツトの現状態を知るために、アドレスされ
た記憶位置の最近のコピーが照合される。ロツ
ク・ビツトの値が“０”の場合、その記憶位置に
新しいロツク・バイトが挿入され、新しい値が共
用チヤネル・プロセツサに戻される。ロツク・ビ
ツトの値が“１”の場合、その記憶位置は変更さ
れないままとなり、元の記憶内容が共用チヤネ
ル・プロセツサに戻される。絶対アドレスは、
L2キヤツシユ・デイレクトリの探索に使用され
る。L2ミニ・デイレクトリの探索の結果、L2キ
ヤツシユ・ヒツトとなつた場合、L2キヤツシユ
内のL3メモリ行のコピーを除去しなければなら
ない。そのロツク・バイトを含むL2キヤツシユ
行が変更されている場合、L2キヤツシユ行がL3
主記憶装置にフラツシユされてから、テスト及び
セツト動作のためにロツク・バイトが取り出され
る。メモリ・ポートは共用不能資源なので、これ
によつて、データに対する独占的アクセスが保証
される。L2キヤツシユ・デイレクトリの項目、
及びL2ミニ・デイレクトリ中の対応する項目が
無効にされる。L1状況アレイも探索され、L1キ
ヤツシユ・レベルにそのL2キヤツシユ行のコピ
ーがあればパージされ、当該のL1状況項目がク
リアされる。続いて、そのロツク・バイトを含む
L3メモリ行がL3主記憶装置から選択された記憶
チヤネル・データ・バツフアに取り出される。チ
ヤネル記憶装置コマンドのフイールド長によつて
指定される、必要な数のカツドワードだけが記憶
装置から取り出される。このロツク・バイトは、
記憶チヤネル・データ・バツフアにデータをロー
ドする前に、その記憶位置のロツク・バイトの現
状態に基づいて条件付きで変更される。ロツク・
バイトは無条件でL3主記憶装置に再記憶される。
共用チヤネル・プロセツサは、最終的に記憶チヤ
ネル・データ・バツフアから要求されたデータを
獲得し、処理識別をテストする。比較の結果コマ
ンドと一緒に供給されるロツク・バイトと一致し
た場合は、要求側に対してロツクが許可されたこ
とを意味し、一致しなかつた場合は、主記憶装置
から戻されたバイト中の処理識別によつて識別さ
れる別の処理によつて、その記憶フイールが現在
ロツクされていることを意味する。
記憶装置コマンドの実行 共用チヤネル・プロセツサは、チヤネル・デー
タ・バツフアに８バイトの双方向データ・インタ
ーフエースを横切つてデータをSCDB制御装置に
チヤネル・クロツク速度で転送するよう要求する
ことにより、テスト及びセツト・コマンドを開始
する。インターフエース上の最初の転送には、記
憶チヤネル・データ・バツフア識別、取出しコマ
ンドまたは記憶コマンド、及び128バイトのバツ
フア内のカツドワード・アドレス、絶対アドレ
ス・ビツト25：27が含まれる。ロツク・バイトを
含むカツドワードを含む２回のデータ転送がそれ
に続いて行なわれる。SCDB制御装置はコマンド
及びデータ転送をチヤネル・クロツク速度で受け
取り、チヤネル・クロツク速度で制御情報を当該
の各レジスタにロードし、データを選択された記
憶チヤネル・データ・バツフアにロードする。デ
ータは記憶チヤネル・データ・バツフア中のカツ
ドワード・アドレスで識別された位置にロードさ
れる。SCDB制御装置は、最後のデータ転送の次
のサイクルで転送エコーをドロツプすることによ
り、チヤネル・データ・バツフアに首尾よく完了
したことを通知する。次いで、チヤネル・デー
タ・バツフアが共用チヤネル・プロセツサに、デ
ータ転送が首尾よく完了したことを通知する。共
用チヤネル・プロセツサが、アドレス／キーへの
コマンドとアドレスの複数サイクル転送によつ
て、記憶システムにチヤネル記憶装置コマンドを
出す。４サイクルのコマンド／アドレス転送がチ
ヤネル・クロツク速度で行なわれる。最初の転送
には、共用チヤネル・プロセツサ（SCHP）バツ
フア識別、テスト及びセツト記憶装置コマンド、
及び記憶アドレス・チエツク境界（ACB）と記
憶キー検査が必要かどうかの指示が含まれる。第
２の転送には、絶対アドレスの低位ビツト16：31
が含まれる。その次の転送には、絶対アドレスの
高位ビツト０：15が含まれ、そのうち４：15が
L3主記憶装置にとつて意味がある。最後の転送
には、チヤネル記憶キー、アドレス限界チエツク
制御、記憶キー及びACBチエツク・オーバーラ
イド、及び７ビツトの記憶フイールド長が含まれ
る。アドレス／キーはチヤネル記憶装置コマンド
をチヤネル・クロツク速度で受け取る。最後の転
送の後、チヤネル記憶装置要求保留中ラツチがチ
ヤネル・クロツク速度でセツトされ、チヤネル・
コマンドがプロセツサ・クロツクに変換される。
準安定でなくなつたとき、SHCPバツフア識別、
チヤネル記憶装置コマンド及びメモリ・ポート識
別がメモリ制御装置に転送される。アドレス／キ
ーは、メモリ・マツピングによつて絶対アドレス
を論理アドレスに変換し、指示された記憶フイー
ルド長に対する停止アドレスまたは終了フイール
ド・アドレスを計算する。メモリ制御装置は、記
憶チヤネル・データ・バツフア識別、記憶装置コ
マンド、及びメモリ・ポート識別を受け取り、そ
の要求が別々にL2キヤツシユ・ミニ・デイレク
トリ及び記憶キー・アレイに対する優先順位に入
る。L2ミニ・デイレクトリに対する現在活動状
態の要求がない場合は、このチヤネル記憶装置要
求が優先順位によつて選択されると、L2キヤツ
シユ中にその行があるかどうか調べるコマンドを
L2ミニ・デイレクトリに転送される。アドレ
ス／キーは、当該のアドレスをL2ミニ・デイレ
クトリに転送するよう指令される。記憶キー・ア
レイに対する現在活動状態の要求がない場合は、
このチヤネル記憶装置要求が優先順位によつて選
択されると、アドレス／キーSHCPコマンド・バ
ツフア内のチヤネル記憶装置要求と関連するアド
レス検査及び保護チエツクを実行するコマンドを
アドレス／キーに転送させる。アドレス／キー
は、これらのメモリ制御装置SHCPコマンドを受
け取ると、当該のSHCPコマンド・バツフアを使
つて、どのアドレツシング及び保護チエツクを適
用すべきかを決定し、選択された記憶装置アドレ
スをL2ミニ・デイレクトリに転送する。SHCP
コマンドが記憶キー・アレイに対するアクセス権
を獲得すると、アドレス／キー動作終了がメモリ
制御装置に戻される。当該のアドレツシング及び
保護チエツクが実行され、アクセス例外が発生し
ない場合、チヤネル・テスト及びセツト・コマン
ドの結果、要求されたL3メモリ行を含む4Kバイ
トのページの参照ビツト及び変更ビツトが“１”
にセツトされる。アドレツシング及び保護チエツ
クの結果がメモリ制御装置に戻される。L2キヤ
ツシユ・ミニ・デイレクトリは、メモリ制御装置
コマンドとアドレス／キー・アドレスを受け取る
と、セツト連想式に探索される。L2ミニ・デイ
レクトリの探索の結果、次の２つの条件のどちら
かが生じる。L2キヤツシユ行状況がメモリ制御
装置に戻される。
ケース Ａ メモリ制御装置は、L2ミニ・デイレクトリ状
況とアドレス／キー状況を受け取ると、アクセス
例外が存在しない場合、チヤネル要求をメモリ優
先順位に入れる。この場合、L2キヤツシユ・ミ
ニ・デイレクトリ探索によつてL2ミスが指示さ
れる。これは、常にL2ミニ・デイレクトリ探索
時のL3の状況の真の指示であるので、必要なメ
モリ・ポートを割り振らなければならない。メモ
リ制御装置は、優先順位によつて選択されると、
必要な資源を割り振り、その要求を活動化する。
アドレス／キーは、選択されたSHCPコマンド・
バツフア・アドレスをBSU制御装置に転送する
よう指令される。選択された記憶チヤネル・デー
タ・バツフア（SCDB）を用いてチヤネルL3メモ
リのテスト及びセツトを実行するコマンドが
BSU制御装置に送られる。アドレス／キーは、
選択されたL3物理アドレスをBSU制御装置に転
送する。記憶チヤネル・データ・バツフアのロー
ドを制御するため、チヤネルL3テスト及びセツ
ト取出しの停止アドレスと開始アドレスもBSU
制御装置に転送される。BSU制御装置は、メモ
リ制御装置からチヤネルL3テスト及びセツト・
コマンドを受け取り、アドレス／キーから必要な
アドレスを受け取り、それらを現記憶装置動作の
ために保持する。BSU制御装置は、コマンド及
びアドレスをL2データ・フローを介して必要な
メモリ・ポートに転送することにより、L3記憶
装置の取出しを開始する。BSU制御装置は、コ
マンド、停止アドレス、開始アドレス及び絶対ア
ドレスのビツト28をSCDB制御装置に転送する。
ケース Ｂ メモリ制御装置は、L2ミニ・デイレクトリ状
況とアドレス／キー状況を受け取ると、アクセス
例外が存在しない場合、チヤネル要求をメモリ優
先順位に入れる。この場合、L2キヤツシユ・ミ
ニ・デイレクトリ探索によつてL2ヒツトが指示
される。ただし、L2ミニ・デイレクトリが偽つ
てL2キヤツシユ内に行が存在すると指示するこ
とがあるので、必要なメモリ・ポートを割り振ら
ねばならない。メモリ制御装置は優先順位によつ
て選択されたとき、インページ・バツフア／アウ
トページ・バツフアの対を含めて必要な資源を割
り振り、要求を活動化する。チヤネル・テスト及
びセツトのために無効化及びフラツシユを実行す
るコマンドがL2制御装置に転送される。アドレ
ス／キーは選択されたSHCPコマンド・バツフ
ア・アドレスをL2制御装置とBSU制御装置に転
送するよう指示される。メモリ制御装置は、「変
更済みで非ロツクの場合アウトページ・バツフ
ア・アンロード、または未変更で非ロツクの場合
チヤネル・テスト及びセツト」コマンドを記憶チ
ヤネル・データ・バツフア識別と一緒にBSU制
御装置に転送する。記憶チヤネル・データ・バツ
フアのロードを制御するため、チヤネル・テスト
及びL3取出しの停止アドレスと開始アドレスも
BSU制御装置に転送される。BSU制御装置は、
メモリ制御装置から「変更済みで非ロツクの場合
アウトページ・バツフア・アンロードまたは未変
更で非ロツクの場合チヤネル・テスト及びセツ
ト」コマンドを受け取り、アドレス／キーから必
要なアドレスを受け取り、それらを現記憶装置動
作のために保持する。BSU制御装置は次いでL2
状況を待つ。L2制御装置は、チヤネル・テスト
及びセツトのためにL2キヤツシユ行を無効化し
フラツシユするメモリ制御装置コマンドを受け取
り、L2キヤツシユ・サービス優先順位によつて
選択された後、アドレス／キーのアドレスを使つ
てL2キヤツシユ・デイレクトリを探索する。「変
更済みで非ロツクの場合アウトページ・バツフ
ア・ロード」コマンドがBSU制御装置に転送さ
れ、コマンド回答がメモリ制御装置に転送され
る。L2キヤツシユ・デイレクトリの探索から、
次の５つの状態のいずれかが生じる。
ケース １ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ミスになる。アドレス／キーに情報は渡
されない。続いてL2キヤツシユ行状況がBSU制
御装置とメモリ制御装置に転送される。L2キヤ
ツシユ・ミスのため、強制的に未変更状況にな
る。BSU制御装置は未変更で非ロツクというL2
キヤツシユ行状況を受け取り、チヤネルL3テス
ト及びセツト取出し動作を開始する。BSU制御
装置は、コマンドとアドレスをL2データ・フロ
ーを介して必要なメモリ・ポートに転送すること
により、L3記憶装置の取出しを開始する。BSU
制御装置は、コマンド、停止アドレス、開始アド
レス及び絶対アドレス・ビツト28をSCDB制御装
置に転送する。メモリ制御装置は、L2ミスとい
うL2キヤツシユ行状況を受け取り、BSU制御装
置がチヤネルL3テスト及びセツト動作を開始し
たことを知る。
ケース ２ 選択されたL2キヤツシユ行に対してロツクま
たは回線保留が活動状態である。アドレス／キー
に情報は転送されない。続いてL2キヤツシユ行
状況がBSU制御装置とメモリ制御装置に転送さ
れる。BSU制御装置は、ロツクというL2キヤツ
シユ行状況を受け取り、メモリ制御装置コマンド
をドロツプする。メモリ制御装置は、ロツクとい
うL2キヤツシユ行状況を受け取り、現在のこの
コマンドの実行を打ち切る。チヤネル記憶装置コ
マンドは一時保留になつてロツク衝突をクリアす
るための時間を与え、その後コマンド全体の実行
を試みて再度メモリ制御装置の優先順位に入る。
ケース ３ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなるが、アドレスされたL2キ
ヤツシユ行に対して、プロセツサの、記憶装置訂
正不能エラー指示を伴うインページ凍結レジスタ
が活動状態である。アドレス／キーに情報は転送
されない。続いてL2キヤツシユ行状況がBSU制
御装置とメモリ制御装置に転送される。強制的に
未変更状況及びL2キヤツシユ・ミスになる。
BSU制御装置は、未変更及び非ロツクというL2
キヤツシユ行状況を受け取り、チヤネルL3テス
ト及びセツト取出し動作を開始する。BSU制御
装置は、コマンドとアドレスをL2データ・フロ
ーを介して必要なメモリ・ポートに転送すること
により、L3記憶装置取出しを開始する。BSU制
御装置は、コマンド、停止アドレス、開始アドレ
ス及び絶対アドレスのビツト28をSCDB制御装置
に転送する。メモリ制御装置は、L2ミスという
L2キヤツシユ行状況を受け取り、BSU制御装置
がチヤネルL3テスト及びセツト動作を開始する
ことを知る。
ケース ４ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなり、キヤツシユ行は未変更で
ある。L2キヤツシユ項目は無効とマークされる。
絶対アドレスとL2キヤツシユ・セツトがアドレ
ス／キーに転送される。続いてL2キヤツシユ行
状況がBSU制御装置とメモリ制御装置に転送さ
れる。すべてのL1状況アレイが、無効とマーク
されたL2キヤツシユ行内に２つのL1キヤツシユ
行のコピーがあるかどうか探索される。低位L2
キヤツシユ合同式を使つてL1状況アレイがアド
レスされ、L2キヤツシユ・セツトと高位合同式
がL1状況アレイ出力との比較対象として使用さ
れる。L1キヤツシユのコピーが見つかつた場合、
当該のL1／L2アドレス・バスの無効化が要求さ
れる。アドレス・バスに対する要求がそのL1キ
ヤツシユによつて許可された後、L1キヤツシユ
のコピーを無効化するため、L1キヤツシユ合同
式とL1キヤツシユ・セツトが、L1オペランド・
キヤツシユとL1命令キヤツシユ用にそれぞれ２
つずつ同時に当該のプロセツサに転送される。ア
ドレス／キーは絶対アドレスとL2キヤツシユ・
セツトを受け取る。チヤネル動作が進行中である
ことを知つて、L2キヤツシユ・セツトが当該の
SHCPアドレス・バツフア中でラツチされる。
BSU制御装置は、未変更及び非ロツクというL2
キヤツシユ行状況を受け取り、チヤネルL3テス
ト及びセツト取出し動作を開始する。BSU制御
装置は、コマンドとアドレスをL2データ・フロ
ーを介して必要なメモリ・ポートに転送すること
により、L3記憶装置取出しを開始する。BSU制
御装置は、コマンド、停止アドレス、開始アドレ
ス及び絶対アドレスのビツト28をSCDB制御装置
に転送する。メモリ制御装置は、L2ヒツト及び
未変更というL2キヤツシユ行状況を受け取り、
BSU制御装置がチヤネルL3テスト及びセツト動
作を開始することを知る。メモリ制御装置は、当
該のSHCPコマンド・アドレス・バツフアを使つ
て、L2ミニ・デイレクトリ中の当該の項目の無
効化を要求する。
ケース ５ L2キヤツシユ・デイレクトリの探索でL2キヤ
ツシユ・ヒツトとなり、キヤツシユ行は変更済み
である。L2キヤツシユ項目は、その内容がL3主
記憶装置に転送中なので、無効とマークされる。
絶対アドレスとL2キヤツシユ・セツトがアドレ
ス／キーに転送される。続いてL2キヤツシユ行
状況がBSU制御装置とメモリ制御装置に転送さ
れる。すべてのL1状況アレイが、無効とマーク
されたL2キヤツシユ行内に２つのL1キヤツシユ
行のコピーがあるかどうか探索される。低位L2
キヤツシユ合同式を使つてL1状況アレイがアド
レスされ、L2キヤツシユ・セツトと高位合同式
がL1状況アレイ出力との比較対象として使用さ
れる。L1キヤツシユのコピーが見つかつた場合、
当該のL1／L2アドレス・バスの無効化が要求さ
れる。アドレス・バスに対する要求がそのL1キ
ヤツシユによつて許可された後、L1キヤツシユ
のコピーを無効化するため、L1キヤツシユ合同
式とL1キヤツシユ・セツトが、L1オペランド・
キヤツシユとL1命令キヤツシユ用にそれぞれ２
つずつ同時に当該のプロセツサに転送される。ア
ドレス／キーは絶対アドレスとL2キヤツシユ・
セツトを受け取る。チヤネル動作が進行中である
ことを知つて、L2キヤツシユ・セツトが当該の
SHCPアドレス・バツフア中でラツチされる。
BSU制御装置は変更済み及び非ロツクというL2
キヤツシユ行状況を受け取り、廃棄動作を開始す
る。BSU制御装置は、L2キヤツシユに、指定さ
れたL2キヤツシユ合同式とキヤツシユ・セツト
から丸１行をL2制御装置によつて指定されたア
ウトページ・バツフアに読み出すように指令す
る。メモリ制御装置は、L2ヒツト及び変更済み
というL2キヤツシユ行状況を受け取り、BSU制
御装置が廃棄を開始することを知る。メモリ制御
装置は、当該のSHCPコマンド・アドレス・バツ
フアを使つて、L2ミニ・デイレクトリ中の当該
項目の無効化を要求する。BSU制御装置は、コ
マンドとアドレスをL2データ・フローを介して
必要なメモリ・ポートに転送することにより、
L3記憶装置記憶を開始する。BSU制御装置は、
当該のアウトページ・バツフアからL3インター
フエース・レジスタを介してメモリへのカツドワ
ードの転送を制御する。最後のデータが転送され
た後、BSU制御装置はメモリ制御装置に動作終
了で応答する。メモリ制御装置は、BSU動作終
了を受け取ると、バス許可優先順位サイクルでチ
ヤネルL3テスト及びセツト・シーケンスを開始
する。すべての資源は前に割振り済みであり、こ
のときL2キヤツシユ・ミスが保証されている。
アドレス／キーは、選択されたSHCPコマンド・
バツフア・アドレスをBSU制御装置に転送する
よう指令される。メモリ制御装置は、選択された
記憶チヤネル・データ・バツフアを用いてチヤネ
ルL3テスト及びセツトを実行するコマンドが
BSU制御装置に送られる。アドレス／キーは、
選択されたL3物理アドレスをBSU制御装置に転
送する。記憶チヤネル・データ・バツフアを制御
するため、チヤネルL3テスト及びセツト取出し
の停止アドレスと開始アドレスもBSU制御装置
に転送される。BSU制御装置は、メモリ制御装
置からチヤネルL3テスト及びセツト・コマンド
を受け取り、アドレス／キーから必要なアドレス
を受け取り、それらを現記憶装置動作のために保
持する。BSU制御装置は、コマンドとアドレス
をL2データ・フローを介して必要なメモリ・ポ
ートに転送することにより、L3記憶装置取出し
を開始する。BSU制御装置は、コマンド、停止
アドレス、開始アドレス及び絶対アドレスのビツ
ト28をSCDB制御装置に転送する。
ケースＡ，（B.1），（B.3），（B.4），（B.5） SCDB制御装置は、チヤネル・テスト及びセツ
ト・コマンド、記憶チヤネル・データ・バツフア
識別、停止アドレスと開始アドレス、及び絶対ア
ドレスのビツト28を受け取り、L2キヤツシユ・
データ・フロー機能からのデータを待つ。SCDB
制御装置は、１転送当たり16バイトの記録装置デ
ータを期待する。L3メモリが要求された読取り
を実行して、データをL3インターフエース・レ
ジスタに渡し、L2データ・フローがそれを記憶
チヤネル・データ・バツフア機能に送る。データ
は必ず、指定されたアドレスから順に左から右
へ、L3メモリ行内で指定されたバイト数だけ読
み取られ、完全カツドワードとしてL2データ・
フローに転送される。記憶チヤネル・データ・バ
ツフアへの最後のデータ転送が完了する間に、
BSU制御装置は同じ記憶チヤネル・データ・バ
ツフアに対するチヤネルL3記憶コマンドを発生
する。L3インターフエース・レジスタへのデー
タ転送の間、アドレス／キーはメモリからの訂正
不能エラー行を監視する。識別されたSHCPバツ
フアに対するエラー状況が記録され、要求完了時
に共用チヤネル・プロセツサに転送される。
SCDB制御装置はL2データ・フローから１サイク
ル当たり16バイトずつL3記憶装置データを受け
取り、そのデータを選択された記憶チヤネル・デ
ータ・バツフア中にプロセツサ・クロツク速度で
ゲートする。最初のカツドワード転送には、絶対
アドレス・ビツト28で識別される記憶装置ロツ
ク・バイトが含まれる。ロツク・ビツトがテスト
され、それが“１”の場合は、記憶位置ロツク・
バイトが記憶チヤネル・データ・バツフアの適切
な位置にロードされる。そうでない場合は、共用
チヤネル・プロセツサから供給された、チヤネ
ル・テスト及びセツト・コマンド用のそのバイト
位置に対するデータが、記憶チヤネル・データ・
バツフア内に留まる。SCDB制御装置は、記憶チ
ヤネル・データ・バツフアへの最後の書込みに続
いて、開始アドレスで識別されるカツドワードを
書き込み、そのデータをL2データ・フローに転
送する。それと並行して、BSU制御装置は記憶
チヤネル・データ・バツフアのカツドワードが
L2データ・フロー上でラツチされる前のサイク
ルでは、メモリ・フイールド長を強制的に１バイ
トにさせ、メモリ・ポートを選択し、記憶コマン
ドとアドレスをメモリ・カードに転送する。次い
でBSU制御装置は、記憶チヤネル・データ・バ
ツフアから単一のカツドワードをL3インターフ
エース・レジスタを介してL3メモリにゲートす
る。BSU制御装置は、選択されたメモリ・ポー
トへのカツドワード・データの転送に続いて、メ
モリ制御装置に動作終了を転送する。メモリ制御
装置は、チヤネル・テスト及びセツト動作が進行
中であることを知つて、BSU動作終了に基づき
そのチヤネル要求に対する動作終了をアドレス／
キーに転送するが、選択されたメモリ・ポートか
らドロツプするためにL3使用中を待つてから、
L3ポートを解放する。アドレス／キーは、メモ
リ制御装置から動作終了を受け取ると、その指示
をチヤネル・クロツク速度に変換し、L3記憶装
置から取り出したデータがすべて有効な場合、
「SHCP要求クリーンで完了」状況で共用チヤネ
ル・プロセツサに応答する。
3.4 ベクトル記憶装置取出しルーチン 3.4.1 記憶装置取出し、TLBミス 実行ユニツトが、L1キヤツシユ及び外部機能
にある要素または64バイト行に対するベクトル記
憶装置取出し要求を出す。セツト連想式TLB探
索で、その要求によつて提示された論理アドレス
に対する絶対アドレスがもたらされない。実行ユ
ニツトに動的アドレス変換要求が提示され、その
結果が出るまで現記憶装置動作は保留になる。
TLBミス条件により、要求はL2キヤツシユまた
はベクトル・プロセツサに転送されない。アドレ
スが首尾よく変換された場合は、続いて要求が再
実行される。
3.4.2 記憶装置取出し、TLBヒツト、アクセス
例外 実行ユニツトが、L1キヤツシユ及び外部機能
にある要素または64バイト行に対するベクトル記
憶装置取出し要求を出す。セツト連想式TLB探
索で、その要求によつて提示された論理アドレス
に対する絶対アドレスがもたらされる。しかし、
TLBアクセスの結果、アクセス例外、すなわち
保護またはアドレツシングが検出される。実行ユ
ニツトにアドレス例外が通知され、現記憶装置動
作が無効にされる。アクセス例外により、要求は
L2キヤツシユまたはベクトル・プロセツサに転
送されない。
3.4.3 記憶装置行取出し、TLBヒツト、アクセ
ス例外なし、L2キヤツシユ・ヒツト 実行ユニツトが、L1キヤツシユ及び外部機能
にベクトル記憶装置64バイト行取出し要求を出
す。セツト連想式TLB探索で、その要求によつ
て提示された論理アドレスに対する、アクセス例
外なしの絶対アドレスがもたらされる。L1キヤ
ツシユはベクトル記憶装置取出しが要求するデー
タがあるかどうか検査されない。プロセツサ内で
記憶が保留中となるのを避けるため、ベクトル命
令を開始する前に、要求側プロセツサの記憶待ち
行列がフラツシユされる。したがつて、ベクトル
行取出し要求では、保留中の記憶の衝突はあり得
ない。外部機能がベクトル取出し要求をベクト
ル・プロセツサに転送する。ベクトル・プロセツ
サには１行が必要なので、L1キヤツシユは、ベ
クトル行取出し要求と絶対アドレス・ビツト４：
28をL2キヤツシユに転送する。次のサイクルで、
ベクトル行の取出しを識別するのに使われるL1
キヤツシユ・セツトが、L1オペランド・キヤツ
シユ識別子と一緒にL2キヤツシユに転送される。
L1キヤツシユへのインページは行なわれていな
いので、L1キヤツシユ項目が置換すべく選択さ
れることはなく、L1キヤツシユ及びインペー
ジ・バツフアの内容は影響を受けない。L2キヤ
ツシユの優先順位により、このベクトル取出し要
求が処理すべく選択される。L2制御装置は、プ
ロセツサL2キヤツシユ取出しコマンドとL2キヤ
ツシユ合同式をL2キヤツシユ制御装置に転送し、
プロセツサL2キヤツシユ取出しコマンドをメモ
リ制御装置に転送する。要求側プロセツサのL1
キヤツシユへのインページが必要とされ、代替プ
ロセツサが所有する、訂正不能記憶装置エラー標
識が活動状態でないロツクまたは回線保留の有無
にかかわらず、それが許可される。L2キヤツシ
ユ・ヒツトをもたらしたL2キヤツシユ・デイレ
クトリの探索から、次の２つの条件のどちらかが
生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサ
の、訂正不能エラー標識が活動状態の凍結レジス
タ、または訂正不能エラー標識が活動状態の回線
保留レジスタが、要求されたL2キヤツシユ行に
対してセツトされる。L2制御装置は、訂正不能
な記憶装置エラーを伴う凍結または回線保留が解
除されるまで、この取出し要求を保留にする。ア
ドレス／キーに情報は転送されない。L2キヤツ
シユ行状況及びキヤツシユ・セツトがL2キヤツ
シユ制御装置に転送され、キヤツシユ・セツト修
飾子がL2キヤツシユに転送され、L2キヤツシユ
行状況がメモリ制御装置に転送される。訂正不能
記憶エラー衝突を伴う代替プロセツサの凍結また
は回線保留のため、強制的にロツク状況になる。
データはL1キヤツシユではなくベクトル・プロ
セツサに送られるので、要求側プロセツサに対す
るL1状況アレイはこのベクトル行取出し要求の
影響を受けない。L2キヤツシユ制御装置が、プ
ロセツサL2キヤツシユ取出しコマンドとL2キヤ
ツシユ合同式を受け取り、L2キヤツシユに対す
るアクセスを開始する。L2キヤツシユ制御装置
がそのコマンドをL2データ・フローに転送して、
指定された合同式の所で６つのL2キヤツシユ・
セツトが読み取られる。所期の64バイトのL1キ
ヤツシユ行を得るには、２つの読取りサイクルを
要する。第１の読取りサイクルで、プロセツサが
要求するダブルワードを含む32バイトがもたらさ
れる。L2キヤツシユ制御装置は、L2ヒツト及び
ロツクというL2キヤツシユ行状況を受け取ると、
要求側L1キヤツシユへのデータ転送を阻止し、
コマンドをドロツプする。メモリ制御装置がL2
コマンドとL3ポート識別を受け取る。L2ヒツト
及びロツクというL2キヤツシユ行状況を受け取
ると、その要求はドロツプされる。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになる。参照ビツト・セツト・
コマンドにより、絶対アドレスがアドレス／キー
に転送される。L2キヤツシユ行状況とキヤツシ
ユ・セツトがL2キヤツシユ制御装置に転送され、
キヤツシユ・セツト修飾子がL2キヤツシユに転
送され、L2キヤツシユ行状況がメモリ制御装置
に転送される。データはL1キヤツシユではなく
ベクトル・プロセツサに送られるので、要求側プ
ロセツサのL1状況アレイはこのベクトル行取出
し要求の影響を受けない。L2キヤツシユ制御装
置がプロセツサL2キヤツシユ取出しコマンドと
L2キヤツシユ合同式を受け取つて、L2キヤツシ
ユに対するアクセスを開始する。L2キヤツシユ
制御装置がそのコマンドをL2データ・フローに
転送して、指定された合同式の所で６つのL2キ
ヤツシユ・セツトが読み取られる。所期の64バイ
トのL1キヤツシユ行を得るために２つの読取り
サイクルを要する。第１の読取りサイクルで、プ
ロセツサが要求するダブルワードを含む32バイト
がもたらされる。L2キヤツシユ制御装置は、L2
ヒツト及び非ロツクというL2キヤツシユ行状況
を受け取ると、そのL2キヤツシユ・セツトを使
つて、各読取りサイクルで適切な32バイトを選択
し、最初に要求されたダブルワードから順に１転
送サイクルごとに８バイトずつ要求側L1キヤツ
シユにゲートする。L1キヤツシユは、L2キヤツ
シユから各ダブルワードを受け取つたとき、元の
ベクトル行取出し要求の記憶装置アドレスに応じ
てデータを境界合せする。次のサイクルで、境界
合せされたデータの各８バイトがベクトル・プロ
セツサに転送される。メモリ制御装置がL2コマ
ンドとL3ポート識別を受け取る。L2ヒツト及び
非ロツクというL2キヤツシユ行状況を受け取る
と、その要求はドロツプされる。アドレス／キー
が、参照ビツト更新のために絶対アドレスを受け
取る。プロセツサ取出し要求が要求するL1キヤ
ツシユ行を含む4Kバイトのページに対する参照
ビツトが“１”にセツトされる。
3.4.4 記憶装置行取出し、TLBヒツト、アクセ
ス例外なし、L2キヤツシユ・ミス 実行ユニツトが、L1キヤツシユ及び外部機能
にベクトル記憶装置64バイト行取出し要求を出
す。セツト連想式TLB探索で、その要求によつ
て提示された論理アドレスに対する、アクセス例
外なしの絶対アドレスがもたらされる。L1キヤ
ツシユは、ベクトル記憶装置取出しが要求するデ
ータがあるかどうか検査されない。プロセツサ内
で記憶が保留中となるのを避けるため、ベクトル
命令を開始する前に、要求側プロセツサの記憶待
ち行列がフラツシユされる。したがつて、ベクト
ル行取出し要求では保留中の記憶の衝突はあり得
ない。外部機能がベクトル取出し要求をベクト
ル・プロセツサに転送する。ベクトル・プロセツ
サには１行が必要なので、L1キヤツシユは、ベ
クトル行取出し要求と絶対アドレス・ビツト４：
28をL2キヤツシユに転送する。次のサイクルで、
ベクトル行の取出しを識別するのに使われるL1
キヤツシユ・セツトが、L1オペランド・キヤツ
シユ識別子と一緒にL2キヤツシユに転送される。
L1キヤツシユへのインページは行なわれていな
いので、L1キヤツシユ項目が置換すべく選択さ
れることはなく、L1キヤツシユ及びインペー
ジ・バツフアの内容は影響を受けない。L2キヤ
ツシユの優先順位により、このベクトル取出し要
求が処理すべく選択される。L2制御装置は、プ
ロセツサL2キヤツシユ取出しコマンドとL2キヤ
ツシユ合同式をL2キヤツシユ制御装置に転送し、
プロセツサL2キヤツシユ取出しコマンドをメモ
リ制御装置に転送する。要求側プロセツサのL1
キヤツシユへのインページが必要とされ、代替プ
ロセツサが所有する、訂正不能記憶装置エラー標
識が活動状態でないロツクまたは回線保留の有無
にかかわらず、それが許可される。L2キヤツシ
ユ・ミスをもたらしたL2キヤツシユ・デイレク
トリの探索から、次の２つの条件のいずれかが生
じる。L2キヤツシユ・ミスの結果、取出し要求
は保留にされ、要求されたL3メモリ行に対する
インページが行なわれる間、他の要求がL2キヤ
ツシユで処理される。
ケース Ａ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、代替プロセツサに対
する同じL2キヤツシユ行への前のL2キヤツシ
ユ・インページが保留になつている。L2制御装
置は、前のインページ要求が完了するまで、この
取出し要求を保留にする。アドレス／キーに情報
は転送されない。L2キヤツシユ行状況及びキヤ
ツシユ・セツトがL2キヤツシユ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送され、L2キヤツシユ行状況がメモリ制
御装置に転送される。前のインページの凍結衝突
のため、強制的にロツク状況になる。データは
L1キヤツシユではなくベクトル・プロセツサに
送られるので、要求側プロセツサに対するL1状
況アレイはこのベクトル行取出し要求の影響を受
けない。L2キヤツシユ制御装置が、プロセツサ
L2キヤツシユ取出しコマンドとL2キヤツシユ合
同式を受け取り、L2キヤツシユに対するアクセ
スを開始する。L2キヤツシユ制御装置がそのコ
マンドをL2データ・フローに転送して、指定さ
れた合同式の所で６つのL2キヤツシユ・セツト
が読み取られる。所期の64バイトのL1キヤツシ
ユ行を得るには、２つの読取りサイクルを要す
る。第１の読取りサイクルで、プロセツサが要求
するダブルワードを含む32バイトがもたらされ
る。L2キヤツシユ制御装置は、L2ミス及びロツ
クというL2キヤツシユ行状況を受け取ると、要
求側L1キヤツシユへのデータ転送を阻止し、コ
マンドをドロツプする。メモリ制御装置がL2コ
マンドとL3ポート識別を受け取る。L2ミス及び
ロツクというL2キヤツシユ行状況を受け取ると、
その要求はドロツプされる。
ケース Ｂ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになる。L2制御装置は、この取
出し要求を保留にして、プロセツサ・インページ
凍結レジスタをセツトする。絶対アドレスがアド
レス／キーに転送される。L2キヤツシユ行状況
及びキヤツシユ・セツトがL2キヤツシユ制御装
置に転送され、キヤツシユ・セツト修飾子がL2
キヤツシユに転送され、L2キヤツシユ行状況が
メモリ制御装置に転送される。データはL1キヤ
ツシユではなくベクトル・プロセツサに送られる
ので、要求側プロセツサに対するL1状況アレイ
はこのベクトル行取出し要求の影響を受けない。
L2キヤツシユ制御装置が、プロセツサL2キヤツ
シユ取出しコマンドとL2キヤツシユ合同式を受
け取り、L2キヤツシユに対するアクセスを開始
する。L2キヤツシユ制御装置がそのコマンドを
L2データ・フローに転送し、指定された合同式
の所で６つのL2キヤツシユ・セツトが読み取ら
れる。所期の64バイトのL1キヤツシユ行を得る
には、２つの読取りサイクルを要する。第１の読
取りサイクルで、プロセツサが要求するダブルワ
ードを含む32バイトがもたらされる。L2キヤツ
シユ制御装置は、L2ミス及び非ロツクというL2
キヤツシユ行状況を受け取ると、要求側L1キヤ
ツシユへのデータ転送を阻止し、コマンドをドロ
ツプする。メモリ制御装置がL2コマンドとL3ポ
ート識別を受け取る。L2ミス及び非ロツクとい
うL2キヤツシユ行状況を受け取ると、その要求
は必要なL3メモリ・ポートに対する優先順位に
入る。インページ・バツフア／アウトページ・バ
ツフアの対を含めてすべての資源が使用可能なと
き、そのプロセツサに対するL3取出しアクセス
を開始するコマンドがBSU制御装置に転送され
る。メモリ制御装置は、L2制御装置に、保留中
のインページの場合に通常行なわれるようにL2
デイレクトリ状況をセツトするよう指示する。ア
ドレス／キーが絶対アドレスを受け取る。要求さ
れたL2キヤツシユ行を含む4Kバイトのページに
対する参照ビツトが“１”にセツトされる。絶対
アドレスがL3物理アドレスに変換される。L2キ
ヤツシユ・ミスの結果、インターフエースが使用
可能になるとすぐ、物理アドレスがBSU制御装
置に転送される。BSU制御装置は、メモリ制御
コマンドとアドレス／キーのL3物理アドレスを
受け取ると、そのコマンドとアドレスを主記憶装
置に送り、所期のポートのメモリ・カードを選択
して、L3メモリ・ポートの128バイトの取出しを
開始する。データが、そのL3メモリ・ポートか
ら多重コマンド／アドレス及びデータ・インター
フエースを介して、一時に16バイトずつ転送され
る。128バイトのL2キヤツシユ行を得るには、L3
メモリから８回の転送が必要である。カツドワー
ド転送の順序は、その取出しアクセスで要求され
たダブルワードを含むカツドワードから始まる。
次の３回の転送にL1キヤツシユ行の残りの部分
が含まれる。最後の４回の転送には、L2キヤツ
シユ行の残り部分が含まれる。プロセツサが希望
するデータは、L2キヤツシユで受け取つてL2キ
ヤツシユ・インページ・バツフアにロードされた
とき、L1キヤツシユに転送される。L2キヤツシ
ユ・インページ・バツフアへの最後のデータ転送
が完了する間に、BSU制御装置は当該のプロセ
ツサ・インページ完了をL2制御装置に報告する。
L1キヤツシユは、L2キヤツシユから各ダブルワ
ードを受け取つたとき、元のベクトル行取出し要
求の記憶装置アドレスに応じてデータを境界合せ
する。次のサイクルで、境界合せされたデータの
各８バイトがベクトル・プロセツサに転送され
る。L2キヤツシユへのデータ転送の間、アドレ
ス／キーがL3メモリの訂正不能エラー行を監視
する。インページ処理中に訂正不能なエラーが検
出された場合、いくつかの機能が実行される。
L1キヤツシユへのダブルワードの転送ごとに、
データの状況を識別するL3訂正不能エラー信号
が同時に転送される。L2キヤツシユ行に含まれ
る残りのカツドワードの状況も要求側プロセツサ
に報告される。プロセツサは、あるインページ要
求について、せいぜい１個の記憶装置訂正不能エ
ラー指示、すなわちアドレス／キーで検出された
最初のそれを受け取る。アドレス／キーで検出さ
れた最初の記憶装置訂正不能エラーのダブルワー
ド・アドレスが、要求側プロセツサに対して記録
される。そのプロセツサが要求したL1キヤツシ
ユ行中のいずれかのデータに対して記憶装置訂正
不能エラーが生じた場合、記憶装置訂正不能エラ
ーを処理するための標識がセツトされる。最後
に、L2キヤツシユ・インページ・バツフアに転
送されたいずれかのデータに対して訂正不能エラ
ーが生じた場合は、アドレス／キーはL2制御装
置に、L2キヤツシユへのインページの完了を妨
げる信号を送る。L2キヤツシユの優先順位によ
り、このプロセツサに対するインページ完了が処
理すべく選択される。L2制御装置は、インペー
ジ・バツフア書込みコマンドとL2キヤツシユ合
同式をL2キヤツシユ制御装置に送り、インペー
ジ完了状況の回答をメモリ制御装置に送る。L2
キヤツシユ・デイレクトリの探索から、次の３つ
の条件のいずれかが生じる。
ケース １ L2キヤツシユ・インページ・バツフアへのイ
ンページの際に、L3記憶装置訂正不能エラーが
検出された。L2制御装置は、インページ・バツ
フア中に不良データが入つていることを知つて、
L2キヤツシユ・デイレクトリの更新を阻止する。
このL2キヤツシユ・ミス・インページに対して
設定された凍結レジスタがクリアされる。記憶装
置訂正不能エラーを報告するため、そのインペー
ジを要求したプロセツサに対するL1オペラン
ド・キヤツシユ標識がセツトされる。アドレス／
キーに情報は転送されない。通常ならL2キヤツ
シユ制御装置及びメモリ制御装置に転送される
L2キヤツシユ行状況が、強制的にロツク及び未
変更になる。選択されたL2キヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送される。
L1状況アレイは変更されない。L2キヤツシユ制
御装置が、インページ・バツフア書込みコマンド
を受け取り、L2制御装置からの状況を待つてL2
キヤツシユ・インページを完了すべく、L2キヤ
ツシユ行の書込みの準備をする。L2キヤツシユ
制御装置は、L2キヤツシユ・セツトと、ロツク
及び未変更というキヤツシユ行状況を受け取り、
このインページ・バツフア書込みコマンドに関連
するL2キヤツシユ・インページ・バツフアに関
連する制御をリセツトする。L2キヤツシユの更
新が取り消され、BSU制御装置がメモリ制御装
置に動作終了を転送する。メモリ制御装置はロツ
ク及び未変更というL2キヤツシユ行状況を受け
取り、プロセツサ・インページ要求で保持されて
いた資源を解放する。L2ミニ・デイレクトリは
更新されない。
ケース ２ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されていず、したがつて廃棄する必要
はないことが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。選択されたL2キヤツシユ・セツト
がアドレス／キーとL2キヤツシユ制御装置に転
送される。置換されたL2キヤツシユ行の状況が
L2キヤツシユ制御装置とメモリ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送される。構成内のすべてのL1キヤツシ
ユに対するL1状況アレイが、置換されたL2キヤ
ツシユ行のコピーがあるかどうか検査される。コ
ピーが見つかつた場合、当該の無効化要求がL1
キヤツシユに転送される。置換されたL2キヤツ
シユ行に対するL1コピー状況が、L1キヤツシユ
状況からクリアされる。この取出し要求はベクト
ル・プロセツサに対するものなので、要求側プロ
セツサのL1キヤツシユのL1状況アレイは更新さ
れない。L2キヤツシユ制御装置はインページ・
バツフア書込みコマンドを受け取り、L2制御装
置からの状況を待つてL2キヤツシユ・インペー
ジを完了すべく、L2キヤツシユ行の書込みの準
備をする。L2キヤツシユ制御装置は、L2キヤツ
シユ・セツトと置換された行の状況を受け取る。
置換された行は変更されていないので、L2キヤ
ツシユ制御装置はL2キヤツシユに、インペー
ジ・バツフアがL2キヤツシユに書き込まれると
通知する。これは丸１行の書込みであり、キヤツ
シユ・セツトがインターリーブされているので、
L2キヤツシユ・セツトを使つて、L2キヤツシユ
行の書込みが可能なようにアドレス・ビツト25と
26を操作しなければならない。BSU制御装置が
メモリ制御装置に動作終了を転送する。アドレ
ス／キーがL2制御装置からL2キヤツシユ・セツ
トを受け取る。L2ミニ・デイレクトリ更新アド
レス・レジスタがインページ・アドレス・バツフ
アからセツトされ、L2キヤツシユ・セツトをL2
制御装置から受け取る。メモリ制御装置が置換さ
れた行の状況を受け取る。廃棄する必要がないの
で、メモリ制御装置はインページ要求で保持され
ていた資源を解放する。メモリ制御装置は、この
プロセツサに関連するL2ミニ・デイレクトリ更
新アドレス・レジスタを用いてL2ミニ・デイレ
クトリを更新するコマンドを、アドレス／キーに
転送する。次いで、メモリ制御装置が現動作を完
了済みとマークし、要求側プロセツサが再度メモ
リ資源優先順位に入ることを許す。
ケース ３ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されており、したがつて廃棄する必要
があることが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。デイレクトリから読み取られたアド
レスが、選択されたL2キヤツシユ・セツトと一
緒にアドレス／キーに転送される。選択された
L2キヤツシユ・セツトがL2キヤツシユ制御装置
に転送される。置換されたL2キヤツシユ行の状
況がL2キヤツシユ制御装置とメモリ制御装置に
転送され、キヤツシユ・セツト修飾子がL2キヤ
ツシユに転送される。構成内のすべてのL1キヤ
ツシユに対するL1状況アレイが、置換されたL2
キヤツシユ行のコピーがあるかどうか検査され
る。コピーが見つかつた場合、当該の無効化要求
がL1キヤツシユに転送される。置換されたL2キ
ヤツシユ行に対するL1コピー状況が、L1キヤツ
シユ状況からクリアされる。この取出し要求はベ
クトル・プロセツサに対するものなので、要求側
プロセツサのL1オペランド・キヤツシユのL1状
況アレイは更新されない。L2キヤツシユ制御装
置はインページ・バツフア書込みコマンドを受け
取り、L2制御装置からの状況を待つてL2キヤツ
シユ・インページを完了すべく、L2キヤツシユ
行の書込みの準備をする。L2キヤツシユ制御装
置はL2キヤツシユ・セツト及び置換された行の
状況を受け取る。置換された行は変更されてるの
で、L2キヤツシユ制御装置はL2キヤツシユに、
インページ・バツフアのデータをL2キヤツシユ
に書き込む前に、そのインページ・バツフアと対
になつたアウトページ・バツフアに対する丸１行
の読取りが必要なことを通知する。これは丸１行
のアクセスであり、キヤツシユ・セツトはインタ
ーリーブされているので、L2キヤツシユ・セツ
トを使つて、L2キヤツシユ行のアクセスが可能
なようにアドレス・ビツト25と26を操作しなけれ
ばならない。アドレス／キーがL2制御装置から
アウトページ・アドレスを受け取り、それを物理
アドレスに変換し、L2キヤツシユ・セツトと一
緒にアウトページ・アドレス・バツフアに保持す
る。L2ミニ・デイレクトリ更新アドレス・レジ
スタがインページ・アドレス・バツフアからセツ
トされ、L2キヤツシユ・セツトをL2制御装置か
ら受け取る。アドレス／キーは、L3メモリ行の
書込みの準備として、BSU制御装置にアウトペ
ージ物理アドレスを転送する。メモリ制御装置
が、置換された行の状況を受け取る。廃棄する必
要があるので、メモリの更新が完了するまで、メ
モリ記憶装置はL3資源を解放することができな
い。インページに使われたのと同じメモリ・ポー
トに対して廃棄が行なわれることが保証される。
メモリ制御装置は、このプロセツサに関連する
L2ミニ・デイレクトリ更新アドレス・レジスタ
を用いてL2ミニ・デイレクトリを更新するコマ
ンドを、アドレス／キーに転送する。次いで、メ
モリ制御装置は現動作を完了済みとマークし、要
求側プロセツサが再度メモリ資源優先順位に入る
ことを許す。BSU制御装置は、置換されたL2キ
ヤツシユ行が変更されていることを知つて、アド
レス／キーからアウトページ・アドレスを受け取
つた後、廃棄手順を開始して、選択されたメモ
リ・ポートにL2キヤツシユ・データ・フローを
介して丸１行書込みとコマンドとアドレスを転送
する。データは、アウトページ・バツフアからメ
モリに一時に16バイトずつ転送される。最後のカ
ツドワードがメモリに転送された後、BSU制御
装置はメモリ制御装置に動作終了を転送する。メ
モリ制御装置は、BSU制御装置から動作終了を
受け取ると、L3ポートを解放して、メモリ・ポ
ートへのオーバーラツプしたアクセスを可能にす
る。
3.4.5 記憶装置要素取出し、TLBヒツト、アク
セス例外なし、L2キヤツシユ・ヒツト 実行ユニツトが、L1キヤツシユ及び外部機能
にベクトル記憶装置要素取出し要求を出す。セツ
ト連想式TLB探索で、その要求によつて提示さ
れた論理アドレスに対する、アクセス例外なしの
絶対アドレスがもたらされる。L1キヤツシユは
ベクトル記憶装置取出しが要求するデータがある
かどうか検査されない。プロセツサ内で記憶が保
留中となるのを避けるため、ベクトル命令を開始
する前に、要求側プロセツサの記憶待ち行列がフ
ラツシユされる。したがつて、ベクトル要素取出
し要求では、保留中の記憶の衝突はあり得ない。
外部機能がベクトル取出し要求をベクトル・プロ
セツサに転送する。L1キヤツシユは、ベクトル
要素取出し要求に必要な境界合せ情報を緩衝記憶
する。L1キヤツシユは、ベクトル要素取出し要
求と絶対アドレス・ビツト４：28をベクトル・プ
ロセツサのL2キヤツシユに転送する。L1キヤツ
シユへのインページが行なわれないので、L1キ
ヤツシユ項目は置換すべく選択されず、L1キヤ
ツシユ及びインページ・バツフアの内容は影響を
受けない。L2制御装置がベクトル要素取出し要
求を受け取る。L2記憶待ち行列が空の場合、こ
の要求はL2キヤツシユ優先順位によつて、選択
されれば直ちに処理を受けることができる。この
プロセツサに対するL2記憶待ち行列が空でない
場合、このプロセツサに対する先行するすべての
ベクトル要素取出し要求がL2キヤツシユ中で完
了するまで、この要求は記憶待ち行列で待機しな
ければならない。いずれにせよ、L2記憶待ち行
列に要求側プロセツサに対する項目が作成され
る。L2キヤツシユ記憶待ち行列は物理的に制御
部とデータ部の２つの部分に分かれている。絶対
アドレスとベクトル要素取出し要求制御は、L2
制御機能中に維持される。L2キヤツシユ・デー
タ・フロー中のデータ記憶待ち行列は、このベク
トル要素取出し要求の影響を受けない。L2キヤ
ツシユの優先順位により、このベクトル取出し要
求が処理すべく選択される。L2制御装置は、L2
キヤツシユ・ベクトル要素取出しコマンドとL2
キヤツシユ合同式をL2キヤツシユ制御装置に転
送し、プロセツサL2キヤツシユ取出しコマンド
をメモリ制御装置に転送する。要求側プロセツサ
のL1キヤツシユへの１回のダブルワード転送が
必要とされ、代替プロセツサが所有する、訂正不
能記憶装置エラー標識が活動状態でないロツクま
たは回線保留の有無にかかわらず、それが許可さ
れる。L2制御装置は、このプロセツサに対する
L2キヤツシユ記憶待ち行列の制御部分から、こ
のベクトル要素取出し要求をはずす。L2キヤツ
シユ・ヒツトをもたらしたL2キヤツシユ・デイ
レクトリの探索から、次の２つの条件のどちらか
が生じる。
ケース １ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになつたが、代替プロセツサ
の、訂正不能記憶装置エラー標識が活動状態の凍
結レジスタ・または訂正不能記憶装置エラー標識
が活動状態の回線保留レジスタが、要求された
L2キヤツシユ行に対してセツトされる。L2制御
装置は、訂正不能な記憶装置エラーを伴う凍結ま
たは回線保留が解除されるまで、この取出し要求
を保留にする。このベクトル要素取出し要求は、
このプロセツサに対するL2キヤツシユ記憶待ち
行列の制御部分に復元される。アドレス／キーに
情報は転送されない。L2キヤツシユ行状況及び
キヤツシユ・セツトがL2キヤツシユ制御装置に
転送され、キヤツシユ・セツト修飾子がL2キヤ
ツシユに転送され、L2キヤツシユ行状況がメモ
リ制御装置に転送される。訂正不能記憶装置エラ
ー衝突を伴う代替プロセツサの凍結または回線保
留のため、強制的にロツク状況になる。データは
L1キヤツシユではなくベクトル・プロセツサに
送られるので、要求側プロセツサに対するL1状
況アレイはこのベクトル要素取出し要求の影響を
受けない。L2キヤツシユ制御装置が、L2キヤツ
シユ・ベクトル要素取出しコマンドとL2キヤツ
シユ合同式を受け取り、L2キヤツシユに対する
アクセスを開始する。L2キヤツシユ制御装置が
そのコマンドをL2データ・フローに転送して、
指定された合同式の所で６つのL2キヤツシユ・
セツトが読み取られる。行取出しの場合と同じく
２つの読取りサイクルを利用するが、パイプライ
ンが考慮されているため、必要なのは８バイトだ
けである。第１の読取りサイクルで、プロセツサ
が要求するダブルワードを含む32バイトがもたら
される。L2キヤツシユ制御装置は、L2ヒツト及
びロツクというL2キヤツシユ行状況を受け取る
と、要求側L1キヤツシユへのデータ転送を阻止
し、コマンドをドロツプする。メモリ制御装置が
L2コマンドとL3ポート識別を受け取る。L2ヒツ
ト及びロツクというL2キヤツシユ行状況を受け
取ると、その要求はドロツプされる。
ケース ２ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ヒツトになる。参照ビツト・セツト・
コマンドにより、絶対アドレスがアドレス／キー
に転送される。L2キヤツシユ行状況とキヤツシ
ユ・セツトがL2キヤツシユ制御装置に転送され、
キヤツシユ・セツト修飾子がL2キヤツシユに転
送され、L2キヤツシユ行状況がメモリ制御装置
に転送される。データはL1キヤツシユではなく
ベクトル・プロセツサに送られるので、要求側プ
ロセツサのL1状況アレイはこのベクトル要素取
出し要求の影響を受けない。L2キヤツシユ制御
装置がL2キヤツシユ・ベクトル要素取出しコマ
ンドとL2キヤツシユ合同式を受け取つて、L2キ
ヤツシユに対するアクセスを開始する。L2キヤ
ツシユ制御装置がそのコマンドをL2データ・フ
ローに転送して、指定された合同式の所で６つの
L2キヤツシユ・セツトが読み取られる。行取出
しの場合と同じく２つの読取りサイクルを利用す
るが、パイプラインが考慮されているため、必要
なのは８バイトだけである。第１の読取りサイク
ルで、プロセツサが要求するダブルワードを含む
32バイトがもたらされる。L2キヤツシユ制御装
置は、L2ヒツト及び非ロツクというL2キヤツシ
ユ行状況を受け取ると、そのL2キヤツシユ・セ
ツトを使つて、各読取りサイクルで適切な32バイ
トを選択するが、開始アドレスによつて要求され
た８バイトだけをL1キヤツシユにゲートする。
このとき、コマンドは、L2キヤツシユ中で完了
している。L1キヤツシユは、L2キヤツシユから
各ダブルワードを受け取つたとき、元のベクトル
要素取出し要求の緩衝記憶された境界合せ情報に
応じてデータを境界合せする。次のサイクルで、
境界合せされたデータの８バイトがベクトル・プ
ロセツサに転送される。メモリ制御装置がL2コ
マンドとL3ポート識別を受け取る。L2ヒツト及
び非ロツクというL2キヤツシユ行状況を受け取
ると、その要求はドロツプされる。アドレス／キ
ーが、参照ビツト更新のために絶対アドレスを受
け取る。ベクトル取出し要求が要求するL1キヤ
ツシユ行を含む4Kバイトのページに対する参照
ビツトが“１”にセツトされる。
3.4.6 記憶装置要素取出し、TLBヒツト、アク
セス例外なし、L2キヤツシユ・ミス 実行ユニツトが、L1キヤツシユ及び外部機能
にベクトル記憶装置要素取出し要求を出す。セツ
ト連想式TLB探索で、その要求によつて提示さ
れた論理アドレスに対する、アクセス例外なしの
絶対アドレスがもたらされる。L1キヤツシユは、
ベクトル記憶装置取出しが要求するデータがある
かどうか検査されない。プロセツサ内で記憶が保
留中となるのを避けるため、ベクトル命令を開始
する前に、要求側プロセツサの記憶待ち行列がフ
ラツシユされる。したがつて、ベクトル要素取出
し要求では保留中の記憶の衝突はあり得ない。外
部機能がベクトル取出し要求をベクトル・プロセ
ツサに転送する。L1キヤツシユは、ベクトル要
素取出し要求に必要な境界合せ情報を緩衝記憶す
る。L1キヤツシユは、ベクトル・プロセツサに
対するベクトル要素取出し要求と絶対アドレス・
ビツト４：28をL2キヤツシユに転送する。L1キ
ヤツシユへのインページが行なわれないので、
L1キヤツシユ項目は置換すべく選択されず、L1
キヤツシユ及びインページ・バツフアの内容は影
響を受けない。L2制御装置がベクトル要素取出
し要求を受け取る。L2記憶待ち行列が空の場合、
この要求はL2キヤツシユ優先順位によつて選択
されれば直ちに処理を受けることができる。この
プロセツサに対するL2記憶待ち行列が空でない
場合、このプロセツサに対する先行するすべての
ベクトル要素取出し要求がL2キヤツシユ中で完
了するまで、この要求は記憶待ち行列で待機しな
ければならない。いずれにせよ、L2記憶待ち行
列に要求側プロセツサに対する項目が作成され
る。L2キヤツシユ記憶待ち行列は物理的に制御
部とデータ部の２つの部分に分かれている。絶対
アドレスとベクトル要素取出し要求制御は、L2
制御機能中に維持される。L2キヤツシユ・デー
タ・フロー中のデータ記憶待ち行列は、このベク
トル要素取出し要求の影響を受けない。L2キヤ
ツシユの優先順位により、このベクトル取出し要
求が処理すべく選択される。L2制御装置は、L2
キヤツシユ・ベクトル要素取出しコマンドとL2
キヤツシユ合同式をL2キヤツシユ制御装置に転
送し、プロセツサL2キヤツシユ取出しコマンド
をメモリ制御装置に転送する。要求側プロセツサ
のL1キヤツシユへの１回のダブルワード転送が
必要とされ、代替プロセツサが所有する、訂正不
能記憶装置エラー標識が活動状態でないロツクま
たは回線保留の有無にかかわらず、それが許可さ
れる。L2制御装置は、このプロセツサに対する
L2キヤツシユ記憶待ち行列の制御部分から、こ
のベクトル要素取出し要求をはずす。L2キヤツ
シユ・ミスをもたらしたL2キヤツシユ・デイレ
クトリの探索から、次の２つの条件のいずれかが
生じる。L2キヤツシユ・ミスの結果、取出し要
求は保留され、要求されたL3行に対するインペ
ージが行なわれる間、他の要求がL2キヤツシユ
で処理される。
ケース Ａ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになつたが、代替プロセツサに対
する同じL2キヤツシユ行への前のL2キヤツシ
ユ・インページが保留になつている。L2制御装
置は、前のインページ要求が完了するまで、この
取出し要求を保留にする。このベクトル要素取出
し要求は、このプロセツサに対するL2キヤツシ
ユ記憶待ち行列の制御部分に復元される。アドレ
ス／キーに情報は転送されない。L2キヤツシユ
行状況及びキヤツシユ・セツトがL2キヤツシユ
制御装置に転送され、キヤツシユ・セツト修飾子
がL2キヤツシユに転送され、L2キヤツシユ行状
況がメモリ制御装置に転送される。前のインペー
ジの凍結衝突のため、強制的にロツク状況にな
る。データはL1キヤツシユではなくベクトル・
プロセツサに送られるので、要求側プロセツサに
対するL1状況アレイはこのベクトル要素取出し
要求の影響を受けない。L2キヤツシユ制御装置
が、L2キヤツシユ・ベクトル要素取出しコマン
ドとL2キヤツシユ合同式を受け取り、L2キヤツ
シユに対するアクセスを開始する。L2キヤツシ
ユ制御装置がそのコマンドをL2データ・フロー
に転送して、指定された合同式の所で６つのL2
キヤツシユ・セツトが読み取られる。行取出しの
場合と同じく、２つの読取りサイクルが利用され
るが、パイプラインが考慮されているため、必要
なのは８バイトだけである。第１の読取りサイク
ルで、プロセツサが要求するダブルワードを含む
32バイトがもたらされる。L2キヤツシユ制御装
置は、L2ミス及びロツクというL2キヤツシユ行
状況を受け取ると、要求側L1キヤツシユへのデ
ータ転送を阻止し、コマンドをドロツプする。メ
モリ制御装置がL2コマンドとL3ポート識別を受
け取る。L2ミス及びロツクというL2キヤツシユ
行状況を受け取ると、その要求はドロツプされ
る。
ケース Ｂ L2キヤツシユ・デイレクトリの探索で、L2キ
ヤツシユ・ミスになる。L2制御装置は、この取
出し要求を保留にし、プロセツサ・インページ凍
結レジスタをセツトする。絶対アドレスがアドレ
ス／キーに転送される。L2キヤツシユ行状況及
びキヤツシユ・セツトがL2キヤツシユ制御装置
に転送され、キヤツシユ・セツト修飾子がL2キ
ヤツシユに転送され、L2キヤツシユ行状況がメ
モリ制御装置に転送される。データはL1キヤツ
シユではなくベクトル・プロセツサに送られるの
で、要求側プロセツサに対するL1状況アレイは
このベクトル要素取出し要求の影響を受けない。
L2キヤツシユ制御装置が、L2キヤツシユ・ベク
トル要素取出しコマンドとL2キヤツシユ合同式
を受け取り、L2キヤツシユに対するアクセスを
開始する。L2キヤツシユ制御装置がそのコマン
ドをL2データ・フローに転送し、指定された合
同式の所で６つのL2キヤツシユ・セツトが読み
取られる。行取出しの場合と同じく、２つの読取
りサイクルが利用するが、パイプラインが考慮さ
れているため、必要なのは８バイトだけである。
第１の読取りサイクルで、プロセツサが要求する
ダブルワードを含む32バイトがもたらされる。
L2キヤツシユ制御装置は、L2ミス及び非ロツク
というL2キヤツシユ行状況を受け取ると、要求
側L1キヤツシユへのデータ転送を阻止し、コマ
ンドをドロツプする。メモリ制御装置がL2コマ
ンドとL3ポート識別を受け取る。L2ミス及び非
ロツクというL2キヤツシユ行状況を受け取ると、
その要求は必要なL3メモリ・ポートに対する優
先順位に入る。インページ・バツフア／アウトペ
ージ・バツフアの対を含めてすべての資源が使用
可能なとき、そのプロセツサに対するL3取出し
アクセスを開始するコマンドがBSU制御装置に
転送される。メモリ制御装置は、L2制御装置に、
保留中のインページの場合に通常行なわれるよう
にL2デイレクトリ状況をセツトするよう指示す
る。アドレス／キーが絶対アドレスを受け取る。
要求されたL2キヤツシユ行を含む4Kバイトのペ
ージに対する参照ビツトが“１”にセツトされ
る。絶対アドレスがL3物理アドレスに変換され
る。L2キヤツシユ・ミスの結果、インターフエ
ースが使用可能になるとすぐ、物理アドレスが
BSU制御装置に転送される。BSU制御装置は、
メモリ制御コマンドとアドレス／キーのL3物理
アドレスを受け取ると、そのコマンドとアドレス
を主記憶装置に送り、所期のポートのメモリ・カ
ードを選択して、L3メモリ・ポートの128バイト
の取出しを開始する。データが、そのL3メモ
リ・ポートから多重コマンド／アドレス及びデー
タ・インターフエースを介して、一時に16バイト
ずつ転送される。128バイトのL2キヤツシユ行を
得るには、L3メモリから８回の転送が必要であ
る。カツドワード転送の順序は、その取出しアク
セスで要求されたダブルワードを含むカツドワー
ドから始まる。次の３回の転送にL1キヤツシユ
行の残りの部分が含まれる。最後の４回の転送に
は、L2キヤツシユ行の残り部分が含まれる。プ
ロセツサが希望するデータは、L2キヤツシユで
受け取つてL2キヤツシユ・インページ・バツフ
アにロードされたとき、L1キヤツシユに転送さ
れる。L2キヤツシユ・インページ・バツフアへ
の最後のデータ転送が完了する間に、BSU制御
装置は当該のプロセツサ・インページ完了をL2
制御装置に報告する。L1キヤツシユは、L2キヤ
ツシユから各ダブルワードを受け取つたとき、元
のベクトル要素取出し要求の緩衝記憶された境界
合せ情報に応じてデータを境界合せする。次のサ
イクルで、境界合せされたデータの８バイトがベ
クトル・プロセツサに転送される。L2キヤツシ
ユへのデータ転送の間、アドレス／キーがL3メ
モリの訂正不能エラー行を監視する。インページ
処理中に訂正不能なエラーが検出された場合、い
くつかの機能が実行される。L1キヤツシユへの
ダブルワードの転送の際に、データの状況を識別
するL3訂正不能エラー信号が同時に転送される。
L2キヤツシユ行に含まれる残りのカツドワード
の状況も要求側プロセツサに報告される。プロセ
ツサは、あるインページ要求について、せいぜい
１個の記憶装置訂正不能エラー指示、すなわちア
ドレス／キーで検出された最初のそれを受け取
る。アドレス／キーで検出された最初の記憶装置
訂正不能エラーのダブルワード・アドレスが、要
求側プロセツサに対して記録される。そのプロセ
ツサが要求したL1キヤツシユ行中のいずれかの
データに対して記憶装置訂正不能エラーが生じた
場合、記憶装置訂正不能エラーを処理するための
標識がセツトされる。最後に、L2キヤツシユ・
インページ・バツフアに転送されたいずれかのデ
ータに対して訂正不能エラーが生じた場合は、ア
ドレス／キーはL2制御装置に、L2キヤツシユへ
のインページの完了を妨げる信号を送る。L2キ
ヤツシユの優先順位により、このプロセツサに対
するインページ完了が処理すべく選択される。
L2制御装置は、インページ・バツフア書込みコ
マンドとL2キヤツシユ合同式をL2キヤツシユ制
御装置に送り、インページ完了状況の回答をメモ
リ制御装置に送る。L2キヤツシユ・デイレクト
リの探索から、次の３つの条件のいずれかが生じ
る。
ケース １ L2キヤツシユ・インページ・バツフアへのイ
ンページの際に、L3記憶装置訂正不能エラーが
検出された。L2制御装置は、インページ・バツ
フア中に不良データが入つていることを知つて、
L2キヤツシユ・デイレクトリの更新を阻止する。
このL2キヤツシユ・ミス・インページに対して
設定された凍結レジスタがクリアされる。記憶装
置訂正不能エラーを報告するため、そのインペー
ジを要求したプロセツサに対するL1オペラン
ド・キヤツシユ標識がセツトされる。アドレス／
キーに情報は転送されない。通常ならL2キヤツ
シユ制御装置及びメモリ制御装置に転送される
L2キヤツシユ行状況が、強制的にロツク及び未
変更になる。選択されたL2キヤツシユ・セツト
がL2キヤツシユ制御装置に転送され、キヤツシ
ユ・セツト修飾子がL2キヤツシユに転送される。
L1状況アレイは変更されない。L2キヤツシユ制
御装置がインページ・バツフア書込みコマンドを
受け取り、L2制御装置からの状況を持つてL2キ
ヤツシユ・インページを完了すべく、L2キヤツ
シユ行の書込みの準備をする。L2キヤツシユ制
御装置は、L2キヤツシユ・セツトと、ロツク及
び未変更というL2キヤツシユ行状況を受け取り、
このインページ・バツフア書込みコマンドに関連
するL2キヤツシユ・インページ・バツフアに関
連する制御をリセツトする。L2キヤツシユの更
新が取り消され、BSU制御装置がメモリ制御装
置に動作終了を転送する。メモリ制御装置はロツ
ク及び未変更というL2キヤツシユ行状況を受け
取り、プロセツサ・インページ要求で保持されて
いた資源を解放する。L2ミニ・デイレクトリは
更新されない。
ケース ２ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されていず、したがつて廃棄する必要
はないことが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。選択されたL2キヤツシユ・セツト
がアドレス／キーとL2キヤツシユ制御装置に転
送される。置換されたL2キヤツシユ行の状況が
L2キヤツシユ制御装置とメモリ制御装置に転送
され、キヤツシユ・セツト修飾子がL2キヤツシ
ユに転送される。構成内のすべてのL1キヤツシ
ユに対するL1状況アレイが、置換されたL2キヤ
ツシユ行のコピーがあるかどうか検査される。コ
ピーが見つかつた場合、当該の無効化要求がL1
キヤツシユに転送される。置換されたL2キヤツ
シユ行に対するL1コピー状況が、L1キヤツシユ
状況からクリアされる。この取出し要求はベクト
ル・プロセツサに対するものなので、要求側プロ
セツサのL1オペランド・キヤツシユのL1状況ア
レイは更新されない。L2キヤツシユ制御装置は
インページ・バツフア書込みコマンドを受け取
り、L2制御装置からの状況を待つてL2キヤツシ
ユ・インページを完了すべく、L2キヤツシユ行
の書込みの準備をする。L2キヤツシユ制御装置
は、L2キヤツシユ・セツト及び置換された行の
状況を受け取る。置換された行は変更されていな
いので、L2キヤツシユ制御装置はL2キヤツシユ
に、インページ・バツフアがL2キヤツシユに書
き込まれると通知する。これは丸１行の書込みで
あり、キヤツシユ・セツトがインターリーブされ
ているので、L2キヤツシユ・セツトを使つて、
L2キヤツシユ行の書込みが可能なようにアドレ
ス・ビツト25と26を操作しなければならない。
BSU制御装置がメモリ制御装置に動作終了を転
送する。アドレス／キーがL2制御装置からL2キ
ヤツシユ・セツトを受け取る。L2ミニ・デイレ
クトリ更新アドレス・レジスタがインページ・ア
ドレス・バツフアからセツトされ、L2キヤツシ
ユ・セツトをL2制御装置から受け取る。メモリ
制御装置が置換された行の状況を受け取る。廃棄
する必要がないので、メモリ制御装置はインペー
ジ要求で保持されていた資源を解放する。メモリ
制御装置は、このプロセツサに関連するL2ミ
ニ・デイレクトリ更新するアドレス・レジスタを
用いてL2ミニ・デイレクトリを更新コマンドを、
アドレス／キーに転送する。次いで、メモリ制御
装置が現動作を完了済みとマークし、要求側プロ
セツサが再度メモリ資源優先順位に入ることを許
す。
ケース ３ L2制御装置が、置換すべきL2キヤツシユ行を
選択する。この場合、置換される行の状況から、
それが変更されており、したがつて廃棄する必要
があることが判明する。L2デイレクトリが、新
しいL2キヤツシユ行が存在することを反映する
ように更新される。このL2キヤツシユ・ミス・
インページに対して設定された凍結レジスタがク
リアされる。デイレクトリから読み取られたアド
レスが、選択されたL2キヤツシユ・セツトと一
緒にアドレス／キーに転送される。選択された
L2キヤツシユ・セツトがL2キヤツシユ制御装置
に転送される。置換されたL2キヤツシユ行の状
況がL2キヤツシユ制御装置とメモリ制御装置に
転送され、キヤツシユ・セツト修飾子がL2キヤ
ツシユに転送される。構成内のすべてのL1キヤ
ツシユに対するL1状況アレイが、置換されたL2
キヤツシユ行のコピーがあるかどうか検査され
る。コピーが見つかつた場合、当該の無効化要求
がL1キヤツシユに転送される。置換されたL2キ
ヤツシユ行に対するL1コピー状況が、L1キヤツ
シユ状況からクリアされる。この取出し要求はベ
クトル・プロセツサに対するものなので、要求側
プロセツサのL1オペランド・キヤツシユのL1状
況アレイは更新されない。L2キヤツシユ制御装
置はインページ・バツフア書込みコマンドを受け
取り、L2制御装置からの状況を待つてL2キヤツ
シユ・インページを完了すべく、L2キヤツシユ
行の書込みの準備をする。L2キヤツシユ制御装
置はL2キヤツシユ・セツトと置換された行の状
況を受け取る。置換された行は変更されてるの
で、L2キヤツシユ制御装置はL2キヤツシユに、
インページ・バツフアのデータをL2キヤツシユ
に書き込む前に、そのインページ・バツフアと対
になつたアウトページ・バツフアに対する丸１行
の読取りが必要なことを通知する。これは丸１行
のアクセスであり、キヤツシユ・セツトはインタ
ーリーブされているので、L2キヤツシユ・セツ
トを使つて、L2キヤツシユ行のアクセスが可能
なようにアドレス・ビツト25と26を操作しなけれ
ばならない。アドレス／キーがL2制御装置から
アウトページ・アドレスを受け取り、それを物理
アドレスに変換し、L2キヤツシユ・セツトと一
緒にアウトページ・アドレス・バツフアに保持す
る。L2ミニ・デイレクトリ更新アドレス・レジ
スタがインページ・アドレス・バツフアからセツ
トされ、L2キヤツシユ・セツトをL2制御装置か
ら受け取る。アドレス／キーは、L3メモリ行の
書込みの準備として、BSU制御装置にアウトペ
ージ物理アドレスを転送する。メモリ制御装置
が、置換された行の状況を受け取る。廃棄する必
要があるので、メモリの更新が完了するまで、メ
モリ制御装置はL3資源を解放することができな
い。インページに使われたのと同じメモリ・ポー
トに対して廃棄が行なわれることが保証される。
メモリ制御装置は、このプロセツサに関連する
L2ミニ・デイレクトリ更新アドレス・レジスタ
を用いてL2ミニ・デイレクトリを更新するコマ
ンドを、アドレス／キーに転送する。次いで、メ
モリ制御装置は現動作を完了済みとマークし、要
求側プロセツサが再度メモリ資源優先順位に入る
ことを許す。BSU制御装置は、置換されたL2キ
ヤツシユ行が変更されていることを知つて、アド
レス／キーからアウトページ・アドレスを受け取
つた後、廃棄手順を開始して、選択されたメモ
リ・ポートにL2キヤツシユ・データ・フローを
介して丸１行書込みコマンドとアドレスを転送す
る。データは、アウトページ・バツフアからメモ
リに一時に16バイトずつ転送される。最後のカツ
ドワードがメモリに転送された後、BSU制御装
置はメモリ制御装置に動作終了を転送する。メモ
リ制御装置は、BSU制御装置から動作終了を受
け取ると、L3ポートを解放して、メモリ・ポー
トへのオーバーラツプしたアクセスを可能にす
る。
上記のように、ストアイン型キヤツシユ・バツ
フアには、高度のエラー検出及び訂正が必要であ
る。残念ながら、このことは、高速動作が必要な
ことと相容れない。また、最小の回路が望ましい
ことも相容れない。エラー検出及び訂正技術で
は、通常、エラー訂正コマンドを利用し、それに
は検査ビツトのコストを削減するため複数の情報
バイトを含む検査ブロツクを使用する必要があ
る。こうした方法は、通常、追加のマシン（命
令）サイクルが必要であり、追加の記憶サイクル
が必要なこともある。こうしたサイクルにかかる
時間によつてキヤツシユ動作の速度が低下する傾
向があり、キヤツシユ記憶機構を設ける目的その
ものが損なわれる。回路を追加するとエラー検出
及び訂正によつて生じる時間損失を部分的に克服
する効果があることもあるが、キヤツシユ回路は
通常高速であり、したがつて通常以上に高価につ
く。高価な回路を追加することは、明らかに望ま
しい解決策ではない。
本発明のエラー訂正システムでは、通常デー
タ・バイトに関連する１つの検査ビツトしか使用
しない。このシステムは、取出しエラーを直接訂
正しようと試みるものではない。その代りに、パ
リテイ・エラーの場合と同じく通常の機械チエツ
クを発生させる。再試行ルーチンで、キヤツシ
ユ・エラーが発生したと判定され、各検査ブロツ
ク内の検出可能なハード・ビツト障害を訂正する
ように設計されたハードウエア反転再試行機構が
呼び出される。
このエラー訂正機構は、キヤツシユ記憶機構の
バイト本位の編成を利用するものである。データ
の８ビツトがそれぞれ単一の検査ビツト、すなわ
ちパリテイ・ビツトと関連づけられている。こう
して得られる９ビツトのフイールドを通じて奇数
パリテイが維持される。この技術は、障害の起こ
つた記憶セルが固着状態とは逆の状態をとるため
に発生する障害の単一ビツト検出をサポートす
る。記憶セルが障害を起こし、そのビツトの所期
の値が障害を起こしたセルの状態と同じであると
き、エラーは検出されないが、そのセルから読み
取られるデータは誤つていず、したがつて何も失
われない。
エラー訂正アルゴリズムの例を次に示す。この
アルゴリズムは、システムの他の箇所で使われる
ものと同じタイプの通常の論理回路でたやすく実
施できる。下記の例では、バイトのビツト２にハ
ード障害があり、そのビツトが論理“１”に固着
されている、キヤツシユ行の単一バイトについて
考慮する。
01234567P 000000001 L2キヤツシユ書込みレジスタは試み
た記憶動作中に良好なデータを含む。
001000001 書込み動作後のキヤツシユ内容はビ
ツト２にハード・ビツト障害を含む。
001000001 キヤツシユからの次の読取り動作時
にパリテイ・エラーが発生して機械チエツ
ク信号を発生させ、命令再試行を開始させ
る。再試行でキヤツシユ内でエラーが発生
したと判定され、マシンは、キヤツシユ・
データ・フロー・ハードウエアが障害を起
こしたアドレス及びキヤツシユ・セツトか
ら反転再試行を開始できる状態になる。
001000001 キヤツシユ・データ・フロー・ハー
ドウエアが障害を起こしたバイト・アドレ
スの所でキヤツシユ行を読み取り、そのデ
ータをアウトページ・バツフアに入れる。
110111110 キヤツシユ・データ・フロー・ハー
ドウエアがデータを反転して、インペー
ジ・バツフアにロードし、キヤツシユ行書
込みの準備をする。
111111110 キヤツシユ・データ・フロー・ハー
ドウエアがインページ・バツフアの内容を
アドレスされたキヤツシユ項目に書き込
む。ビツト２は障害状態に反転されてい
る。
000000001 アウトページ・バツフアの内容がキ
ヤツシユ・データ・フロー・ハードウエア
によつて反転され、正しくなつたデータが
アウトページ・バツフアにラツチされる。
パリテイ検査で、有効なデータがレジスタ
内に存在することが示される。
このキヤツシユ・エラー検出及び訂正システム
は、既存の多数のシステム機能を利用し、また検
出されたエラーがない場合には機能しないため、
極めて効率が高い。
第６図を参照すると、実記憶装置６０１（L3）
と拡張記憶機構６１０（L4）の間でデータを転
送する機構は、記憶階層中でそのすぐ上にあるキ
ヤツシユによつてサポートされる行のサイズに匹
敵する行サイズで機能する。４個１組のコマンド
がその行をある論理タイプの記憶装置から別の論
理タイプの記憶装置に移す。通常のキヤツシユ構
造の外部にある記憶バツフアを使うことにより、
データ転送が完全に記憶サブシステムの内部で行
なわれるため、システム内のキヤツシユの汚染な
しにデータ移動が可能となる。
実記憶装置（L3）６０１と拡張記憶機構（L4）
６１０は、共通の１組のカードを２つの純粋に論
理的な区域に分けて共用する。好ましい実施例で
は、L3メモリとL4メモリの境界を、16Mバイト
の境界に設定することができる。L3メモリは境
界の下側になり、L4メモリは上側になる。
システム内のL2キヤツシユのサイズに相当す
る128バイトの行を保持できる記憶バツフアを、
L3メモリとL4メモリの間のデータ転送用のステ
ージング域として使用する。好ましい実施例で
は、４個１組の記憶装置コマンドにより、記憶バ
ツフアとL3記憶装置６０１またはL4記憶機構６
１０との間のデータ転送を行なわせる。あらゆる
データ移動は128バイトずつ行なわれ、各128バイ
ト・フイールドはそれぞれ記憶装置中の128バイ
トの境界上から始まる。
中央演算処理装置のマイクロコードが使用する
４つの記憶装置コマンドは、記憶バツフアへの
L3行転送（TL3LMB）コマンド、記憶バツフア
へのL4行転送（TL4LMB）コマンド、L3行への
記憶バツフア転送（TMBL3L）コマンド、L4行
への記憶バツフア転送（TMBL4L）コマンドで
ある。これらのコマンドは対になつて使用され、
各コマンドが動作の半分を実行して、ある記憶位
置から別の記憶位置へのデータ転送を行なう。各
コマンド対はある記憶位置から別の記憶位置に
128バイトの行をコピーする。
TL3LMBコマンドとTL4LMBコマンドは共に
指定された記憶装置の位置から128バイトの行を
記憶バツフアにコピーする。コマンドと128バイ
トの境界上の絶対アドレスとを含む要求が、まず
L3／L4記憶制御装置１２（第１図）に対して行
なわれる。記憶制御装置１２は、要求された記憶
資源及び記憶バツフアに対するアクセスを許可し
なければならない。L3／L4記憶制御装置１２に
よつてこれらのコマンドが選択されると、要求側
プロセツサの記憶バツフアにロツクがかけられ
る。これによつて記憶バツフアの使用が直列化さ
れる。記憶バツフアにロツクをかけたプロセツサ
しかそれを解除することができない。
前述のように、L2キヤツシユ・バツフア記憶
機構２６（第２図）はストアイン型キヤツシユで
あり、したがつてTL3LMBコマンドによつて要
求された128バイトの行がL2キヤツシユ内に存在
することができる。そうしたケースでその行が変
更されていない場合、L3記憶装置から記憶バツ
フアにデータが取り出される。その行がL2キヤ
ツシユ内に存在し、かつ変更されている場合、デ
ータはL3記憶装置に再記憶されて、各記憶バツ
フアにコピーされる。L2キヤツシユ内の行の状
況は、その行がL3記憶装置にコピーされたので、
未変更であるが依然有効であることを示すように
更新される。記憶キー内の、その128バイトの行
を含む4Kバイトのページに関連する参照ビツト
が活動状態にセツトされる。
プロトコル上の理由から、TL4LMBによつて
要求された128バイトの行は、L2キヤツシユ内に
存在することができない。L2キヤツシユにコピ
ーできるのはL3記憶装置からのデータだけであ
る。したがつて、このコマンドの場合は、データ
が単にL4記憶機構から記憶バツフアにコピーさ
れる。
TMBL3LコマンドとTMBL4Lコマンドは共に
記憶バツフアから128バイトの行を指定された記
憶装置の位置に移す。コマンドと128バイトの境
界上の絶対アドレスとを含む要求が、まずL3／
L4記憶制御装置に対して行なわれる。記憶制御
装置は必要な記憶資源及び記憶バツフアに対する
アクセスを許可しなければならない。コマンド
は、以前に同じプロセツサによつて記憶バツフア
のロツクがセツトされていたときだけ、L3ポー
トまたはL4ポートを争奪する。L3／L4記憶制御
装置によつて選択されたとき、記憶バツフアのロ
ツクがリセツトされる。これによつて、記憶バツ
フアが解放され、システム内の別のプロセツサが
それを使用できるようになる。
前述のように、L2キヤツシユ・バツフア記憶
機構２８はストアイン型キヤツシユである。
TMBL3Lコマンドによつて変更された128バイト
の行は、L2キヤツシユ内に存在することができ
る。そうした場合、記憶バツフアの内容がL3記
憶装置に移されて古いデータに置き換わるので、
その行はL1キヤツシユ・コピーと共に無効にな
る。その128バイトの行を含む4Kバイトのページ
に関連する記憶キー内の参照ビツト及び変更ビツ
トが活動状態にセツトされる。TMBL4Lコマン
ドによつて要求された128バイトの行は、L2キヤ
ツシユ内には存在できず、記憶バツフア内にのみ
存在できる。L2キヤツシユにコピーできるのは、
L3記憶装置からのデータだけである。データは
単に記憶バツフアからL4記憶機構の位置にコピ
ーされる。
これらのコマンドを用いると、プロセツサが時
間をかけて記憶装置からデータを取り出し、それ
をプロセツサ中のどこかに入れ、次いでそれを送
受反転して再度記憶する必要がなくなり、こうし
たデータ移動を必要とする命令の性能が著しく向
上する。
前記の各命令によつて実行できる128バイトよ
りもずつと長いデータのブロツクを移動しなけれ
ばならない場合がしばしばある。PAGE IN命令
は、L4記憶機構から4KバイトのブロツクをL3記
憶装置に移す。PAGE OUT命令は、L3記憶装
置から4Kバイトのデータ・ブロツクをL4記憶機
構に移す。記憶装置コマンドは一時に128バイト
しか移動しないので、32反復のマイクロコード・
ループを用いて、各反復の後で記憶装置アドレス
を更新して4Kバイトのブロツクの移動を行なう。
PAGE IN命令では、このループは、TL4LMB
−TMBL3Lコマンド対から構成される。PAGE
OUT命令では、ループはTL3LMB−TMBL4L
コマンド対から構成される。
PAGE IN命令及びPAGE OUT命令は、拡張
記憶機構のブロツク番号を使つてL4ブロツクを
指定する。マイクロコードは、L3記憶装置とL4
記憶装置の間の論理分割アドレスを考慮に入れ
て、この番号を記憶サブシステムが受入れ可能な
絶対アドレスに変換してから、データ転送コマン
ドを実行させる。
MOVE LONG命令も、記憶装置間転送コマン
ドを利用する。各記憶装置オペランドが記憶装置
内の128バイトの境界上で境界合せされている場
合、完全な128バイトの行すべてに対して
TL3LMB−TMBL3Lコマンド対を実行すること
ができる。これによつて、中央演算処理装置内
で、データをプロセツサまで移し記憶装置に戻す
取出し−記憶ループを実行する必要がなくなる。
そのため、MOVE LONG命令が実際にデータ移
動を必要とする場合に、この命令の性能が著しく
向上する。
第７図を参照すると、指定されたコマンド情報
を保持するコマンド・バツフア７１０が設けられ
ている。記憶待ち行列７２０は、前記のように機
能する。部分７２０ａに、記憶要求のアドレス、
及び順次または非順次という記憶動作のタイプ、
及びその他の状況情報を指定する制御情報が入つ
ている。順次記憶要求ブロツク７３０は、データ
を累積してブロツクとして記憶することの必要な
順次記憶要求の存在を示す。L2書込みバツフア
７４０とL2書込みバツフア７５０は、256バイト
のデータ記憶域を提供する。バツフア７６０には
L2キヤツシユ・コマンドとアドレスが入る。
要約すると、上記の４つのデータ転送コマンド
は、記憶装置間で大量のデータを移動するIBM
システム３７０命令をサポートするのに有効であ
る。これらのコマンドは、L3記憶装置とL4記憶
機構の間でデータ転送を行なうのに十分なフレキ
シビリテイをもつ。記憶装置の整合性を維持する
問題は、データをL2キヤツシユ行のサイズと同
じブロツクとして移動して、既存の記憶装置整合
機構がこれらのコマンドに対しても働くようにす
ると容易になる。L3／L4記憶装置のアクセス時
間がコマンド実行速度の制限フアクタとなる程度
までパイプライン化が実現できる。データは記憶
装置から記憶システム内のバツフアに直接転送さ
れ、記憶装置に再度戻される。この技術により、
単に記憶装置間転送を行なうのには不必要なデー
タがキヤツシユ・バツフア記憶機構にインページ
されないので、キヤツシユ・ヒツト率も向上す
る。言い換えれば、キヤツシユ空間を割り振るア
ルゴリズムが、記憶装置間転送の影響を受けな
い。
次に、このシステムによるベクトル記憶動作の
実行の仕方、とくに第８図及び第９図に示す態様
を考えると、ベクトル・プロセツサの記憶動作が
通常の中央演算処理装置の記憶装置参照パターン
とは著しく異なることが理解できる。ベクトル・
プロセツサに合つた特定の動作モードを含めるこ
とにより、システム性能が思いもかけず著しく向
上することが判明した。
このシステムは、行取出しモードと要素取出し
モードのどちらにも対処できる。行取出しは、デ
ータ・ストリーム化をサポートし、データをほぼ
最大理論速度でベクトル・プロセツサに転送す
る。要素取出しモードは、記憶サブシステムとベ
クトル・プロセツサの間で１回データ転送が必要
なだけで、記憶装置内の要素間の大きなストライ
ド（分離間隔）を処理することができる。このよ
うな要求は、関連する中央演算処理装置に対する
L2記憶キヤツシユ待ち行列を利用して、要素取
出し要求を待ち行列化し、共用L2キヤツシユ資
源上で最大の要求処理速度が可能となる。
ベクトル・プロセツサ取出しではL1キヤツシ
ユが迂回されて、より大きなL2キヤツシユ記憶
機構によるパイプライン化が可能になる。
このシステムは、非順次要素記憶モード、順次
丸１行モード、及び順次部分行モードの記憶装置
取出しを行なうことができる。非順次モードは、
記憶装置内の要素相互間の大きなストライドをサ
ポートし、１要求当たり最大８バイトが記憶でき
る。順次部分行モードは小さなストライドをサポ
ートするが、このタイプの動作のためのL2キヤ
ツシユ・アクセスに関連する使用中時間が削減さ
れる。順次丸１行モードは、連続するデータ要素
の完全L2キヤツシユ行への記憶をサポートし、
したがつてL2キヤツシユ・ミスが起こつたとき、
キヤツシユ・インページを行なう必要が緩和され
る。これら様々なモードは異なるデータ編成を、
ベクトル・プロセツサの性能が最高になり、同時
に共通L2キヤツシユ資源の利用度が最小となる
ような形でサポートする。
第８図を参照すると、データ処理システムに複
数のベクトル・プロセツサ８００Ａ，８００Ｂ，
８００Ｃが含まれている。データ処理システムに
は、前述の中央演算処理装置２０Ａ，２０Ｂ，２
０Ｃも含まれている。ベクトル・プロセツサと中
央演算処理装置は、それぞれ制御バス８１０Ａ，
８１０Ｂ，８１０Ｃで接続されている。各ベクト
ル・プロセツサは、それぞれデータ・バス８２０
Ａ，８２０Ｂ，８２０ＣでL1キヤツシユ１８Ａ，
１８Ｂ，１８Ｃに接続されている。各データ・バ
スはL2キヤツシユを通過するが、ベクトル記憶
動作の場合L1キヤツシユは迂回される。
好ましい実施例では、ベクトル・プロセツサは
とくにIBMシステム370ベクトル・アーキテクチ
ヤの命令セツトを処理するように設計されてい
る。中央演算処理装置は、まず命令コードを復号
し作業をベクトル・プロセツサに渡すことによ
り、こうした命令の実行に関与する。中央演算処
理装置は、ベクトル・プロセツサがそのための作
業を実行している間も活動状態であるが、ベクト
ル・プロセツサが特定のベクトル命令に必要な作
業を完了するまで、次の命令に進まない。
中央演算処理装置は、ベクトル・プロセツサに
対するすべての記憶装置参照を処理する。ベクト
ル取出しは、中央演算処理装置がベクトル・プロ
セツサに代わつて出す要求である。中央演算処理
装置２０Ａ，２０Ｂ，２０Ｃが使用するハードウ
エア経路は、ベクトル取出し中も使用される。各
中央演算処理装置は、ベクトル取出し動作の間、
L2キヤツシユ２６Ａに接続された制御バス８４
０Ａ，８４０Ｂ，８４０Ｃを介してL2キヤツシ
ユにコマンドを出す。
ベクトル取出し動作の間、L1キヤツシユは、
ベクトル・プロセツサに渡された記憶装置データ
を記録しない。すべてのベクトル取出しでL1キ
ヤツシユは迂回されるので、L2キヤツシユ・バ
ツフア記憶機構がベクトル取出し要求パイプライ
ン中でデータ供給源となる。
ベクトル記憶動作は、中央演算処理装置がベク
トル・プロセツサに代わつて出す要求である。
L1記憶待ち行列とベクトル・プロセツサに対し
て同時に要求が出される。ベクトル・プロセツサ
からくる、記憶要求に関連するデータは、コマン
ド及びアドレスの後にL1記憶待ち行列に入る。
ベクトル記憶要求に必要なすべての情報がL1記
憶待ち行列に入つているとき、それは続いてL2
キヤツシユ・バツフア記憶機構に記憶するため、
L2記憶待ち行列に渡される。L1キヤツシユは、
ストア・スルー型設計なので、L1キヤツシユ中
にコピーが見つかつたとき、ベクトル記憶要求に
よつてそれを更新することができ、また記憶要求
がL2キヤツシユに入つたとき無効にすることが
できる。L2キヤツシユは、ベクトル記憶要求用
のストアイン型キヤツシユであり、記憶装置の整
合性は既存のL2キヤツシユ・ハードウエアによ
つて維持される。
ベクトル動作は、様々なデータ・タイプ及びデ
ータ編成に関連する。ベクトルは、記憶装置内の
同様のデータ要素の集まりであると定義される。
ベクトルは共通の要素長とデータ形式をもつ。そ
の長さは２バイト、４バイトまたは８バイトであ
り、記憶装置内の一体的境界上に境界合せされ
て、半ワード要素（HWE）、フルワード要素
（FWE）及びダブルワード要素（DWE）を作成
する。ベクトル中の各要素間の分離間隔をストラ
イドと呼ぶ。ベクトル内の連続する要素のストラ
イドは１である。
複素数は、同一要素の実数部と虚数部が記憶装
置内の連続する位置に記憶される。複素数が記憶
装置内でベクトルの連続する要素として記憶され
るとき、実数部及び虚数部は２のストライドで分
離されることになる。複素数ベクトルを処理する
には、実数部と虚数部を別々に処理する必要があ
る。したがつて、２のストライドを処理できるこ
とは、このシステムの重要な態様である。
行列のデータは、行本位または列本位で記憶さ
れる。記憶が行本位で、ある行のすべての要素に
アクセスすることが望まれる場合、ある行のすべ
ての要素は記憶装置中で連続して記憶されるの
で、データは１のストライドでアクセスされる。
ある列のすべての要素にアクセスすることが望ま
れるときは、列の数に等しいストライドで各要素
が分離される。大きな行列では、所期の各要素が
それぞれ異なるキヤツシユ行中にあるように分離
することができる。最適の性能を実現するには、
キヤツシユ行の全体ではなくて所期の要素だけに
アクセスすることが不可欠である。
以上の議論から、要素サイズとストライドがベ
クトル記憶装置アクセス動作における重要なフア
クタであることが容易に理解できる。
ベクトル取出しには、行取出しと要素取出しが
ある。行取出しはL1キヤツシユのサイズに関係
するもので、このサイズは好ましい実施例では64
バイトである。このタイプの各取出しアクセスは
L1キヤツシユを有効に迂回して、L2キヤツシユ
に直接送られる。各行取出しは、L2キヤツシ
ユ・ハードウエアにとつてプロセツサL1キヤツ
シユ・インページ要求に見える。各行取出しに
は、L2キヤツシユ読取りサイクルが必要であり、
各サイクルで所期のL1キヤツシユ行の32バイト
にアクセスする。データは８サイクルかかつて要
求側プロセツサのL1キヤツシユを経て関連する
ベクトル・プロセツサに転送される。
要素取出しも２つのL2キヤツシユ読取りサイ
クルを利用するが、読取りアクセスはただ１つで
よい。これは、２サイクルL2キヤツシユ設計と
なつているためである。L1キヤツシユを介して
その要素を関連するベクトル・プロセツサに送る
のに、ただ１つのデータ転送サイクルでよい。
要素取出し及び行取出しのL2キヤツシユ・ミ
スは、要素取出し時にL1キヤツシユに行なわれ
るデータ転送の回数以外の点では、L2キヤツシ
ユ・ミスの場合のプロセツサL1キヤツシユ・イ
ンページ要求と同様に処理される。
プロセツサ・マイクロコードを使つて、どのタ
イプの要求を使用するか決定する。３連式システ
ム、すなわち３プロセツサ・システムでは、回転
木馬型優先順位アルゴリズムが、L2キヤツシユ
に対するプロセツサのアクセスを制御する。すな
わち、各プロセツサが３優先順位サイクルごとに
１回アクセスでき、各アクセスに２サイクルを要
する場合、各プロセツサは６サイクルに１回L2
キヤツシユにアクセスできることになる。行取出
しに８データ転送サイクルを要する場合、L2キ
ヤツシユの処理速度ではなくて転送サイクルが、
データ転送速度に対する制限要因となる。非連続
の要素が行取出しを使用する取出しのとき、その
余分のデータは単にベクトル・プロセツサによつ
て廃棄される。
要素取出しでは、L2キヤツシユが３つのプロ
セツサすべてによつて完全に利用される場合、６
サイクルごとにただ１回の要素転送が行なわれ
る。最良のケースでは、要求側プロセツサがあら
ゆる優先順位サイクルでL2キヤツシユに対する
アクセスを許可される場合、２サイクルごとに１
回のデータ転送が起こる。行取出しでは、可能な
らより大きな帯域幅がもたらされる。
ハードウエアによる行取出し動作の実施態様で
は、プロセツサL1キヤツシユ・インページ要求
の場合と同じコマンド・バツフアを利用する。コ
マンドと所期の最初の要素のダブルワード・アド
レスがL2キヤツシユに転送される。オペラン
ド・キヤツシユを示すL1キヤツシユ識別子と、
実際のL1キヤツシユではなくベクトル・プロセ
ツサをデータの宛先として識別するL1キヤツシ
ユ・セツトが、行取出し要求の一部である。デー
タはL1キヤツシユにインページされず、接続さ
れたベクトル・プロセツサ中に存在するデータの
レコードはL2キヤツシユ・レベルで維持されな
い。
要素取出し中のL2キヤツシユの利用度を高め
るため、要求はプロセツサの記憶待ち行列を利用
する。こうした動作では、記憶待ち行列が要素取
出し待ち行列として働く。データは各L2キヤツ
シユ取出しアクセスで転送されるので、コマンド
とアドレスだけが待ち行列に入れられる。その利
点は、取出し要求が、プロセツサ記憶の要求源中
のL2キヤツシユ要求優先順位への入力端でスタ
ツクされることである。L2キヤツシユ優先順位
に対する要求タイプを識別するベクトル要素取出
しビツトが、記憶待ち行列に加えられる。IBM
システム370ベクトル命令の環境では、あるシス
テム370命令のための記憶待ち行列内で、ベクト
ル取出し及び記憶混合要求を扱う必要はない。要
素取出しは、２サイクルごとに１回の最大速度で
記憶待ち行列から処理を受けることができる。
ベクトル記憶要求は、要素記憶、部分行記憶、
丸１行記憶の３つのモードで扱われる。要素記憶
は、記憶サブシステム中ではプロセツサ非順次記
憶及び動作終了と同様にして処理される。唯一の
違いは、L1キヤツシユ・レベルにある。中央演
算処理装置記憶要求のためのデータはベクトル・
プロセツサからくるので、コマンド及びアドレス
の後でL1記憶待ち行列に入る。データを受け取
ると、要求を共通記憶レベルで処理するためL2
記憶待ち行列に転送することができる。L2キヤ
ツシユ・ヒツトの各要素記憶には、２つのL2キ
ヤツシユ書込みサイクルを要する。第１のサイク
ルは選択されたキヤツシユ・セツト情報がキヤツ
シユ書込みコマンド制御を処理できるようにする
ために必要であり、第２サイクルで８バイト要素
に正しい２バイトが書き込まれる。
部分行記憶は、記憶サブシステム中でプロセツ
サ順次記憶要求と同様に扱われるが、例外が２点
ある。第１に、プロセツサ順次記憶要求は記憶フ
イールド内のすべてのバイトを変更するが、部分
行記憶は記憶されるバイトにギヤツプを設けて、
結果を２のストライドで記憶できるようにする。
L1記憶待ち行列内で、要求は真の順次記憶と同
様に扱われる。この相違は、記憶待ち行列から結
果が除去されるとき、L2記憶書込みバツフア内
で処理される。当該のデータ・バイトと記憶バイ
ト・フラグがL2順次記憶書込みバツフアにロー
ドされる。L2キヤツシユが更新されると、記憶
バイト・フラグの制御下でL2キヤツシユ行内の
所期のバイトだけを修正して、128バイトのキヤ
ツシユ行の書込みが行なわれる。
第２の相違点は、L2キヤツシユ更新のタイミ
ングに関するものである。IBMシステム370ベク
トル命令は、記憶装置内の256バイトよりはるか
に多くのバイトをも変更することができる。L2
順次記憶書込みバツフアは、長さ256バイトであ
る。したがつて、ベクトル記憶フイールド中で
256バイトの境界を横切る度に、ハードウエアに
よつて強制的に内部順次記憶が動作終了になり、
L2順次記憶書込みバツフア中で作成されたL2キ
ヤツシユ行がL2キヤツシユに書き込まれる。そ
のため、ベクトル命令に対する記憶待ち行列のあ
ふれが、有効に防止される。
丸１行記憶は、アクセスされたL2キヤツシユ
行内のすべてを変更する記憶動作に等しいストラ
イドに対してしか使用されないこと以外は、部分
行記憶と同様に扱われる。丸１行記憶は最終的に
L2キヤツシユ行の全体を更新するので、旧デー
タを後で重ね書きするためだけにインページする
必要がない。そのため、通常ならL2キヤツシユ
中での順次記憶処理に関連するL2キヤツシユ・
ミスに必要な、L3取出しアクセスを迂回するこ
とができ、したがつてL3使用中時間が減り、そ
れに応じてベクトル記憶応答時間が改善される。
この動作は、回線保留レジスタに関連するnot−
in−hereビツトを利用する。
マイクロコードは、IBMシステム370ベクトル
命令の要件に基づいて、使用する記憶要求のタイ
プを決定する。要素記憶は、２よりも大きなスト
ライドを必要とするベクトル命令に使用される。
こうした動作は、そのマスク・ビツトが活動状態
にセツトされている要素に対してのみ記憶を実行
させる、マスク・レジスタの制御下でベクトル命
令の結果を記憶することを含むことがある。部分
行記憶は、複素数のようにその要素が２のストラ
イドで分離されているベクトルに使用される。部
分行記憶はまた、ストライドは１であるが、L2
キヤツシユ行全体が更新されることはない場合に
も使用される。丸１行記憶は、ストライドが１で
あり、完了したL2キヤツシユ行が変更される場
合にのみ使用される。
L2キヤツシユ・ヒツトの場合、要素記憶を用
いると、２サイクルごとに要素１個という最大記
憶速度が可能となる。もちろん、プロセツサが利
用可能なあらゆるサイクルで優先順位を得ると仮
定しての話である。最悪の場合、プロセツサは３
優先順位サイクルごとに１回優先順位を得ること
が保証されている。その場合、６サイクルごとに
要素１つの記憶速度になる。順次記憶の場合、部
分行記憶でも丸１行記憶でも、記憶速度は１サイ
クル当たり１要素である。大部分の記憶要求では
L2キヤツシユに対するアクセスが不要なので、
この速度は基本的にL2キヤツシユ中の他のプロ
セツサの動作とは独立している。L2キヤツシユ
に記憶された各128バイトごとに、５つのL2キヤ
ツシユ・サイクルしか要さない。２つは所期L2
キヤツシユ行検査のためであり、３つはL2キヤ
ツシユへの実際の行書込みのためである。
ベクトル要素記憶をサポートするため、それが
ベクトル記憶非順次記憶要求であることを示す特
定のビツトを記憶待ち行列に入れる。L1記憶待
ち行列中で転送ポインタは更新されず、ベクト
ル・プロセツサからデータを受け取るまで、この
要求がL2キヤツシユに転送されることが妨げら
れる。L2キヤツシユ要求優先順位中では、ベク
トル非順次記憶が動作終了を伴うプロセツサ非順
次記憶として現われ、L2記憶待ち行列化時に処
理可能な記憶となる。
ベクトル行の記憶では、記憶要求が順次部分行
記憶要求または順次丸１行記憶要求というベクト
ル記憶であることを示す記憶待ち行列項目制御ビ
ツトを加える必要がある。また、256バイトの記
憶域境界を横切るたびに、L2記憶待ち行列順次
記憶処理ハードウエアが内部動作終了を発生す
る。not−in−hereビツトは、丸１行処理中に、
L2キヤツシユ・ミスに伴う不利益を減らすため
に利用される。
L2キヤツシユ・ヒツトの場合のベクトル・プ
ロセツサ要素取出しのタイミング図を、第９図に
示す。前記の様々な信号のタイミングと信号列が
示されている。
Ｅ 発明の効果 本発明により、その反転−再試行技術は、エラ
ーが発生しない限りシステムの性能に影響を与え
ない。すなわち、システムの正常動作はまつたく
影響を受けず、余分の時間がかからない。それ
に、本発明は、ハード・ビツト・エラーから回復
し、短い回復アルゴリズムの実行に必要な最小限
のハードウエアでデータを回復させる能力をもた
らす。
【図面の簡単な説明】
第１図は、単一プロセツサ・コンピユータ・シ
ステムの概略図である。第２図は、３連式コンピ
ユータ・システムの概略図でる。第３図は、第１
図及び第２図に示したＩ／Ｄキヤツシユ（L1）、
Ｉユニツト、Ｅユニツト、制御記憶装置（Ｃ／
Ｓ）の詳細構成図である。第４図は、第２図の３
連式コンピユータ・システムの別の概略図であ
る。第５図は、第４図の記憶サブシステムの詳細
構成図である。第６図は、主記憶装置内の実記憶
装置と拡張記憶機構の配置図である。第７図は、
記憶バツフア用制御装置の構成図である。第８図
は、ベクトル・プロセツサを中央演算処理装置に
接続する仕方を示す構成図である。第９図は、ベ
クトル・プロセツサの取出し動作のタイミング図
である。 １０……L3メモリ、１２……記憶制御装置
（SCL）、１４……統合入出力サブシステム、１６
……統合アダプタ／単一カード・チヤネル、１８
……命令／データ（Ｉ／Ｄ）キヤツシユ（L1）、
２０……制御記憶装置（命令／実行ユニツト）、
２２……ベクトル・プロセツサ（VP）、２４……
多重システム・チヤネル通信ユニツト、２６……
記憶サブシステム（BSU）、２６Ａ，２６Ｂ……
L2キヤツシユ／バス切換えユニツト、２８Ａ，
２８Ｂ……共用チヤネル・プロセツサ。

Claims (1)

  1. 【特許請求の範囲】 １ 中央処理装置と、主記憶装置と、前記中央処
    理装置と前記主記憶装置との間に論理的に配置さ
    れたデータ・キヤツシユと、前記主記憶装置との
    間でデータを転送する拡張記憶装置とを有するデ
    ータ処理システムであつて、 前記データ・キヤツシユのデータ・ラインと同
    じサイズを有する専用記憶バツフアと、 前記拡張記憶装置から前記専用記憶バツフアへ
    のデータ転送の命令に応じて、前記拡張記憶装置
    からデータを取り出して当該取り出したデータを
    前記専用記憶バツフアへロードするデータ転送手
    段と、 前記専用記憶バツフアから前記主記憶装置への
    データ転送の命令に応じて、前記専用記憶バツフ
    アからデータを取り出して当該取り出したデータ
    を前記主記憶装置へロードするデータ転送手段
    と、 前記データ転送時に、転送データの前記主記憶
    装置中のコピー、前記拡張記憶装置中のコピーお
    よび前記データ・キヤツシユ中のコピーの間の不
    一致を検出する手段と を含む前記データ処理システム。 ２ 中央処理装置と、主記憶装置と、前記中央処
    理装置と前記主記憶装置との間に論理的に配置さ
    れたデータ・キヤツシユと、前記主記憶装置との
    間でデータを転送する拡張記憶装置とを有するデ
    ータ処理システムであつて、 前記データ・キヤツシユのデータ・ラインと同
    じサイズを有する専用記憶バツフアと、 前記主記憶装置から前記専用記憶バツフアへの
    データ転送の命令に応じて、前記主記憶装置から
    データを取り出して当該取り出したデータを前記
    専用記憶バツフアへロードするデータ転送手段
    と、 前記専用記憶バツフアから前記拡張記憶装置へ
    のデータ転送の命令に応じて、前記専用記憶バツ
    フアからデータを取り出して当該取り出したデー
    タを前記拡張記憶装置へロードするデータ転送手
    段と、 前記データ転送時に、転送データの前記主記憶
    装置中のコピー、前記拡張記憶装置中のコピーお
    よび前記データ・キヤツシユ中のコピーの間の不
    一致を検出する手段と を含む前記データ処理システム。
JP1155987A 1988-06-28 1989-06-20 データ処理システム Granted JPH0245845A (ja)

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US21243288A 1988-06-28 1988-06-28
US212432 1988-06-28

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JPH0574101B2 true JPH0574101B2 (ja) 1993-10-15

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ID=22790982

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BR8903173A (pt) 1990-03-06
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