JPH0574158B2 - - Google Patents
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- JPH0574158B2 JPH0574158B2 JP61059068A JP5906886A JPH0574158B2 JP H0574158 B2 JPH0574158 B2 JP H0574158B2 JP 61059068 A JP61059068 A JP 61059068A JP 5906886 A JP5906886 A JP 5906886A JP H0574158 B2 JPH0574158 B2 JP H0574158B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はCMOS回路を使用した半導体データ
記憶素子を使用したランダムアクセスメモリに関
する。
記憶素子を使用したランダムアクセスメモリに関
する。
［従来の技術］
集積回路に形成された代表的CMOSランダム
アクセスメモリでは、アドレスされて読み出され
るデータ記憶素子の正規及び相補出力が正規及び
相補出力導体へ接続され、その一方が予め両者を
充電している電圧値から放電され、この導体はア
ドレスされる素子に記憶されているビツトが
“１”であるか“０”であるかに従つて放電され
る。放電率は比較的ゆるく、従つて導体上に記憶
ビツト表わす電圧を確立するのを速めるには、一
対のトランジスタを設けて各々が他方の導体の電
圧に依存する率で一方の導体を放電させ、電圧の
低い導体が電圧の高い導体よりも迅速に放電する
ようにする。このようにして、出力導体は迅速に
アドレスされた素子に記憶されているビツトに対
応する明確な電圧となる。しかしながら、交差接
続トランジスタ対はアドレスされた記憶素子によ
り導体間にある最小差電圧が設定されないうちは
回路に投入されず、さもなくば、導体上の最終電
圧がアドレスされた記憶素子からのビツトを明瞭
且つ正確に表わさないという危険性が生じるとい
うことは重要である。このため、トランジスタ対
の電流径路は共通とされ、導電率がセンスクロツ
ク信号により制御され且つ交差接続トランジスタ
対が作動する前に少くとも所要最小の導体間差電
圧を設定できるように制御されるタイミングを有
するもう一つのトランジスタを通るようにされ
る。本発明はデータの改変を避けるのに早すぎて
はならず且つ不必要に遅い場合にはメモリのアク
セス時間を好ましくなく長くしてしまうセンスク
ロツク信号のタイミングに関する。
アクセスメモリでは、アドレスされて読み出され
るデータ記憶素子の正規及び相補出力が正規及び
相補出力導体へ接続され、その一方が予め両者を
充電している電圧値から放電され、この導体はア
ドレスされる素子に記憶されているビツトが
“１”であるか“０”であるかに従つて放電され
る。放電率は比較的ゆるく、従つて導体上に記憶
ビツト表わす電圧を確立するのを速めるには、一
対のトランジスタを設けて各々が他方の導体の電
圧に依存する率で一方の導体を放電させ、電圧の
低い導体が電圧の高い導体よりも迅速に放電する
ようにする。このようにして、出力導体は迅速に
アドレスされた素子に記憶されているビツトに対
応する明確な電圧となる。しかしながら、交差接
続トランジスタ対はアドレスされた記憶素子によ
り導体間にある最小差電圧が設定されないうちは
回路に投入されず、さもなくば、導体上の最終電
圧がアドレスされた記憶素子からのビツトを明瞭
且つ正確に表わさないという危険性が生じるとい
うことは重要である。このため、トランジスタ対
の電流径路は共通とされ、導電率がセンスクロツ
ク信号により制御され且つ交差接続トランジスタ
対が作動する前に少くとも所要最小の導体間差電
圧を設定できるように制御されるタイミングを有
するもう一つのトランジスタを通るようにされ
る。本発明はデータの改変を避けるのに早すぎて
はならず且つ不必要に遅い場合にはメモリのアク
セス時間を好ましくなく長くしてしまうセンスク
ロツク信号のタイミングに関する。
前記欠点を克服することが本発明の目的であ
る。
る。
本発明に従つて、各々が１データビツトを記憶
してアドレス時に記憶ビツトを表わす相補出力電
流信号を発生することができる複数個のデータ記
憶素子と、それぞれ相補出力信号を受信する一対
の出力導体と、出力導体を所定電圧に充電する装
置と、アドレスされた記憶素子からの出力信号が
出力導体に加えられた後に他方の出力導体の電圧
に応答して各々がそれぞれの出力導体を放電さ
せ、アドレスされる記憶素子からの出力信号によ
り低い電圧を有する一方の出力導体の電圧を完全
に放電するように接続された一対のMOSトラン
ジスタとを有するランダムアクセスメモリが提供
され、ここに、アドレスされる記憶素子からの出
力信号による出力導体の電圧に応答して、出力導
体の電圧がトランジスタ対を高信頼度で切替えで
きる値に達した時にトランジスタ対に電流を通す
ことができる装置が設けられる。
してアドレス時に記憶ビツトを表わす相補出力電
流信号を発生することができる複数個のデータ記
憶素子と、それぞれ相補出力信号を受信する一対
の出力導体と、出力導体を所定電圧に充電する装
置と、アドレスされた記憶素子からの出力信号が
出力導体に加えられた後に他方の出力導体の電圧
に応答して各々がそれぞれの出力導体を放電さ
せ、アドレスされる記憶素子からの出力信号によ
り低い電圧を有する一方の出力導体の電圧を完全
に放電するように接続された一対のMOSトラン
ジスタとを有するランダムアクセスメモリが提供
され、ここに、アドレスされる記憶素子からの出
力信号による出力導体の電圧に応答して、出力導
体の電圧がトランジスタ対を高信頼度で切替えで
きる値に達した時にトランジスタ対に電流を通す
ことができる装置が設けられる。
出力導体の電圧に応答する装置はゲートがそれ
ぞれ出力導体に接続されソースは所定電圧と実質
的に等しい基準電圧に接続された第２のMOSト
ランジスタ対を含み、対応する出力導体の電圧が
前記第１のトランジスタ対の信頼度の高い切替え
を保証する値に達した時に第２のトランジスタ対
の一方もしくは他方が導通するようにすることが
できる。第２のトランジスタ対のドレーンは予充
電して前記第１のトランジスタ対の電流径路を制
御するもう一つのトランジスのタゲートへ接続す
ることができ、予充電により第２のトランジスタ
対の一方もしくは他方により放電されるまでトラ
ンジスタの導通を防止する。
ぞれ出力導体に接続されソースは所定電圧と実質
的に等しい基準電圧に接続された第２のMOSト
ランジスタ対を含み、対応する出力導体の電圧が
前記第１のトランジスタ対の信頼度の高い切替え
を保証する値に達した時に第２のトランジスタ対
の一方もしくは他方が導通するようにすることが
できる。第２のトランジスタ対のドレーンは予充
電して前記第１のトランジスタ対の電流径路を制
御するもう一つのトランジスのタゲートへ接続す
ることができ、予充電により第２のトランジスタ
対の一方もしくは他方により放電されるまでトラ
ンジスタの導通を防止する。
各データ記憶素子はMOSトランジスタを含み、
MOS回路として構成されている。
MOS回路として構成されている。
［実施例］
集積回路に構成するのに適したランダムアクセ
スメモリの１列の第ｎ−１，ｎ，ｎ＋１行のデー
タ記憶素子を符号１，２及び３を示す。図示する
各記憶素子が３本の行選定導体４，５及び６の関
連する１本との２つの接続と、それぞれまつすぐ
及び反転データ信号Ｑ及びのための２本の列導
体７及び８の各々との接続を有している。記憶素
子は同じ構造であり素子２の構造のみを示し、そ
れは再生接続された２個のCMOSインバータ回
路１０及び１１からなり、それぞれ１個のMOS
トランジスタ１２及び１３により列導体７及び８
に接続されている。トランジスタ１２及び１３の
ゲートは関連する行選定導体５に接続されてい
る。
スメモリの１列の第ｎ−１，ｎ，ｎ＋１行のデー
タ記憶素子を符号１，２及び３を示す。図示する
各記憶素子が３本の行選定導体４，５及び６の関
連する１本との２つの接続と、それぞれまつすぐ
及び反転データ信号Ｑ及びのための２本の列導
体７及び８の各々との接続を有している。記憶素
子は同じ構造であり素子２の構造のみを示し、そ
れは再生接続された２個のCMOSインバータ回
路１０及び１１からなり、それぞれ１個のMOS
トランジスタ１２及び１３により列導体７及び８
に接続されている。トランジスタ１２及び１３の
ゲートは関連する行選定導体５に接続されてい
る。
導体７及び８はゲートに加えられる信号
PRECHARGE CLOCKにより導通する各PMOS
トランジスタ２０及び２１を介して基準電圧Vcc
に接続される。NMOSトランジスタ２２及び２
３はそれぞれ導体７及び８からもう一つの
NMOSトランジスタ２４へ接続され、そこから
WRITE信号により制御されるもう一つのNMOS
トランジスタ２９を介して接地される。トランジ
スタ２２及び２３のゲートはそれぞれ導体８及び
７へ接続される。さらに２つのPMOSトランジ
スタ２６及び２７が電圧VccからNMOSトラン
ジスタ２８を介して接地されるトランジスタ２４
のゲートへ接続され、そのゲートに加えられる
PRECHARGE CLOCK信号により導通される。
PRECHARGE CLOCKにより導通する各PMOS
トランジスタ２０及び２１を介して基準電圧Vcc
に接続される。NMOSトランジスタ２２及び２
３はそれぞれ導体７及び８からもう一つの
NMOSトランジスタ２４へ接続され、そこから
WRITE信号により制御されるもう一つのNMOS
トランジスタ２９を介して接地される。トランジ
スタ２２及び２３のゲートはそれぞれ導体８及び
７へ接続される。さらに２つのPMOSトランジ
スタ２６及び２７が電圧VccからNMOSトラン
ジスタ２８を介して接地されるトランジスタ２４
のゲートへ接続され、そのゲートに加えられる
PRECHARGE CLOCK信号により導通される。
図示する回路の動作に関して、行選定信号が一
時に１個ずつ行選定導体４，５及び６に加えられ
ると、記憶素子１，２及び３が図示せぬ装置から
導体７及び８を介して記憶すべき各ビツトを表わ
す信号を受信する。この時、WRITE信号はロー
でトランジスタ２９を非導通とし PRECHARGE CLOCK信号はローで
PRECHARGE CLOCK信号はハイであり、従つ
てトランジスタ２８及びトランジスタ２０及び２
１は導通せず導体７及び８を電圧Vccから絶縁す
る。トランジスタ２８が非導通であるため、トラ
ンジスタ２４のゲートはハイとなつて導通するが
トランジスタ２９が非導通であるため電流は流れ
ない。これは、導体７及び８が自由に外部装置に
より加えられる電圧となつて、所要の２進データ
を記憶素子へ書き込むことができることを意味す
る。
時に１個ずつ行選定導体４，５及び６に加えられ
ると、記憶素子１，２及び３が図示せぬ装置から
導体７及び８を介して記憶すべき各ビツトを表わ
す信号を受信する。この時、WRITE信号はロー
でトランジスタ２９を非導通とし PRECHARGE CLOCK信号はローで
PRECHARGE CLOCK信号はハイであり、従つ
てトランジスタ２８及びトランジスタ２０及び２
１は導通せず導体７及び８を電圧Vccから絶縁す
る。トランジスタ２８が非導通であるため、トラ
ンジスタ２４のゲートはハイとなつて導通するが
トランジスタ２９が非導通であるため電流は流れ
ない。これは、導体７及び８が自由に外部装置に
より加えられる電圧となつて、所要の２進データ
を記憶素子へ書き込むことができることを意味す
る。
記憶素子からデータが読み取られると、
PRECHARGE CLOCK信号がローとなつて導体
７及び８は実質的に電圧Vccへ充電され、
PRECHARGE CLOCK信号はハイとなつてトラ
ンジスタ２８をオンとし、導体７及び８がVccで
あるとトランジスタ２６及び２７は非導通である
ため、トランジスタ２４のゲートを大地電位とす
る。PRECHARGE CLOCK及び
CLOCK信号はそれぞれロー及びハイとなるた
め、トランジスタ２０，２１及び２８を非導通と
する。
PRECHARGE CLOCK信号がローとなつて導体
７及び８は実質的に電圧Vccへ充電され、
PRECHARGE CLOCK信号はハイとなつてトラ
ンジスタ２８をオンとし、導体７及び８がVccで
あるとトランジスタ２６及び２７は非導通である
ため、トランジスタ２４のゲートを大地電位とす
る。PRECHARGE CLOCK及び
CLOCK信号はそれぞれロー及びハイとなるた
め、トランジスタ２０，２１及び２８を非導通と
する。
WRITE信号はハイとなつて、トランジスタ２
９を導通させる。記憶素子２からビツトを読み取
るものとすると、行選定信号が導体５に加えられ
てトランジスタ１２及び１３を導通させる。素子
２に記憶されたビツトに従つて、導体７及び８の
一方から電流が引き出され他からは実質的に電流
は引き出されない。素子２を構成する装置が小さ
いため、引き出される電流は小さく、比較的長時
間（1μs以上）流して導体７及び８に電圧を生じ、
それを標準デジタル信号様式（例えば、“０”に
対しては０〜2.5V、“１”に対しては3.5〜5.0V）
で記憶ビツトを表わす出力信号として使用するこ
とができる。この時間はメモリのアクセス時間に
直接寄与するためできるだけ短縮することが望ま
しく、このため交差接続トランジスタ２２及び２
３がそれぞれ導体７及び８から大地への径路へ接
続され、そのゲートはそれぞれ導体８及び７に接
続されている。トランジスタ２４（及びトランジ
スタ２９）が導通している時、トランジスタ２２
及び２３は導体７及び８の電圧に応答して低電圧
導体からは大電流電圧導体からは遥かに小さい電
流を引き出す。トランジスタ２２及び２３が電流
を通すことができる前、すなわちトランジスタ２
４がオンとされる前に、記憶素子２によりトラン
ジスタ２２及び２３を正確に制御するのに充分な
電圧差が導体７及び８間に確立されるのは重要な
ことである。導体７及び８間に適切な電圧差が存
在する早い時期にトランジスタ２４をオンとする
ために、電圧Vccからトランジスタ２４のゲート
へ並列に接続されたトランジスタ２６及び２７が
導体７及び８の電圧を監視して、トランジスタ２
２及び２３が高信頼度で正しい動作を行うのに充
分なだけ記憶素子２によつて導体７及び８の対応
する一方の電圧が低減される時、トランジスタ２
６及び２７の一方もしくは他方を導通させる。ト
ランジスタ２６及び２７の一方が導通するまでト
ランジスタ２４のゲートは大地電位にあり、
PRECHARGE CLOCKによりオンとされる時ト
ランジスタ２８により大地に放電されるためトラ
ンジスタは非導通とされる。
９を導通させる。記憶素子２からビツトを読み取
るものとすると、行選定信号が導体５に加えられ
てトランジスタ１２及び１３を導通させる。素子
２に記憶されたビツトに従つて、導体７及び８の
一方から電流が引き出され他からは実質的に電流
は引き出されない。素子２を構成する装置が小さ
いため、引き出される電流は小さく、比較的長時
間（1μs以上）流して導体７及び８に電圧を生じ、
それを標準デジタル信号様式（例えば、“０”に
対しては０〜2.5V、“１”に対しては3.5〜5.0V）
で記憶ビツトを表わす出力信号として使用するこ
とができる。この時間はメモリのアクセス時間に
直接寄与するためできるだけ短縮することが望ま
しく、このため交差接続トランジスタ２２及び２
３がそれぞれ導体７及び８から大地への径路へ接
続され、そのゲートはそれぞれ導体８及び７に接
続されている。トランジスタ２４（及びトランジ
スタ２９）が導通している時、トランジスタ２２
及び２３は導体７及び８の電圧に応答して低電圧
導体からは大電流電圧導体からは遥かに小さい電
流を引き出す。トランジスタ２２及び２３が電流
を通すことができる前、すなわちトランジスタ２
４がオンとされる前に、記憶素子２によりトラン
ジスタ２２及び２３を正確に制御するのに充分な
電圧差が導体７及び８間に確立されるのは重要な
ことである。導体７及び８間に適切な電圧差が存
在する早い時期にトランジスタ２４をオンとする
ために、電圧Vccからトランジスタ２４のゲート
へ並列に接続されたトランジスタ２６及び２７が
導体７及び８の電圧を監視して、トランジスタ２
２及び２３が高信頼度で正しい動作を行うのに充
分なだけ記憶素子２によつて導体７及び８の対応
する一方の電圧が低減される時、トランジスタ２
６及び２７の一方もしくは他方を導通させる。ト
ランジスタ２６及び２７の一方が導通するまでト
ランジスタ２４のゲートは大地電位にあり、
PRECHARGE CLOCKによりオンとされる時ト
ランジスタ２８により大地に放電されるためトラ
ンジスタは非導通とされる。
各列の記憶素子に対して一対のトランジスタ２
２及び２３しかないため、それらを大きくして導
体７及び８からの記憶素子よりも遥かに大きい電
流を通すことができ、従つて正確な範囲の出力電
圧をより迅速に確立することができる。導体７及
び８の電圧を監視するトランジスタ２６及び２７
にはトランジスタ２２及び２３と同じかもしくは
幾分高い導通閾値電圧を与えることができ、従つ
てトランジスタ２４がオンとされると導体７及び
８の電圧によるトランジスタ２２及び２３の導電
率の差が明確に決定される。
２及び２３しかないため、それらを大きくして導
体７及び８からの記憶素子よりも遥かに大きい電
流を通すことができ、従つて正確な範囲の出力電
圧をより迅速に確立することができる。導体７及
び８の電圧を監視するトランジスタ２６及び２７
にはトランジスタ２２及び２３と同じかもしくは
幾分高い導通閾値電圧を与えることができ、従つ
てトランジスタ２４がオンとされると導体７及び
８の電圧によるトランジスタ２２及び２３の導電
率の差が明確に決定される。
前記回路によりトランジスタ２４のスイツチオ
ンの最適タイミング従つて交差接続トランジスタ
２２及び２３の最早期動作が与えられ、これらの
トランジスタの高信頼度動作が得られる。従つ
て、本回路によりランダムアクセスメモリから読
み取りを行うための最小可能アクセス時間が得ら
れる。
ンの最適タイミング従つて交差接続トランジスタ
２２及び２３の最早期動作が与えられ、これらの
トランジスタの高信頼度動作が得られる。従つ
て、本回路によりランダムアクセスメモリから読
み取りを行うための最小可能アクセス時間が得ら
れる。
図は多数列を有することができるメモリの１列
の記憶素子の一部を示しているに過ぎない。例え
ば、メモリは各列に1024個の記憶素子を有するこ
とができ、また行選定導体は適切なデコーダマト
リツクスにより励起することができ、従つて特定
行を識別するのに入力データの10ビツトしか必要
としない。
の記憶素子の一部を示しているに過ぎない。例え
ば、メモリは各列に1024個の記憶素子を有するこ
とができ、また行選定導体は適切なデコーダマト
リツクスにより励起することができ、従つて特定
行を識別するのに入力データの10ビツトしか必要
としない。
本発明を一実施例について説明してきたが、発
明の範囲内で実施例にさまざまな変更を加えられ
ることをお判り願いたい。
明の範囲内で実施例にさまざまな変更を加えられ
ることをお判り願いたい。
以上の説明に関連して更に以下の項を開示す
る。
る。
(1) 各々がデータの１ビツトを記憶することがで
きアドレスされると記憶されたビツトを表わす
相補出力電流信号を出力する複数個のデータ記
憶素子と、 それぞれ相補出力信号を受信する一対の出力
導体と、 出力導体を所定電圧に充電する装置と、 各々がアドレスされた記憶素子からの出力信
号を出力導体に加えた後に他方の出力導体の電
圧に応答して各出力導体を放電させ、アドレス
された記憶素子からの出力信号により低電圧を
有する一方の出力導体の電圧を完全に放電させ
るように接続された一対の電界効果型装置とを
具備し、アドレスされた記憶素子からの出力信
号により出力導体の電圧に応答して、出力導体
の電圧がトランジスタ対の信頼度の高いスイツ
チングを可能とする値に達した時に前記電界効
果型装置対に電流を通すことができる装置が設
けられているランダムアクセスメモリ。
きアドレスされると記憶されたビツトを表わす
相補出力電流信号を出力する複数個のデータ記
憶素子と、 それぞれ相補出力信号を受信する一対の出力
導体と、 出力導体を所定電圧に充電する装置と、 各々がアドレスされた記憶素子からの出力信
号を出力導体に加えた後に他方の出力導体の電
圧に応答して各出力導体を放電させ、アドレス
された記憶素子からの出力信号により低電圧を
有する一方の出力導体の電圧を完全に放電させ
るように接続された一対の電界効果型装置とを
具備し、アドレスされた記憶素子からの出力信
号により出力導体の電圧に応答して、出力導体
の電圧がトランジスタ対の信頼度の高いスイツ
チングを可能とする値に達した時に前記電界効
果型装置対に電流を通すことができる装置が設
けられているランダムアクセスメモリ。
(2) 第(1)項記載のメモリにおいて、
前記出力導体の電圧に応答する前記装置はそ
れぞれ出力導体に接続されたゲート及び前記所
定電圧と実質的に等しい基準電圧に接続された
ソースを有する第２の電界効果型装置対を含
み、そのベースが接続されている出力導体の電
圧が前記第１の電界効果型装置対の信頼度の高
いスイツチングを保証する値に達する時に前記
第２の電界効果型装置対の一方もしくは他方が
導通し、 前記第２の電界効果型装置対のいずれかの導
通に応答して前記第１の電界効果型装置対に電
流を通させる装置を具備するランダムアクセス
メモリ。
れぞれ出力導体に接続されたゲート及び前記所
定電圧と実質的に等しい基準電圧に接続された
ソースを有する第２の電界効果型装置対を含
み、そのベースが接続されている出力導体の電
圧が前記第１の電界効果型装置対の信頼度の高
いスイツチングを保証する値に達する時に前記
第２の電界効果型装置対の一方もしくは他方が
導通し、 前記第２の電界効果型装置対のいずれかの導
通に応答して前記第１の電界効果型装置対に電
流を通させる装置を具備するランダムアクセス
メモリ。
(3) 第(2)項記載のメモリにおいて、前記第２の電
界効果型装置対のいずれかの導通に応答する前
記装置はもう一つ電界効果型装置を含み、その
ソース−ドレン径路は前記第１の電界効果型装
置対のソース−ドレン径路と直列接続されてい
て前記もう一つの電界効果型装置が導通する時
前記第１の電界効果型装置対は電流を通すこと
ができ、さらに前記もう一つの電界効果型装置
のゲートを予充電して非導通とする装置を具備
し、第２の電界効果型装置対のドレーンはもう
一つの電界効果型装置のベースに接続されてい
て第２の電界効果型装置対が導通する時にそれ
を放電させるランダムアクセスメモリ。
界効果型装置対のいずれかの導通に応答する前
記装置はもう一つ電界効果型装置を含み、その
ソース−ドレン径路は前記第１の電界効果型装
置対のソース−ドレン径路と直列接続されてい
て前記もう一つの電界効果型装置が導通する時
前記第１の電界効果型装置対は電流を通すこと
ができ、さらに前記もう一つの電界効果型装置
のゲートを予充電して非導通とする装置を具備
し、第２の電界効果型装置対のドレーンはもう
一つの電界効果型装置のベースに接続されてい
て第２の電界効果型装置対が導通する時にそれ
を放電させるランダムアクセスメモリ。
(4) 第(1)項記載のメモリにおいて、前記各記憶素
子は前記出力導体対にそれぞれ接続された相補
出力信号を有し双安定回路に構成された２個の
CMOS増幅器を含むランダムアクセスメモリ。
子は前記出力導体対にそれぞれ接続された相補
出力信号を有し双安定回路に構成された２個の
CMOS増幅器を含むランダムアクセスメモリ。
(5) 第(4)項記載のメモリにおいて、各記憶素子は
行を選定して選定行導体を励起した時に前記選
定行導体の電圧に応答して出力信号を前記出力
導体対へ接続する２個の電界効果型装置を含む
ランダムアクセスメモリ。
行を選定して選定行導体を励起した時に前記選
定行導体の電圧に応答して出力信号を前記出力
導体対へ接続する２個の電界効果型装置を含む
ランダムアクセスメモリ。
(6) 第(5)項記載のメモリにおいて、入力２進デジ
ツトを表わす相補電圧を前記出力導体に加えて
前記第１の電界効果型装置対を作動不能とし行
導体の励起により選定されるデータ記憶素子内
へ入力デジツトを記憶可能とする入力装置を含
むランダムアクセスメモリ。
ツトを表わす相補電圧を前記出力導体に加えて
前記第１の電界効果型装置対を作動不能とし行
導体の励起により選定されるデータ記憶素子内
へ入力デジツトを記憶可能とする入力装置を含
むランダムアクセスメモリ。
第１図は集積回路に構成するのに適したランダ
ムアクセスメモリの１列の第ｎ−１，ｎ，ｎ＋１
行のデータ記憶素子を示す。 参照符号の説明、１，２，３…データ記憶素
子、４，５，６…行選定導体、７，８…列導体、
１０，１１…CMOSインバータ回路、１２，１
３…MOSトランジスタ、２０，２１，２６，２
７…PMOSトランジスタ、２２，２３，２４，
２８，２９…NMOSトランジスタ。
ムアクセスメモリの１列の第ｎ−１，ｎ，ｎ＋１
行のデータ記憶素子を示す。 参照符号の説明、１，２，３…データ記憶素
子、４，５，６…行選定導体、７，８…列導体、
１０，１１…CMOSインバータ回路、１２，１
３…MOSトランジスタ、２０，２１，２６，２
７…PMOSトランジスタ、２２，２３，２４，
２８，２９…NMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 各々がデータの１ビツトを記憶することがで
きアドレスされると記憶されたビツトを表わす相
補出力電流信号を出力する複数個のデータ記憶素
子と、 それぞれ相補出力信号を受信する一対の出力導
体と、 出力導出を所定電圧に充電する装置と、 各々がアドレスされた記憶素子からの出力信号
を出力導体に加えた後に他方の出力導体の電圧に
応答して各出力導体を放電させ、アドレスされた
記憶素子からの出力信号により低電圧を有する一
方の出力導体の電圧を完全に放電させるように接
続された一対の電界効果型装置とを具備し、アド
レスされた記憶素子からの出力信号により出力導
体の電圧に応答して、出力導体の電圧がトランジ
スタ対の信頼度の高いスイツチングを可能とする
値に達した時に前記電界効果型装置対に電流を通
すことができる装置が設けられているランダムア
クセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8506949 | 1985-03-18 | ||
| GB08506949A GB2172761B (en) | 1985-03-18 | 1985-03-18 | Random access memory using semiconductor data storage elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267992A JPS61267992A (ja) | 1986-11-27 |
| JPH0574158B2 true JPH0574158B2 (ja) | 1993-10-15 |
Family
ID=10576173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059068A Granted JPS61267992A (ja) | 1985-03-18 | 1986-03-17 | ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4739499A (ja) |
| JP (1) | JPS61267992A (ja) |
| GB (1) | GB2172761B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JPH0810550B2 (ja) * | 1986-09-09 | 1996-01-31 | 日本電気株式会社 | バツフア回路 |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
| KR0164803B1 (ko) * | 1995-07-15 | 1999-02-01 | 김광호 | 불휘발성 반도체메모리의 센스앰프 |
| JP3729965B2 (ja) * | 1997-03-03 | 2005-12-21 | 株式会社ルネサステクノロジ | バッファ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| US4412143A (en) * | 1981-03-26 | 1983-10-25 | Ncr Corporation | MOS Sense amplifier |
| US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
-
1985
- 1985-03-18 GB GB08506949A patent/GB2172761B/en not_active Expired
-
1986
- 1986-03-11 US US06/838,495 patent/US4739499A/en not_active Expired - Lifetime
- 1986-03-17 JP JP61059068A patent/JPS61267992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61267992A (ja) | 1986-11-27 |
| GB8506949D0 (en) | 1985-04-24 |
| GB2172761B (en) | 1988-11-09 |
| US4739499A (en) | 1988-04-19 |
| GB2172761A (en) | 1986-09-24 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |