JPH0574166A - メモリ装置及びタイムベースコレクタ回路 - Google Patents
メモリ装置及びタイムベースコレクタ回路Info
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- JPH0574166A JPH0574166A JP3235025A JP23502591A JPH0574166A JP H0574166 A JPH0574166 A JP H0574166A JP 3235025 A JP3235025 A JP 3235025A JP 23502591 A JP23502591 A JP 23502591A JP H0574166 A JPH0574166 A JP H0574166A
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Abstract
(57)【要約】
【目的】 メモリセルアレイの周辺の回路構成の簡略化
を実現したメモリ装置及びそれを用いたタイムベースコ
レクタ回路を提供する。 【構成】 データの格納を行う複数のメモリを有するメ
モリセルアレイと、前記メモリセルアレイ中にライトす
る入力データを前記メモリセルアレイに加える入力手段
と、前記メモリセルアレイからリードしたデータを出力
する出力手段と、前記入力データに対応した入力クロッ
クと、基準クロックと、の周波数を比較して、それらの
周波数差に応じたライトクロックを発生するライトクロ
ック発生手段と、複数のシフトレジスタの縦続接続によ
って構成され、ライト時に、前記リードクロックを受け
て、前記メモリセルアレイの複数のワード線を順次アク
セスする、ライト用ワードラインアクセス手段と、複数
のシフトレジスタの縦続接続によって構成され、リード
時に、前記基準クロックを受けて、前記メモリセルアレ
イの前記複数のワード線を順次アクセスする、リード用
ワードラインアクセス手段と、を備えるものとして構成
される。
を実現したメモリ装置及びそれを用いたタイムベースコ
レクタ回路を提供する。 【構成】 データの格納を行う複数のメモリを有するメ
モリセルアレイと、前記メモリセルアレイ中にライトす
る入力データを前記メモリセルアレイに加える入力手段
と、前記メモリセルアレイからリードしたデータを出力
する出力手段と、前記入力データに対応した入力クロッ
クと、基準クロックと、の周波数を比較して、それらの
周波数差に応じたライトクロックを発生するライトクロ
ック発生手段と、複数のシフトレジスタの縦続接続によ
って構成され、ライト時に、前記リードクロックを受け
て、前記メモリセルアレイの複数のワード線を順次アク
セスする、ライト用ワードラインアクセス手段と、複数
のシフトレジスタの縦続接続によって構成され、リード
時に、前記基準クロックを受けて、前記メモリセルアレ
イの前記複数のワード線を順次アクセスする、リード用
ワードラインアクセス手段と、を備えるものとして構成
される。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置及びタイム
ベースコレクタ回路に係り、特に、時間軸方向にジッタ
を含んだ信号を入力し時間軸方向のジッタを除去した信
号を出力するタイムベースコレクタに適用して好適なメ
モリ装置及びタイムベースコレクタ回路に関する。
ベースコレクタ回路に係り、特に、時間軸方向にジッタ
を含んだ信号を入力し時間軸方向のジッタを除去した信
号を出力するタイムベースコレクタに適用して好適なメ
モリ装置及びタイムベースコレクタ回路に関する。
【０００２】
【従来の技術】図３は従来のメモリ装置の回路構成図で
あり、特にタイムベースコレクタに適用した場合を例示
するものである。図３において示すように、この装置
は、ＲＡＭ部（ランダムアクセスメモリ部）２とこれを
制御するＲＡＭ制御部１とを有している。ＲＡＭ制御部
１は、ジッタを含んだクロック４Ｗにより動作するライ
トアドレスカウンタ３と、クリスタルからの安定したク
ロック４Ｒにより動作するリードアドレスカウンタ６
と、ライトアドレスカウンタ３およびリードアドレスカ
ウンタ６からのアドレス信号に基づいて、ランダムアク
セスメモリ部２にアドレス７、チップセレクト信号８及
びリード／ライト信号９を送出するアドレス制御回路５
とを有する。
あり、特にタイムベースコレクタに適用した場合を例示
するものである。図３において示すように、この装置
は、ＲＡＭ部（ランダムアクセスメモリ部）２とこれを
制御するＲＡＭ制御部１とを有している。ＲＡＭ制御部
１は、ジッタを含んだクロック４Ｗにより動作するライ
トアドレスカウンタ３と、クリスタルからの安定したク
ロック４Ｒにより動作するリードアドレスカウンタ６
と、ライトアドレスカウンタ３およびリードアドレスカ
ウンタ６からのアドレス信号に基づいて、ランダムアク
セスメモリ部２にアドレス７、チップセレクト信号８及
びリード／ライト信号９を送出するアドレス制御回路５
とを有する。
【０００３】一方、ＲＡＭ部２は、ＲＡＭ制御部１から
のアドレス７を受け付けるアドレスバッファ１０と、ア
ドレスバッファ１０からのローアドレスをデコードする
ローデコーダ１１と、アドレスバッファ１０からのカラ
ムアドレスをデコードするカラムデコーダ１３と、ロー
デコーダ１１およびカラムデコーダ１３によって指定さ
れたアドレスがアクセスされるメモリセルアレイ１２
と、ライト時にカラムデコーダ１３を通じてメモリセル
アレイ１２にデータＩ／Ｏバス１８のデータを与えるデ
ータコントロール１６と、リード時にカラムデコーダ１
３を通じてメモリセルアレイ１２へのアクセスを行な
い、データＩ／Ｏバス１８へのデータの導出を行なうア
ウトプットバッファ１７と、アドレス制御回路５からの
チップセレクト信号８及びリード／ライト信号９により
データコントロール１６に制御信号を与える論理回路１
４と、アドレス制御回路５からのチップセレクト信号８
及びリード／ライト信号９に基づいてアウトプットバッ
ファ１７に制御信号を与える論理回路１５とを有する。
ちなみに、アドレス制御回路５からのチップセレクト信
号８は、ローデコーダ１１およびカラムデコーダ１３に
も与えられている。また、チップセレクト信号８によ
り、リード時はアウトプットバッファ１７が選択され、
ライト時はデータコントロール１６が選択される。
のアドレス７を受け付けるアドレスバッファ１０と、ア
ドレスバッファ１０からのローアドレスをデコードする
ローデコーダ１１と、アドレスバッファ１０からのカラ
ムアドレスをデコードするカラムデコーダ１３と、ロー
デコーダ１１およびカラムデコーダ１３によって指定さ
れたアドレスがアクセスされるメモリセルアレイ１２
と、ライト時にカラムデコーダ１３を通じてメモリセル
アレイ１２にデータＩ／Ｏバス１８のデータを与えるデ
ータコントロール１６と、リード時にカラムデコーダ１
３を通じてメモリセルアレイ１２へのアクセスを行な
い、データＩ／Ｏバス１８へのデータの導出を行なうア
ウトプットバッファ１７と、アドレス制御回路５からの
チップセレクト信号８及びリード／ライト信号９により
データコントロール１６に制御信号を与える論理回路１
４と、アドレス制御回路５からのチップセレクト信号８
及びリード／ライト信号９に基づいてアウトプットバッ
ファ１７に制御信号を与える論理回路１５とを有する。
ちなみに、アドレス制御回路５からのチップセレクト信
号８は、ローデコーダ１１およびカラムデコーダ１３に
も与えられている。また、チップセレクト信号８によ
り、リード時はアウトプットバッファ１７が選択され、
ライト時はデータコントロール１６が選択される。
【０００４】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【０００５】ＲＡＭ制御部１に入力されたジッタを含ん
だクロック４Ｗは、ライトアドレスカウンタ３に与えら
れる。これに基づいて、ライトアドレスカウンタ３から
は、データをメモリセルアレイ１２に書き込む場合のラ
イトアドレスが、アドレス７としてＲＡＭ部２に送出さ
れる。
だクロック４Ｗは、ライトアドレスカウンタ３に与えら
れる。これに基づいて、ライトアドレスカウンタ３から
は、データをメモリセルアレイ１２に書き込む場合のラ
イトアドレスが、アドレス７としてＲＡＭ部２に送出さ
れる。
【０００６】ランダムアクセスメモリ部２に導入された
アドレス７はアドレスバッファ１０に入力され、一旦バ
ッファされる。そして、ローアドレスがローデコーダ１
１に、カラムアドレスがカラムデコーダ１３に与えられ
る。その結果、ローデコーダ１１を通じて、メモリセル
アレイ１２のローアドレスが指定され、カラムデコーダ
１３を通じてメモリセルアレイ１２のカラムアドレスが
指定される。
アドレス７はアドレスバッファ１０に入力され、一旦バ
ッファされる。そして、ローアドレスがローデコーダ１
１に、カラムアドレスがカラムデコーダ１３に与えられ
る。その結果、ローデコーダ１１を通じて、メモリセル
アレイ１２のローアドレスが指定され、カラムデコーダ
１３を通じてメモリセルアレイ１２のカラムアドレスが
指定される。
【０００７】一方、ＲＡＭ制御部１からのチップセレク
ト信号８により、ローデコーダ１１とカラムデコーダ１
３の選択／非選択が行われる。また、チップセレクト信
号８とリード／ライト信号９の組み合わせに基づいて論
理回路１４、１５が出力する信号により、データコント
ロール１６とアウトプットバッファ１７の選択／非選択
が決められる。リード／ライト信号９は、データコント
ロール１６とアウトプットバッファ１７とのいずれかを
選択するように論理回路１４，１５に与えられる。これ
により、データのライト時及びデータのリード時にはア
ドレス制御回路５により切り替えて、２ポート動作を行
なわせることができる。
ト信号８により、ローデコーダ１１とカラムデコーダ１
３の選択／非選択が行われる。また、チップセレクト信
号８とリード／ライト信号９の組み合わせに基づいて論
理回路１４、１５が出力する信号により、データコント
ロール１６とアウトプットバッファ１７の選択／非選択
が決められる。リード／ライト信号９は、データコント
ロール１６とアウトプットバッファ１７とのいずれかを
選択するように論理回路１４，１５に与えられる。これ
により、データのライト時及びデータのリード時にはア
ドレス制御回路５により切り替えて、２ポート動作を行
なわせることができる。
【０００８】データＩ／Ｏバス１８に入力されるデータ
列が、ジッタ成分を含んだクロック４Ｗに合わせて入力
されるとする。この場合、ライトアドレスカウンタ３に
より、ジッタ成分を含んだクロック４Ｗに基づくライト
アドレスを発生させ、アドレス制御回路５を通じて、ア
ドレス７、チップセレクト信号８及びリード／ライト信
号９をＲＡＭ部２に与える。これにより、メモリセルア
レイ１２には、ジッタ成分を含んだクロック４Ｗに合わ
せて、つまりジッタを見込んでデータ列のライトを行な
うことができる。ちなみに、データＩ／Ｏバス１８から
のデータのライトは、データコントロール１６を通じて
行なわれる。
列が、ジッタ成分を含んだクロック４Ｗに合わせて入力
されるとする。この場合、ライトアドレスカウンタ３に
より、ジッタ成分を含んだクロック４Ｗに基づくライト
アドレスを発生させ、アドレス制御回路５を通じて、ア
ドレス７、チップセレクト信号８及びリード／ライト信
号９をＲＡＭ部２に与える。これにより、メモリセルア
レイ１２には、ジッタ成分を含んだクロック４Ｗに合わ
せて、つまりジッタを見込んでデータ列のライトを行な
うことができる。ちなみに、データＩ／Ｏバス１８から
のデータのライトは、データコントロール１６を通じて
行なわれる。
【０００９】一方、メモリセルアレイ１２のデータをク
リスタルによる安定したクロック４Ｒに同期させて、つ
まりジッタを除去したデータ列としてデータＩ／Ｏバス
１８に出力するとする。この場合、リードアドレスカウ
ンタ６により、クリスタルからの安定したクロック４Ｒ
に基づくリードアドレスを発生させる。そしてアドレス
制御回路５から、アドレス７、チップセレクト信号８及
びリード／ライト信号９をＲＡＭ部２に与える。これに
より、メモリセルアレイ１２からはクリスタルによる安
定したクロック４Ｒに合わせて、つまりジッタのないデ
ータ列のリードを行なうことができる。ちなみに、メモ
リセルアレイ１２からデータＩ／Ｏバス１８へのデータ
のリードは、アウトプットバッファ１７を通じて行なわ
れる。
リスタルによる安定したクロック４Ｒに同期させて、つ
まりジッタを除去したデータ列としてデータＩ／Ｏバス
１８に出力するとする。この場合、リードアドレスカウ
ンタ６により、クリスタルからの安定したクロック４Ｒ
に基づくリードアドレスを発生させる。そしてアドレス
制御回路５から、アドレス７、チップセレクト信号８及
びリード／ライト信号９をＲＡＭ部２に与える。これに
より、メモリセルアレイ１２からはクリスタルによる安
定したクロック４Ｒに合わせて、つまりジッタのないデ
ータ列のリードを行なうことができる。ちなみに、メモ
リセルアレイ１２からデータＩ／Ｏバス１８へのデータ
のリードは、アウトプットバッファ１７を通じて行なわ
れる。
【００１０】以上のような動作を通じて、ジッタを含ん
で入力されるデータ列のジッタ成分を除去することが可
能となり、タイムベースコレクタ等の装置を構成するこ
とができる。
で入力されるデータ列のジッタ成分を除去することが可
能となり、タイムベースコレクタ等の装置を構成するこ
とができる。
【００１１】
【発明が解決しようとする課題】従来のメモリ装置は以
上のように、ＲＡＭ制御部１において、ジッタ成分を含
んだクロック４Ｗが入力されるライトアドレスカウンタ
３とクリスタルによる安定したクロック４Ｒが入力され
るライトアドレスカウンタ６と、アドレス制御回路５に
よって切り替え、ＲＡＭ部２を２ポートＲＡＭとして動
作させていた。このため、リード時とライト時におけ
る、アドレス設定やメモリセルアレイ１２へのアクセス
が別系統となってしまう。このため、アドレス制御が複
雑化するばかりでなく、回路素子や配線の数が増大し、
ＬＳＩ化した場合にチップサイズが大きくなってしま
う。更に、メモリ容量の増減に対して簡単に対処するこ
とができず、各制御回路の修正が非常に複雑になってし
まう。
上のように、ＲＡＭ制御部１において、ジッタ成分を含
んだクロック４Ｗが入力されるライトアドレスカウンタ
３とクリスタルによる安定したクロック４Ｒが入力され
るライトアドレスカウンタ６と、アドレス制御回路５に
よって切り替え、ＲＡＭ部２を２ポートＲＡＭとして動
作させていた。このため、リード時とライト時におけ
る、アドレス設定やメモリセルアレイ１２へのアクセス
が別系統となってしまう。このため、アドレス制御が複
雑化するばかりでなく、回路素子や配線の数が増大し、
ＬＳＩ化した場合にチップサイズが大きくなってしま
う。更に、メモリ容量の増減に対して簡単に対処するこ
とができず、各制御回路の修正が非常に複雑になってし
まう。
【００１２】本発明は、上記に鑑みてなされたもので、
その目的は、回路構成の簡略化を実現したメモリ装置及
びタイムベースコレクタ回路を提供することにある。
その目的は、回路構成の簡略化を実現したメモリ装置及
びタイムベースコレクタ回路を提供することにある。
【００１３】
【発明が解決しようとする課題】本発明のメモリ装置
は、データの格納を行う複数のメモリを有するメモリセ
ルアレイと、前記メモリセルアレイ中にライトする入力
データを前記メモリセルアレイに加える入力手段と、前
記メモリセルアレイからリードしたデータを出力する出
力手段と、前記入力データに対応した入力クロックと、
基準クロックと、の周波数を比較して、それらの周波数
差に応じたライトクロックを発生するライトクロック発
生手段と、複数のシフトレジスタの縦続接続によって構
成され、ライト時に、前記ライトクロックを受けて、前
記メモリセルアレイの複数のワード線を順次アクセスす
る、ライト用ワードラインアクセス手段と、複数のシフ
トレジスタの縦続接続によって構成され、リード時に、
前記基準クロックを受けて、前記メモリセルアレイの前
記複数のワード線を順次アクセスする、リード用ワード
ラインアクセス手段と、を備えるものとして構成され
る。
は、データの格納を行う複数のメモリを有するメモリセ
ルアレイと、前記メモリセルアレイ中にライトする入力
データを前記メモリセルアレイに加える入力手段と、前
記メモリセルアレイからリードしたデータを出力する出
力手段と、前記入力データに対応した入力クロックと、
基準クロックと、の周波数を比較して、それらの周波数
差に応じたライトクロックを発生するライトクロック発
生手段と、複数のシフトレジスタの縦続接続によって構
成され、ライト時に、前記ライトクロックを受けて、前
記メモリセルアレイの複数のワード線を順次アクセスす
る、ライト用ワードラインアクセス手段と、複数のシフ
トレジスタの縦続接続によって構成され、リード時に、
前記基準クロックを受けて、前記メモリセルアレイの前
記複数のワード線を順次アクセスする、リード用ワード
ラインアクセス手段と、を備えるものとして構成され
る。
【００１４】本発明のタイムベースコレクタ回路は、入
力データが加えられる入力手段と、前記入力データの格
納を行う複数のメモリを有するメモリセルアレイと、前
記入力データに対応した入力クロックと、基準クロック
と、の周波数を比較して、それらの周波数差に応じたラ
イトクロックを発生するライトクロック発生手段と、複
数のシフトレジスタの縦続接続によって構成され、ライ
ト時に、前記ライトクロックを受けて、前記メモリセル
アレイの複数のワード線を順次アクセスする、ライト用
ワードラインアクセス手段と、複数のシフトレジスタの
縦続接続によって構成され、リード時に、前記基準クロ
ックを受けて、前記メモリセルアレイの前記複数のワー
ド線を順次アクセスする、リード用ワードラインアクセ
ス手段と、前記メモリセルアレイからリードしたデータ
をタイムベースコレクタ処理が施されたデータとして出
力する出力手段と、を備えるものとして構成される。
力データが加えられる入力手段と、前記入力データの格
納を行う複数のメモリを有するメモリセルアレイと、前
記入力データに対応した入力クロックと、基準クロック
と、の周波数を比較して、それらの周波数差に応じたラ
イトクロックを発生するライトクロック発生手段と、複
数のシフトレジスタの縦続接続によって構成され、ライ
ト時に、前記ライトクロックを受けて、前記メモリセル
アレイの複数のワード線を順次アクセスする、ライト用
ワードラインアクセス手段と、複数のシフトレジスタの
縦続接続によって構成され、リード時に、前記基準クロ
ックを受けて、前記メモリセルアレイの前記複数のワー
ド線を順次アクセスする、リード用ワードラインアクセ
ス手段と、前記メモリセルアレイからリードしたデータ
をタイムベースコレクタ処理が施されたデータとして出
力する出力手段と、を備えるものとして構成される。
【００１５】
【作用】入力データは入力手段を介してメモリセルアレ
イに加えらえる。メモリセルアレイは、ライト用ワード
ラインアクセス手段によってアクセスされる。即ち、ラ
イトクロック発生手段は、入力データに応じた入力クロ
ックと、基準クロックと、の周波数を比較して、それら
の周波数差に応じたライトクロックを発生する。このラ
イトクロックはライト用ワードラインアクセス手段に加
えられる。これにより、ライト用ワードラインアクセス
手段はメモリセルアレイの複数のワード線を順次アクセ
スし、入力データがメモリセルアレイに書き込まれる。
基準クロックがリード用ワードラインアクセス手段に加
えられる。リード用ワードラインアクセス手段はメモリ
セルアレイのワード線を順次アクセスして、データを読
み出す。読み出されたデータは、出力手段を介して、タ
イムベースコレクタ処理の施されたデータとして、外部
に出力される。
イに加えらえる。メモリセルアレイは、ライト用ワード
ラインアクセス手段によってアクセスされる。即ち、ラ
イトクロック発生手段は、入力データに応じた入力クロ
ックと、基準クロックと、の周波数を比較して、それら
の周波数差に応じたライトクロックを発生する。このラ
イトクロックはライト用ワードラインアクセス手段に加
えられる。これにより、ライト用ワードラインアクセス
手段はメモリセルアレイの複数のワード線を順次アクセ
スし、入力データがメモリセルアレイに書き込まれる。
基準クロックがリード用ワードラインアクセス手段に加
えられる。リード用ワードラインアクセス手段はメモリ
セルアレイのワード線を順次アクセスして、データを読
み出す。読み出されたデータは、出力手段を介して、タ
イムベースコレクタ処理の施されたデータとして、外部
に出力される。
【００１６】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１７】図１は、本発明の一実施例の回路構成図で
ある。図１に示すように、ジッタ成分を含んだクロック
４Ｗと、クリスタルによる安定したクロック４Ｒとが周
波数比較回路２５に入力される。その結果、周波数比較
回路２５からは、ライトクロックＷＣＫ，ＮＷＣＫが出
力される。一方、クリスタルによる安定したクロック４
Ｒからは、リードクロックＲＣＫ，ＮＲＣＫが生成され
る。メモリセルアレイ１２をアクセスするためのワード
ラインＷＬには、シフトレジスタ構成の、ライト用ワー
ドラインアクセス回路２２と、リード用ワードラインア
クセス回路２３とが接続される。ライト用ワードライン
アクセス回路２２には、ライト時ワードラインアクセス
スタート信号２４が与えられ、ライトクロックＷＣＫ，
ＮＷＣＫにより次々とワードラインＷＬをアクセスする
ように構成される。一方、リード用ワードラインアクセ
ス回路２３には、リード時ワードラインアクセススター
ト信号２６が与えられ、リードクロックＲＣＫ，ＮＲＣ
Ｋにより次々とワードラインＷＬをアクセスするように
構成される。データ入力バス１９へのジッタを含むデー
タは、インプットバッファ２１を介して、メモリセルア
レイ１２に加えられる。メモリセルアレイ１２からのリ
ードデータは、アウトプットバッファ１７を通じて、デ
ータ出力バス２０に導出される。
ある。図１に示すように、ジッタ成分を含んだクロック
４Ｗと、クリスタルによる安定したクロック４Ｒとが周
波数比較回路２５に入力される。その結果、周波数比較
回路２５からは、ライトクロックＷＣＫ，ＮＷＣＫが出
力される。一方、クリスタルによる安定したクロック４
Ｒからは、リードクロックＲＣＫ，ＮＲＣＫが生成され
る。メモリセルアレイ１２をアクセスするためのワード
ラインＷＬには、シフトレジスタ構成の、ライト用ワー
ドラインアクセス回路２２と、リード用ワードラインア
クセス回路２３とが接続される。ライト用ワードライン
アクセス回路２２には、ライト時ワードラインアクセス
スタート信号２４が与えられ、ライトクロックＷＣＫ，
ＮＷＣＫにより次々とワードラインＷＬをアクセスする
ように構成される。一方、リード用ワードラインアクセ
ス回路２３には、リード時ワードラインアクセススター
ト信号２６が与えられ、リードクロックＲＣＫ，ＮＲＣ
Ｋにより次々とワードラインＷＬをアクセスするように
構成される。データ入力バス１９へのジッタを含むデー
タは、インプットバッファ２１を介して、メモリセルア
レイ１２に加えられる。メモリセルアレイ１２からのリ
ードデータは、アウトプットバッファ１７を通じて、デ
ータ出力バス２０に導出される。
【００１８】以上述べたような構成において、次にその
動作を図２のタイムチャート（Ａ）〜（Ｇ）に従って説
明する。ちなみに、同図（Ａ）はリードクロックＲＣ
Ｋ、同図（Ｂ）はリード時のワードラインＷＬ、同図
（Ｃ）はライト時のワードラインＷＬ、同図（Ｄ）はラ
イトクロックＷＣＫの第１の例であるＷＣＫ１、同図
（Ｅ）はライトクロックＷＣＫの第２の例であるＷＣＫ
２、同図（Ｆ）はライトクロックＷＣＫの第３の例であ
るＷＣＫ３、同図（Ｇ）はライトクロックＷＣＫの第４
の例であるＷＣＫ４を示すものである。
動作を図２のタイムチャート（Ａ）〜（Ｇ）に従って説
明する。ちなみに、同図（Ａ）はリードクロックＲＣ
Ｋ、同図（Ｂ）はリード時のワードラインＷＬ、同図
（Ｃ）はライト時のワードラインＷＬ、同図（Ｄ）はラ
イトクロックＷＣＫの第１の例であるＷＣＫ１、同図
（Ｅ）はライトクロックＷＣＫの第２の例であるＷＣＫ
２、同図（Ｆ）はライトクロックＷＣＫの第３の例であ
るＷＣＫ３、同図（Ｇ）はライトクロックＷＣＫの第４
の例であるＷＣＫ４を示すものである。
【００１９】さて、インプットバッファ２１のワードラ
インＷＬ制御のためには、リード時とライト時に、ライ
ト用ワードラインアクセス回路２２とリード用ワードラ
インアクセス回路２３の別々のシリアルシフトレジスタ
によってアドレス指定を行なう。そして、ｎ本のワード
ラインに対しては、ライト時ワードラインアクセススタ
ート信号２４およびリード時ワードラインアクセススタ
ート信号２６により、リード、ライトがそれぞれ1/2 ず
れたところからワードラインプリチャージを開始する。
つまり、２ポートのラインメモリを構成することにな
る。ライト用ワードラインアクセス回路２２に与えられ
るライトクロックＷＣＫ，ＮＷＣＫは、周波数比較回路
２５によって、ジッタ成分を含んだクロック４Ｗとクリ
スタルによる安定したクロック４Ｒとの周波数比較に基
づいて生成される。このライトクロックＷＣＫ，ＮＷＣ
Ｋによってデータのライト時のワードラインＷＬが決定
される。
インＷＬ制御のためには、リード時とライト時に、ライ
ト用ワードラインアクセス回路２２とリード用ワードラ
インアクセス回路２３の別々のシリアルシフトレジスタ
によってアドレス指定を行なう。そして、ｎ本のワード
ラインに対しては、ライト時ワードラインアクセススタ
ート信号２４およびリード時ワードラインアクセススタ
ート信号２６により、リード、ライトがそれぞれ1/2 ず
れたところからワードラインプリチャージを開始する。
つまり、２ポートのラインメモリを構成することにな
る。ライト用ワードラインアクセス回路２２に与えられ
るライトクロックＷＣＫ，ＮＷＣＫは、周波数比較回路
２５によって、ジッタ成分を含んだクロック４Ｗとクリ
スタルによる安定したクロック４Ｒとの周波数比較に基
づいて生成される。このライトクロックＷＣＫ，ＮＷＣ
Ｋによってデータのライト時のワードラインＷＬが決定
される。
【００２０】そして、クリスタルによる安定したクロッ
ク４Ｒに対してジッタ成分を含んだクロック４Ｗが等し
い場合は、それぞれの周波数の差に応じてライトクロッ
クＷＣＫは、図２の（Ｅ）のライトクロックＷＣＫ２も
しくは（Ｆ）のライトクロックＷＣＫ３となり、リード
／ライトの１サイクル当たり１ワードラインをアクセス
することとなる。
ク４Ｒに対してジッタ成分を含んだクロック４Ｗが等し
い場合は、それぞれの周波数の差に応じてライトクロッ
クＷＣＫは、図２の（Ｅ）のライトクロックＷＣＫ２も
しくは（Ｆ）のライトクロックＷＣＫ３となり、リード
／ライトの１サイクル当たり１ワードラインをアクセス
することとなる。
【００２１】一方、クリスタルによる安定したクロック
４Ｒに対してジッタ成分を含んだクロック４Ｗの周波数
が高い場合、それぞれの周波数差に応じて、ライトクロ
ックＷＣＫの波形は、（Ｅ），（Ｆ）のライトクロック
ＷＣＫ２，ＷＣＫ３と、（Ｄ）のライトクロックＷＣＫ
１となり、リード／ライトの１サイクルあたり２ワード
ラインにアクセスするサイクルが出てくる。
４Ｒに対してジッタ成分を含んだクロック４Ｗの周波数
が高い場合、それぞれの周波数差に応じて、ライトクロ
ックＷＣＫの波形は、（Ｅ），（Ｆ）のライトクロック
ＷＣＫ２，ＷＣＫ３と、（Ｄ）のライトクロックＷＣＫ
１となり、リード／ライトの１サイクルあたり２ワード
ラインにアクセスするサイクルが出てくる。
【００２２】これに対して、クリスタルによる安定した
クロック４Ｒに対してジッタ成分を含んだクロック４Ｗ
の周波数が低い場合、それぞれの周波数差に応じて、ラ
イトクロックＷＣＫの波形は、（Ｅ），（Ｆ）のライト
クロックＷＣＫ２，ＷＣＫ３と、（Ｇ）のライトクロッ
クＷＣＫ４となり、リード／ライトの１サイクルに対し
て１サイクル前のワードラインをアクセスするサイクル
が出てくる。
クロック４Ｒに対してジッタ成分を含んだクロック４Ｗ
の周波数が低い場合、それぞれの周波数差に応じて、ラ
イトクロックＷＣＫの波形は、（Ｅ），（Ｆ）のライト
クロックＷＣＫ２，ＷＣＫ３と、（Ｇ）のライトクロッ
クＷＣＫ４となり、リード／ライトの１サイクルに対し
て１サイクル前のワードラインをアクセスするサイクル
が出てくる。
【００２３】つまり、データ入力バス１９からのジッタ
を含んだデータは、ジッタ成分を含んだクロック４Ｗと
クリスタルによる安定したクロック４Ｒとの周波数差に
応じて生成されるライトクロックＷＣＫ，ＮＷＣＫに基
づいて、インプットバッファ２１からメモリセルアレイ
１２に読み込まれる。そして、クリスタルによる安定し
たクロック４Ｒに基づいて生成されるリードクロックＲ
ＣＫ，ＮＲＣＫにより、アウトプットバッファ１７から
データ出力バス２０に導出される。この場合、図２の
（Ａ）に示すように、リードクロックＲＣＫはリード／
ライトの１サイクルを生成しており、同図（Ｂ）に示す
ようにリード時のワードラインＷＬもこれに対応してい
る。一方、同図（Ｃ）に示すように、ライト時のワード
ラインＷＬは、ジッタ成分を含んだクロック４Ｗとクリ
スタルによる安定したクロック４Ｒの周波数差に対応す
る。このため、結果としてタイムベースコレクタ動作を
行なわせることができる。
を含んだデータは、ジッタ成分を含んだクロック４Ｗと
クリスタルによる安定したクロック４Ｒとの周波数差に
応じて生成されるライトクロックＷＣＫ，ＮＷＣＫに基
づいて、インプットバッファ２１からメモリセルアレイ
１２に読み込まれる。そして、クリスタルによる安定し
たクロック４Ｒに基づいて生成されるリードクロックＲ
ＣＫ，ＮＲＣＫにより、アウトプットバッファ１７から
データ出力バス２０に導出される。この場合、図２の
（Ａ）に示すように、リードクロックＲＣＫはリード／
ライトの１サイクルを生成しており、同図（Ｂ）に示す
ようにリード時のワードラインＷＬもこれに対応してい
る。一方、同図（Ｃ）に示すように、ライト時のワード
ラインＷＬは、ジッタ成分を含んだクロック４Ｗとクリ
スタルによる安定したクロック４Ｒの周波数差に対応す
る。このため、結果としてタイムベースコレクタ動作を
行なわせることができる。
【００２４】以上のように、タイムベースコレクタ動作
用のメモリの構成を、ＲＡＭ構成から２ポートラインメ
モリにすることにより、アドレス制御がシフトレジスタ
のみで構成できる。このため、メモリ周辺の複雑な回路
が不要となり、素子数や配線数が低減可能となる。更
に、メモリ容量の増減に対しても、リード／ライト時の
ワードラインアクセス用シフトレジスタの段数変更のみ
で簡単に対応することができる。
用のメモリの構成を、ＲＡＭ構成から２ポートラインメ
モリにすることにより、アドレス制御がシフトレジスタ
のみで構成できる。このため、メモリ周辺の複雑な回路
が不要となり、素子数や配線数が低減可能となる。更
に、メモリ容量の増減に対しても、リード／ライト時の
ワードラインアクセス用シフトレジスタの段数変更のみ
で簡単に対応することができる。
【００２５】
【発明の効果】以上述べたように、本発明によれば、メ
モリセルアレイのワードラインをシフトレジスタ構成の
ライト用ワードラインアクセス回路およびリード用ワー
ドラインアクセス回路を通じてライト／リードアクセス
するように構成したので、メモリセル周辺の回路を大幅
に簡略化でき、ＬＳＩ化の場合もチップ面積の低減が可
能となり、更にメモリ容量の変更にも容易に対処可能で
ある。
モリセルアレイのワードラインをシフトレジスタ構成の
ライト用ワードラインアクセス回路およびリード用ワー
ドラインアクセス回路を通じてライト／リードアクセス
するように構成したので、メモリセル周辺の回路を大幅
に簡略化でき、ＬＳＩ化の場合もチップ面積の低減が可
能となり、更にメモリ容量の変更にも容易に対処可能で
ある。
【図１】本発明の一実施例の回路図。
【図２】図１の構成の動作を説明するためのタイムチャ
ート。
ート。
【図３】従来例の回路図。
１ ＲＡＭ制御部 ２ ＲＡＭ部 ３ ライトアドレスカウンタ ４Ｒ クリスタルによる安定したクロック ４Ｗ ジッタ成分を含んだクロック ５ アドレス制御回路 ６ リードアドレスカウンタ ７ アドレス ８ チップセレクト信号 ９ リード／ライト信号 １０ アドレスバッファ １１ ローデコーダ １２ メモリセルアレイ １３ カラムデコーダ １４ 論理回路 １５ 論理回路 １６ データコントロール １７ アウトプットバッファ １８ データＩ／Ｏバス １９ データ入力バス ２０ データ出力バス ２１ インプットバッファ ２２ ライト用ワードラインアクセス回路 ２３ リード用ワードラインアクセス回路 ２４ ライト時ワードラインアクセススタート信号 ２５ 周波数比較回路 ２６ リード時ワードラインアクセススタート信号
Claims (2)
- 【請求項１】データの格納を行う複数のメモリを有する
メモリセルアレイと、 前記メモリセルアレイ中にライトする入力データを前記
メモリセルアレイに加える入力手段と、 前記メモリセルアレイからリードしたデータを出力する
出力手段と、 前記入力データに対応した入力クロックと、基準クロッ
クと、の周波数を比較して、それらの周波数差に応じた
ライトクロックを発生するライトクロック発生手段と、 複数のシフトレジスタの縦続接続によって構成され、ラ
イト時に、前記ライトクロックを受けて、前記メモリセ
ルアレイの複数のワード線を順次アクセスする、ライト
用ワードラインアクセス手段と、 複数のシフトレジスタの縦続接続によって構成され、リ
ード時に、前記基準クロックを受けて、前記メモリセル
アレイの前記複数のワード線を順次アクセスする、リー
ド用ワードラインアクセス手段と、を備えることを特徴
とするメモリ装置。 - 【請求項２】入力データが加えられる入力手段と、 前記入力データの格納を行う複数のメモリを有するメモ
リセルアレイと、 前記入力データに対応した入力クロックと、基準クロッ
クと、の周波数を比較して、それらの周波数差に応じた
ライトクロックを発生するライトクロック発生手段と、 複数のシフトレジスタの縦続接続によって構成され、ラ
イト時に、前記ライトクロックを受けて、前記メモリセ
ルアレイの複数のワード線を順次アクセスする、ライト
用ワードラインアクセス手段と、 複数のシフトレジスタの縦続接続によって構成され、リ
ード時に、前記基準クロックを受けて、前記メモリセル
アレイの前記複数のワード線を順次アクセスする、リー
ド用ワードラインアクセス手段と、 前記メモリセルアレイからリードしたデータをタイムベ
ースコレクタ処理が施されたデータとして出力する出力
手段と、を備えることを特徴とするタイムベースコレク
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235025A JPH0574166A (ja) | 1991-09-13 | 1991-09-13 | メモリ装置及びタイムベースコレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235025A JPH0574166A (ja) | 1991-09-13 | 1991-09-13 | メモリ装置及びタイムベースコレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574166A true JPH0574166A (ja) | 1993-03-26 |
Family
ID=16979970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235025A Pending JPH0574166A (ja) | 1991-09-13 | 1991-09-13 | メモリ装置及びタイムベースコレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338893B1 (en) | 1998-10-28 | 2002-01-15 | Ngk Spark Plug Co., Ltd. | Conductive paste and ceramic printed circuit substrate using the same |
-
1991
- 1991-09-13 JP JP3235025A patent/JPH0574166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338893B1 (en) | 1998-10-28 | 2002-01-15 | Ngk Spark Plug Co., Ltd. | Conductive paste and ceramic printed circuit substrate using the same |
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