JPH0574190A

JPH0574190A - ヒユーズ回路、冗長救済判定回路、及び半導体記憶装置

Info

Publication number: JPH0574190A
Application number: JP3261161A
Authority: JP
Inventors: Yoshikazu Saito; 良和斉藤; Yukio Sasaki; 行雄笹木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-12
Filing date: 1991-09-12
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】本発明の目的は、ヒューズ回路の不確定ノー
ド発生を阻止すること、及び冗長救済判定回路のプロセ
スばらつきに対する動作マージンを向上させることにあ
る。【構成】ヒューズ回路ＦＣＴ１を構成するＭＯＳＦＥ
ＴＱ１に、それのヒューズ側端子の電圧レベルを電源投
入時の電源電圧レベル変化に追随させるためのキャパシ
タＣ１を並列接続し、ヒューズＦ１が熔断された状態で
のノードＮ１のレベルを安定化させる。また、冗長救済
判定回路１１のＭＯＳＦＥＴ直列回路に流れる電流の上
限を制限する電流制限回路を設けることで、プロセスば
らつきに起因するリーク不良を阻止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、冗長救済などの機能選
択のための情報をプログラム可能なヒューズ回路、及び
冗長構成による救済の有無などの状態を外部から判定可
能にするための技術に関し、例えばスタティックＲＡＭ
（ランダム・アクセス・メモリ）に適用して有効な技術
に関する。

【０００２】

【従来の技術】スタティックＲＡＭなどの半導体記憶装
置の歩留まりを向上させる目的で従来から冗長構成が採
用されている。冗長構成は予備ビット若しくは予備エレ
メントを有し、ウェーハプローブテストの段階で欠陥が
発見されると、その欠陥回路部分が所定の予備エレメン
トに切換えられる。そのような切換えのための情報は、
電気ヒューズやレーザヒューズを含む冗長プログラム回
路にプログラムされ、それによって、欠陥救済が可能と
される。

【０００３】図６には従来の冗長プログラム回路の主要
部構成例が示される。

【０００４】入力アドレスＡ１乃至Ａｎのビット数に呼
応して複数のプログラム回路Ｐ１乃至Ｐｎが配置され
る。この複数のプログラム回路Ｐ１乃至Ｐ２は全て同一
構成とされ、そのうちの一つが代表的に示されるよう
に、高電位側電源Ｖｃｃに結合されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ１と、それに直列接続されたヒューズＦ１
とを含んで成る。このＰチャンネル型ＭＯＳＦＥＴＱ１
とヒューズＦ１との直列接続箇所はノードＮ１とされ、
後段のインバータ２１，２２を介して２入力ナンド回路
２３の一方の入力端子に結合される。各プログラム回路
Ｐ１乃至Ｐｎではそれに含まれるインバータ２２の出力
と入力アドレスＡ１乃至Ａｎとのナンド論理がナンド回
路２３によって得られるようになっており、その論理出
力が後段の多入力ノア回路２４に伝達されるようになっ
ている。救済アドレスのプログラミングは所定のヒュー
ズを熔断させることによって可能とされる。全てのヒュ
ーズが熔断されていない状態では冗長救済は行われな
い。

【０００５】外部からアドレス信号が入力されると、そ
れと救済アドレスとが比較され、それらが一致した場合
にはノア回路２４の出力論理がハイレベルとされ、それ
により、正規のアドレスに代えて冗長アドレスが選択さ
れる。また、入力アドレスＡ１乃至Ａｎがすべてハイレ
ベルの場合の救済誤動作を防止するため、上記プログラ
ム回路Ｐ１乃至Ｐｎにおけるヒューズ回路と同様にＰチ
ャンネル型ＭＯＳＦＥＴＱ２と、それに直列接続された
ヒューズＦ２とを含むヒューズ回路が設けられ、チップ
セレクト信号ＣＳ＊（＊はローアクティブ又は信号反転
を意味する）がローレベルにアサートされた場合に冗長
救済のイネーブル信号のような制御信号が上記ノア回路
２４の一つの入力端子に供給されるようになっている。

【０００６】また、上記のように半導体記憶回路が冗長
救済された場合に、欠陥のない良品と冗長救済されたも
のとを外部から識別可能にするため、外部端子に所定の
電圧を印加したときに冗長救済の有無に応じた電流変化
を当該外部端子に生じさせるための冗長救済判定回路
（シグネチャ回路とも称される）が備えられる。

【０００７】従来の冗長救済判定回路は、例えば図７に
示されるように、所定の外部端子１０と回路の低電位側
電源Ｖｓｓとの間に、ドレイン電極がゲート電極に結合
されることによって所謂ダイオード接続されたＮチャン
ネル型ＭＯＳＦＥＴＱ４０，Ｑ４２乃至Ｑ４３が複数段
直列接続されると共に、その中央部にＮチャンネル型ス
イッチＭＯＳＦＥＴＱ４１が挿入されて成る。このスイ
ッチＭＯＳＦＥＴＱ４１のゲート電極には、冗長救済を
施した場合にハイレベルにされる冗長イネーブル信号の
ような制御信号を生成するための回路が配置される。こ
の回路は、上記プログラム回路Ｐ１乃至Ｐｎ等と同様に
高電位側電源Ｖｃｃに結合されたＰチャンネル型ＭＯＳ
ＦＥＴＱ３にヒューズＦ３が直列接続されて成るヒュー
ズ回路と、それに結合されたインバータ２６，２７とを
含む。冗長救済される場合にはヒューズＦ３が熔断され
る。今、直列段数分のＭＯＳＦＥＴのしきい値電圧の合
計よりも高い電圧、通常は電源電圧よりも高い電圧が、
外部端子１０に印加されると、ＭＯＳＦＥＴＱ４１がタ
ーン・オンして電流が流れる。このとき流れる電流は、
外部端子１０に印加される電圧が高いほど大きい。冗長
救済が施されていない場合には、チップセレクト信号Ｃ
Ｓ＊の論理状態に拘らずノードＮ３の論理レベルがロー
レベルであるためＭＯＳＦＥＴＱ４２はターン・オンし
ない。このように外部端子１０に所定の電圧を印加した
とき、冗長救済の有無に応じて外部端子１０から流れ込
む電流の相違、換言すれば、外部端子１０におけるリー
ク電流の大小に基づいて冗長救済の有無を判定可能にす
る。

【０００８】尚、冗長構成について記載されたものの例
としては特開昭６３−５２４３９号がある。

【０００９】

【発明が解決しようとする課題】図６に示されるような
回路構成では、ヒューズＦ１が熔断されていない場合の
高電位側電源Ｖｃｃ短絡を阻止するため、ＭＯＳＦＥＴ
Ｑ１にはドライバビリティの小さなものが適用される。
そのような構成について本発明者が検討したところ、ヒ
ューズＦ１が熔断されている場合において電源投入直後
のノードＮ１の論理レベルが不確定状態となることか
ら、チップセレクト信号ＣＳ＊がローレベルにアサート
された場合のノードＮ１の論理確定が遅れ、それによっ
て救済アドレスの選択が遅れるために内部動作タイミン
グの狂いを生ずることが見いだされた。

【００１０】また、図７に示されるような従来の冗長救
済判定回路においては、直列接続されたＮチャンネル型
ＭＯＳＦＥＴＱ４０乃至Ｑ４３のしきい値Ｖｔｈのばら
つきや基板効果変動などのプロセスばらつきにより、当
該ＭＯＳＦＥＴの直列回路に規定値以上のリーク電流が
流れ、リーク不良となることが、本発明者によって見い
だされた。

【００１１】本発明の目的は、ヒューズ回路の不確定ノ
ード発生を阻止することにある。

【００１２】本発明の別の目的は、冗長救済判定回路の
プロセスばらつきに対する動作マージンを向上させるこ
とにある。

【００１３】さらに本発明の別の目的は、上記のように
改善されたヒューズ回路や冗長救済判定回路を備えた半
導体記憶装置を提供することにある。

【００１４】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】すなわち、トランジスタにヒューズが直列
接続されて成り、このヒューズが熔断されたか否かによ
って機能選択のための信号を生成するヒューズ回路にお
いて、上記トランジスタのヒューズ側端子の電圧レベル
を、電源投入時の電源電圧レベル変化に追随させるため
のキャパシタを、上記トランジスタに並列接続するもの
である。このとき、上記キャパシタは、配線間容量又は
ＭＯＳＦＥＴのゲート容量によって形成することができ
る。

【００１７】また、複数のトランジスタが直列接続され
て成るトランジスタ直列回路を含み、このトランジスタ
直列回路に外部端子から所定の電圧を印加した場合に冗
長救済の有無に応じた電流変化を当該外部端子に生じさ
せることによって冗長救済有無の判定を可能とする冗長
救済判定回路において、上記トランジスタ直列回路に流
れる電流の上限を制限する電流制限回路を設けたもので
ある。このとき、上記電流制限回路には、カレントミラ
ー回路を適用することができる。

【００１８】さらに、上記のように構成されたヒューズ
回路と、冗長救済判定回路とを含んで半導体記憶装置を
形成するものである。

【００１９】

【作用】上記した手段によれば、上記トランジスタに並
列接続されたキャパシタは、当該トランジスタのヒュー
ズ側端子の電圧レベルを電源投入時の電源電圧レベル変
化に追随させ、このことが、当該トランジスタのヒュー
ズ側端子の論理レベルを速やかに確定するように作用す
る。

【００２０】また、上記電流制限回路は、上記トランジ
スタ直列回路に流れる電流の上限を制限し、このこと
が、当該トランジスタ直列回路に規定値以上のリーク電
流が流れるのを阻止し、冗長救済判定回路のプロセスば
らつきに対する動作マージンの向上を達成する。

【００２１】

【実施例】図２には本発明の一実施例に係るスタティッ
クＲＡＭのブロック図が示される。同図に示されるスタ
ティックＲＡＭは、特に制限されないが、公知の半導体
集積回路製造技術によってシリコンのような１個の半導
体基板に形成される。

【００２２】図２においてＭＣＡは、スタティック型メ
モリセルがマトリクス配置されたメモリセルアレイであ
る。このメモリセルアレイＭＣＡには、正規アレイＲＧ
Ａと、正規アレイＲＧＡに含まれる欠陥ビットを救済す
るための予備エレメントとしての冗長アレイＲＤＡが含
まれる。

【００２３】正規アレイＲＧＡに含まれるメモリセルは
各行毎にその選択端子が正規ワード線ＷＲＧ0〜ＷＲＧ
ｎに共通接続され、また、上記冗長アレイＲＤＡに含ま
れるメモリセルは各行毎にその選択端子が冗長ワード線
ＷＲＤ0〜ＷＲＤｍに共通接続される。

【００２４】正規ワード線ＷＲＧ0〜ＷＲＧｎ、及び冗
長ワード線ＷＲＤ0〜ＷＲＤｍは、特に制限されない
が、ワードドライバＷＤＲＶを介してその何れか１本が
選択レベルに駆動されるようになっている。特に制限さ
れないが、正規ワード線ＷＲＧ0〜ＷＲＧｎの選択は、
ロウアドレスデコーダＲＡＤＥＣの出力選択信号によっ
て行われ、冗長ワード線ＷＲＤ0〜ＷＲＤｍの選択は、
その詳細を後述する冗長プログラム回路ＲＤＰの出力信
号によって行われる。上記ロウアドレスデコーダＲＡＤ
ＥＣ及び冗長プログラム回路ＲＤＰには、外部アドレス
信号ＲＡＤＤＲを入力するロウアドレスバッファＲＡＢ
ＵＦから出力される相補レベルの内部ロウアドレス信号
ＢＸｉ，ＢＸｉ＊が供給される。

【００２５】上記メモリセルアレイＭＣＡに含まれるメ
モリセルは各列毎にそのデータ入出力端子がビット線対
ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊に結合される。上記
ビット線対ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊は、カラ
ムアドレスデコーダＣＡＤＥＣによってスイッチ制御さ
れるカラムスイッチ回路ＣＳＷを介して共通データ線対
ＣＤＬ，ＣＤＬ＊に結合される。カラムアドレスデコー
ダＣＡＤＥＣには、外部カラムアドレス信号ＣＡＤＤＲ
を入力するカラムアドレスバッファＣＡＢＵＦから相補
レベルの内部アドレス信号が供給される。

【００２６】上記共通データ線対ＣＤＬ，ＣＤＬ＊は、
当該データ線対の信号を検出するためのセンスアンプＳ
Ａを介してデータ出力バッファＤＯＢＵＦ及びデータ入
力バッファＤＩＢＵＦに結合される。データ出力バッフ
ァＤＯＢＵＦの出力端子及びデータ入力バッファＤＩＢ
ＵＦの入力端子は代表的に示された一つの外部データ入
出力端子１０に結合されている。

【００２７】図２においてＣＯＮＴは、外部信号として
供給されるチップセレクト信号ＣＳ＊、アウトプットイ
ネーブル信号ＯＥ＊、ライトイネーブル信号ＷＥ＊など
に基づいて、動作モードに応じた各種内部制御信号を形
成する制御回路である。特に制限されないが、チップセ
レクト信号ＣＳ＊がアサートされる前にライトイネーブ
ル信号ＷＥ＊がアサートされる場合にはテストモードと
される。テストモードが設定されると、本実施例スタテ
ィックＲＡＭ各部の動作テストが可能とされる。

【００２８】上記制御回路ＣＯＮＴによる基本的な内部
制御動作は、特に制限されないが、次のようにされる。
すなわち、チップ選択状態にされると、先ず、正規ワー
ド線ＷＲＧ0〜ＷＲＧｎ及び冗長ワード線ＷＲＤ0〜ＷＲ
Ｄｍが一旦非選択レベルに制御される。このタイミング
に同期して上記プリチャージ回路が動作され、それによ
って、各ビット線対ＤＬ0，ＤＬ0＊〜ＤＬｎ，ＤＬｎ＊
が所定レベルにプリチャージされる。この後、正規ワー
ド線ＷＲＧ0〜ＷＲＧｎ及び冗長ワード線ＷＲＤ0〜ＷＲ
Ｄｍのうち所定の１本が内部ロウアドレス信号に従って
選択レベルに駆動される。そして、カラムアドレス信号
に従ってカラムスイッチ回路ＣＳＷが選択動作され、そ
の動作に呼応して所定ビット線対が共通データ線対に導
通されてデータ入力バッファＤＩＢＵＦ又はデータ出力
バッファＤＯＢＵＦに接続される。これにより、メモリ
・リード動作においては、選択されたメモリセルデータ
が外部に読み出され、また、メモリ・ライト動作におい
ては、選択されたメモリセルにデータが書き込まれる。

【００２９】上記冗長プログラム回路ＲＤＰは、特に制
限されないが、救済すべきアドレスがプログラムされる
と共にプログラムされたアドレスとメモリアクセスのた
めのアドレスとを比較する冗長アドレス判定回路部、そ
して冗長アドレス判定回路部の出力を解読するデコード
回路部によって構成される。冗長による欠陥救済は、ウ
ェーハプローブテスト後の所定のヒューズ熔断によって
可能とされる。すなわち、上記冗長アドレス判定回路部
は、特に制限されないが、内部ロウアドレス信号に対応
して所定の救済すべきアドレスをプログラムするための
レーザ熔断可能なフューズを含み、それによってプログ
ラムされたアドレスと外部からの入力アドレスとの比較
結果がデコード回路部に与えられ、これをデコード回路
部が解読することによって、冗長ワード線ＷＲＤ0〜Ｗ
ＲＤｍを選択するための選択信号ＸＲ0〜ＸＲｍの中か
ら所定の一つを選択レベルにする。このとき冗長アドレ
ス判定回路部での比較結果が一致である場合には制御信
号φｉｎｈによってロウアドレスデコーダＲＡＤＥＣの
動作が禁止され、それによって正規アレイＲＧＡの選択
が阻止される。

【００３０】図２において１１は、冗長救済判定回路で
ある。この冗長救済判定回路１１は、冗長プログラム回
路ＲＤＰによって回路の欠陥が個別的なフューズ熔断プ
ログラムによって救済されたとき、救済品であることを
外部から判定可能にするための回路であり、本実施例に
従えば、外部端子１０に所定の電圧を印加したときに冗
長救済の有無に応じた電流変化を当該外部端子１０に生
じさせ、これによって冗長救済が施されているか否かの
判定を可能にする。上記外部端子１０は、救済判定の専
用端子とすることもできるが、アドレス入力端子やその
他の外部端子を兼用することによって外部端子数の減少
を図ることができる。

【００３１】図１には上記冗長プログラム回路ＲＤＰ及
び冗長救済判定回路１１の主要部構成例が示される。

【００３２】本実施例において、この冗長プログラム回
路ＲＤＰは、特に制限されないが、図６に示される従来
例と同様に、入力アドレスＡ１乃至Ａｎのビット数に呼
応して複数のプログラム回路Ｐ１乃至Ｐｎが配置され
る。この複数のプログラム回路Ｐ１乃至Ｐｎは全て同一
構成とされ、そのうちの一つが代表的に示されるよう
に、高電位側電源Ｖｃｃに結合されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ１と、それに直列接続されたヒューズＦ１
とを含んで成る。このＰチャンネル型ＭＯＳＦＥＴＱ１
とヒューズＦ１との直列接続箇所はノードＮ１とされ、
後段のインバータ２１，２２を介して２入力ナンド回路
２３の一方の入力端子に結合される。各プログラム回路
Ｐ１乃至Ｐｎでは、それに含まれるインバータ２２の出
力と入力アドレスＡ１乃至Ａｎとのナンド論理がナンド
回路２３によって得られるようになっており、その論理
出力が後段の多入力ノア回路２４に伝達されるようにな
っている。従来回路と同様に、救済アドレスのプログラ
ミングは所定のヒューズを熔断させることによって可能
とされる。

【００３３】ここで、本実施例における冗長プログラム
回路ＲＤＰが、従来のそれと大きく相違するのは、ヒュ
ーズ回路ＦＣＴ１を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ１に、当該ＭＯＳＦＥＴＱ１のヒューズ側端子（ノ
ードＮ１）の電圧レベルを、回路の電源投入時の電源電
圧レベル変化に追随させるためのキャパシタＣ１が並列
接続されていることである。このキャパシタＣ１は、特
に制限されないが、配線層などを利用して形成された配
線間容量とされる。ヒューズＦ１が熔断された状態で、
そのようなキャパシタＣ１が存在することにより、電源
投入直後におけるノードＮ１の論理レベルは、高電位側
電源Ｖｃｃレベルに速やかに安定される。つまり、キャ
パシタＣ１が存在しない場合、電源投入直後のノードＮ
１の論理レベルは、ＭＯＳＦＥＴＱ１がオフされている
限りにおいて不確定状態とされるのに対して、キャパシ
タＣ１が存在する場合には、電源投入とほぼ同時にノー
ドＮ１に電荷が供給されるので、そのときの選択信号Ｃ
Ｓ１＊の論理状態に拘らず、ノードＮ１がハイレベルに
確定される。そのようにノードＮ１の論理レベルが確定
されることにより、電源投入直後に救済アドレスが選択
されるような場合でも、従来のように選択遅延を生じな
いので、内部タイミングに狂いを生じないで済む。

【００３４】尚、ヒューズＦ１が熔断されていない場合
には、ノードＮ１は低電位側電源Ｖｓｓレベルに確定さ
れ、そのような状態においてキャパシタＣ１は高電位側
電源Ｖｃｃと低電位側電源Ｖｓｓとの間に単に接続され
た状態とされるだけであって、何等問題はない。

【００３５】また、従来と同様に、入力アドレスＡ１乃
至Ａｎがすべてハイレベルの場合の冗長救済誤動作を防
止するため、上記プログラム回路Ｐ１乃至Ｐｎにおける
ヒューズ回路と同様にＰチャンネル型ＭＯＳＦＥＴＱ２
と、それに直列接続されたヒューズＦ２とを含むヒュー
ズ回路ＦＣＴ２が設けられ、選択信号ＣＳ１＊がローレ
ベルにアサートされた場合に冗長救済のイネーブル信号
のような制御信号が上記ノア回路２４の一つの入力端子
に供給されるようになっている。そのようなヒューズ回
路ＦＣＴ２を形成するＰチャンネル型ＭＯＳＦＥＴＱ２
にも、上記と同様に、当該ＭＯＳＦＥＴＱ２のヒューズ
側端子（ノードＮ２）の電圧レベルを、回路の電源投入
時の電源電圧レベル変化に追随させるためのキャパシタ
Ｃ２が並列接続されている。この場合のキャパシタＣ２
も上記キャパシタＣ１と同様に機能し、電源投入直後の
ノードＮ２の論理レベルの安定を図る。

【００３６】図１に示される冗長救済判定回路１１は、
所定の外部端子１０と回路の低電位側電源Ｖｓｓとの間
に、ドレイン電極がゲート電極に結合されることによっ
て所謂ダイオード接続されたＮチャンネル型ＭＯＳＦＥ
ＴＱ１０，Ｑ１２乃至Ｑ１４が複数段直列接続されると
共に、その中央部にＮチャンネル型スイッチＭＯＳＦＥ
ＴＱ１１が挿入され、さらに低電位側電源Ｖｓｓ側にＮ
チャンネル型ＭＯＳＦＥＴＱ１５が挿入されて成る。こ
のスイッチＭＯＳＦＥＴＱ１１のゲート電極には、冗長
救済を施した場合にハイレベルにされる冗長イネーブル
信号のような制御信号を生成するための回路が配置され
る。この回路は、上記プログラム回路Ｐ１乃至Ｐｎ等と
同様に高電位側電源Ｖｃｃに結合されたＰチャンネル型
ＭＯＳＦＥＴＱ３にヒューズＦ３が直列接続されて成る
ヒューズ回路ＦＣＴ３と、それに結合されたインバータ
２６，２７とを含む。ここで、このヒューズ回路ＦＣＴ
３のＭＯＳＦＥＴＱ３には、上記の場合と同様に、ノー
ドＮ３の論理レベルを回路の電源投入時の電源電圧レベ
ル変化に追随させるためのキャパシタＣ３が並列接続さ
れ、それによって電源投入直後のノードＮ３の論理レベ
ルの安定化が図られている。そのような構成において冗
長救済される場合にはヒューズＦ３が熔断される。ま
た、本実施例において、この冗長救済判定回路１１に
は、ＭＯＳＦＥＴ直列回路に流れる電流の上限を制限す
る電流制限回路が形成される。この電流制限回路は、特
に制限されないが、カレントミラー回路を利用した定電
流回路によって次のように構成される。

【００３７】上記ＭＯＳＦＥＴＱ１５のゲート電極に
は、ダイオード接続されたＮチャンネル型ＭＯＳＦＥＴ
Ｑ１６が結合され、さらにこのＭＯＳＦＥＴＱ１６にＰ
チャンネル型ＭＯＳＦＥＴＱ１７が結合される。ＭＯＳ
ＦＥＴＱ１６のソース電極は低電位側電源Ｖｓｓに結合
される。ＭＯＳＦＥＴＱ１７のドレイン電極は高電位側
電源Ｖｃｃに結合され、ゲート電極は低電位側電源Ｖｓ
ｓに結合される。そのような構成によりＭＯＳＦＥＴＱ
１５，Ｑ１６はカレントミラーとして機能され、外部端
子１０からＭＯＳＦＥＴ１０乃至Ｑ１５を介して低電位
側電源Ｖｓｓ側に流れる電流の最大値は、ＭＯＳＦＥＴ
Ｑ１７のドレイン・ソース間電流Ｉｄｓに比例し、ま
た、ＭＯＳＦＥＴＱ１５，Ｑ１６のドレイン・ソース間
電流Ｉｄｓ比（Ｑ１５のＩｄｓ／Ｑ１６のＩｄｓ）に比
例する。従って、ＭＯＳＦＥＴＱ１５，Ｑ１６，Ｑ１７
のサイズを調整することによって、上記外部端子１０に
流れる電流の最大値を設定することができる。このよう
に上記外部端子１０に流れる電流の最大値が制限される
ので、ＭＯＳＦＥＴのしきい値Ｖｔｈのばらつきや基板
効果変動などのプロセスばらつきに拘らず、ＭＯＳＦＥ
Ｔの直列回路に規定値以上のリーク電流が流れることは
なく、リーク不良が阻止される。

【００３８】上記実施例によれば以下の作用効果が得ら
れる。

【００３９】（１）ヒューズ回路ＦＣＴ１を構成するＰ
チャンネル型ＭＯＳＦＥＴＱ１に、当該ＭＯＳＦＥＴＱ
１のヒューズ側端子（ノードＮ１）の電圧レベルを、回
路の電源投入時の電源電圧レベル変化に追随させるため
のキャパシタＣ１が並列接続されていることにより、ヒ
ューズＦ１が熔断された状態で、そのようなキャパシタ
Ｃ１が存在することにより、電源投入直後におけるノー
ドＮ１の論理レベルは、高電位側電源Ｖｃｃレベルに速
やかに安定される。換言すれば、キャパシタＣ１が存在
する場合には、電源投入とほぼ同時にノードＮ１に電荷
が供給されるので、そのときの選択信号ＣＳ１＊の論理
状態に拘らず、ノードＮ１がハイレベルに確定される。
そのようにノードＮ１の論理レベルが確定されることに
より、電源投入直後に救済アドレスが選択されるような
場合でも、従来のように選択遅延を生じないので、内部
タイミングに狂いを生じないで済む。

【００４０】（２）上記（１）と同様の作用効果は、上
記ヒューズ回路ＦＣＴ１と同様に構成されるヒューズ回
路ＦＣＴ２，ＦＣＴ３においても得られる。

【００４１】（３）冗長救済判定回路１１には、ＭＯＳ
ＦＥＴ直列回路に流れる電流の上限を制限する電流制限
回路が形成される。それによって外部端子１０に流れる
電流の最大値が制限されるので、ＭＯＳＦＥＴのしきい
値Ｖｔｈのばらつきや基板効果変動などのプロセスばら
つきに拘らず、ＭＯＳＦＥＴの直列回路に規定値以上の
リーク電流が流れることはなく、冗長救済判定回路１１
のリーク不良が阻止される。

【００４２】（４）上記冗長救済判定回路１１は、ＭＯ
ＳＦＥＴＱ１５とＱ１６とから形成されるカレントミラ
ー回路を適用することによって容易に構成することがで
きる。

【００４３】（５）上記のようなヒューズ回路ＦＣＴ
１，ＦＣＴ２，ＦＣＴ３や、冗長救済判定回路１１を含
むスタティックＲＡＭにおいては、ヒューズ回路のノー
ド論理レベルの不確定が排除されることから冗長アドレ
ス選択遅延に起因する内部タイミングの狂いがなく、さ
らに、冗長救済判定回路１１のリーク不良が排除される
ことによって良好なものとされる。

【００４４】図３には冗長プログラム回路ＲＤＰに含ま
れるプログラム回路Ｐ１の他の構成例が示される。

【００４５】図３において、選択信号ＣＳ１＊が入力さ
れるＰチャンネル型ＭＯＳＦＥＴＱ１には、抵抗Ｒ１、
Ｐチャンネル型ＭＯＳＦＥＴＱ６のゲート容量によって
形成されるキャパシタ、さらにインバータ２１の出力が
フィードバックされるＰチャンネル型ＭＯＳＦＥＴＱ７
が並列接続される。上記ＭＯＳＦＥＴＱ６のゲート容量
によって形成されるキャパシタは、上記実施例の場合と
同様に、ノードＮ１の電圧レベルを、回路の電源投入時
の電源電圧レベル変化に追随させるように作用し、従っ
て、上記実施例の場合と同様の効果を得ることができ
る。また、Ｐチャンネル型ＭＯＳＦＥＴＱ１に並列され
た抵抗Ｒ１は、ノードＮ１の論理レベルを直流的に安定
させるように作用する。この抵抗Ｒ１には、特に制限さ
れないが、ポリシリコンによって形成される高抵抗が適
用される。

【００４６】図３に示されるヒューズ回路ＦＣＴ４は、
冗長プログラム回路ＲＤＰ、さらにはスタティックＲＡ
Ｍ各部において機能選択のために形成される各種ヒュー
ズ回路に適用することができる。

【００４７】尚、図３に示されるプログラム回路では、
相補レベルの入力アドレス信号Ａ１，Ａ１＊に対応する
ため、Ｐチャンネル型ＭＯＳＦＥＴＱ３１とＮチャンネ
ル型ＭＯＳＦＥＴＱ３２とから構成されるインバータ、
及びＰチャンネル型ＭＯＳＦＥＴＱ３６とＮチャンネル
型ＭＯＳＦＥＴＱ３５とから構成されるインバータ、そ
れら一対のインバータを上記ヒューズ回路ＦＣＴ４の出
力に基づいて活性化するためのＰチャンネル型ＭＯＳＦ
ＥＴＱ３０，Ｑ３７，Ｎチャンネル型ＭＯＳＦＥＴＱ３
３，Ｑ３４が設けられている。

【００４８】図４には図１に示される冗長救済判定回路
１１の他の構成例が示される。

【００４９】図４において、選択信号ＣＳ１＊が入力さ
れるＰチャンネル型ＭＯＳＦＥＴＱ３には、図３に示さ
れる場合と同様に、抵抗Ｒ２、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４のゲート容量によって形成されるキャパシタ、
さらにインバータ２６の出力がフィードバックされるＰ
チャンネル型ＭＯＳＦＥＴＱ５が並列接続される。上記
ＭＯＳＦＥＴＱ４のゲート容量によって形成されるキャ
パシタは、上記実施例の場合と同様に、ノードＮ３の電
圧レベルを、回路の電源投入時の電源電圧レベル変化に
追随させるように作用し、上記実施例の場合と同様の効
果を奏する。

【００５０】外部端子１０と回路の低電位側電源Ｖｓｓ
との間に、ドレイン電極がゲート電極に結合されること
によってダイオード接続されたＮチャンネル型ＭＯＳＦ
ＥＴＱ２０，Ｑ２２乃至Ｑ２５が複数段直列接続される
と共に、その中央部にＮチャンネル型スイッチＭＯＳＦ
ＥＴＱ２１が挿入され、さらに低電位側電源Ｖｓｓ側に
Ｎチャンネル型ＭＯＳＦＥＴＱ２６が挿入される。図４
において、ＭＯＳＦＥＴ直列回路に流れる電流の上限を
制限するための電流制限回路は、次のように構成され
る。

【００５１】すなわち、ＭＯＳＦＥＴＱ２６のゲート電
極に、ダイオード接続されたＮチャンネル型ＭＯＳＦＥ
ＴＱ２７が結合され、さらにこのＭＯＳＦＥＴＱ２７に
Ｐチャンネル型ＭＯＳＦＥＴＱ２８，Ｑ２９が結合され
るＭＯＳＦＥＴＱ２９のゲートには選択信号ＣＳ１＊が
入力されるようになっており、この選択信号ＣＳ１＊が
ローレベルにアサートされた場合にカレントミラー回路
が活性化されるようになっている。このような構成にお
いても、ＭＯＳＦＥＴＱ２６，Ｑ２７によって形成され
るカレントミラー回路によって、外部端子１０に流れる
電流の最大値を制限することができるので、図１に示さ
れる冗長救済判定回路１１と同様に、ＭＯＳＦＥＴのし
きい値Ｖｔｈのばらつきや基板効果変動などのプロセス
ばらつきに拘らず、ＭＯＳＦＥＴの直列回路に規定値以
上のリーク電流が流れることはなく、リーク不良が阻止
される。

【００５２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５３】例えば、上記実施例では低電位側電源Ｖｓ
ｓ側にヒューズを配置してヒューズ回路を構成したもの
について説明したが、図５に示されるように、ヒューズ
Ｆ４を高電位側電源Ｖｃｃ側に配置してヒューズ回路を
形成することもできる。このＱ８は、Ｎチャンネル型Ｍ
ＯＳＦＥＴとされ、そのゲート電極には、ハイアクティ
ブの選択信号ＣＳ１が入力され、また、電源投入直後の
ノードＮ５の電圧レベルを、電源投入時の高電位側電源
Ｖｃｃレベル変化に追随させるためのキャパシタＣ４が
並列接続される。このように構成しても上記実施例にお
けるヒューズ回路と同様に、キャパシタＣ４の存在によ
り、上記実施れの場合と同様の効果を奏する。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、ダイナミックＲＡ
Ｍやその他の半導体記憶装置さらにはマイクロコンピュ
ータ等の各種半導体集積回路に適用することができる。

【００５５】本発明は、少なくとも機能選択のためのヒ
ューズを含むこと、あるいは、冗長救済判定のためのト
ランジスタ直列回路を含むことを条件に適用することが
できる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】すなわち、トランジスタに並列接続された
キャパシタによって、当該トランジスタのヒューズ側端
子の電圧レベルが電源投入時の電源電圧レベル変化に追
随され、それによって当該トランジスタのヒューズ側端
子の論理レベルが速やかに確定されるので、不確定ノー
ドの発生が阻止される。

【００５８】また、電流制限回路によってトランジスタ
直列回路に流れる電流の上限値が制限されることによ
り、当該トランジスタ直列回路に規定値以上のリーク電
流が流れるのが阻止され、冗長救済判定回路のプロセス
ばらつきに対する動作マージンの向上が達成される。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るスタティックＲ
ＡＭに含まれる冗長プログラム回路及び冗長救済判定回
路の回路図である。

【図２】図２は本発明の一実施例に係るスタティックＲ
ＡＭの全体的な構成ブロック図である。

【図３】図３は上記スタティックＲＡＭにおける冗長プ
ログラム回路の他の構成例が示される回路図である。

【図４】図４は上記スタティックＲＡＭにおける冗長救
済判定回路の他の構成例が示される回路図である。

【図５】図５は上記スタティックＲＡＭに含まれるヒュ
ーズ回路の他の構成例が示される回路図である。

【図６】図６は従来のスタティックＲＡＭにおける冗長
プログラム回路の構成例が示される回路図である。

【図７】図７は従来のスタティックＲＡＭにおける冗長
救済判定回路の構成例が示される回路図である。

【符号の説明】

１０外部端子１１冗長救済判定回路ＲＤＰ冗長プログラム回路ＦＣＴ１ヒューズ回路ＦＣＴ２ヒューズ回路ＦＣＴ３ヒューズ回路ＦＣＴ４ヒューズ回路ＦＣＴ５ヒューズ回路Ｆ１ヒューズＦ２ヒューズＦ３ヒューズＦ４ヒューズＣ１キャパシタＲ１抵抗Ｒ２抵抗Ｑ１〜Ｑ７Ｐチャンネル型ＭＯＳＦＥＴＱ８Ｎチャンネル型ＭＯＳＦＥＴＱ１０〜Ｑ１５Ｎチャンネル型ＭＯＳＦＥＴＱ２０〜Ｑ２７Ｐチャンネル型ＭＯＳＦＥＴＱ２８，Ｑ２９Ｎチャンネル型ＭＯＳＦＥＴＱ３０，Ｑ３１Ｐチャンネル型ＭＯＳＦＥＴＱ３６，Ｑ３７Ｎチャンネル型ＭＯＳＦＥＴＱ３２〜Ｑ３５Ｎチャンネル型ＭＯＳＦＥＴＶｃｃ高電位側電源Ｖｓｓ低電位側電源ＭＣＡメモリセルアレイ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 8728−4ＭＨ０１Ｌ 27/10 ３８１

Claims

【特許請求の範囲】

【請求項１】トランジスタにヒューズが直列接続され
て成り、このヒューズが熔断されたか否かによって機能
選択のための信号を生成するヒューズ回路において、上
記トランジスタには、当該トランジスタのヒューズ側端
子の電圧レベルを、電源投入時の電源電圧レベル変化に
追随させるためのキャパシタが並列接続されて成ること
を特徴とするヒューズ回路。
【請求項２】上記キャパシタは配線間容量とされる請
求項１記載のヒューズ回路。
【請求項３】上記キャパシタはＭＯＳＦＥＴのゲート
容量とされる請求項１記載ヒューズ回路。
【請求項４】複数のトランジスタが直列接続されて成
るトランジスタ直列回路を含み、このトランジスタ直列
回路に外部端子から所定の電圧を印加したときに冗長救
済の有無に応じた電流変化を当該外部端子に生じさせる
ことによって冗長救済有無の判定を可能とする冗長救済
判定回路において、上記トランジスタ直列回路に流れる
電流の上限を制限する電流制限回路を含むことを特徴と
する冗長救済判定回路。
【請求項５】上記電流制限回路は、カレントミラー回
路を含む定電流回路とされる請求項４記載の冗長救済判
定回路。
【請求項６】請求項１，２又は３記載のヒューズ回路
と、請求項４又は５記載の冗長救済判定回路とを含むこ
とを特徴とする半導体記憶装置。
【請求項７】スタティック型のメモリセルを含む請求
項６記載の半導体記憶装置。