JPH0574248B2 - - Google Patents
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- JPH0574248B2 JPH0574248B2 JP63143007A JP14300788A JPH0574248B2 JP H0574248 B2 JPH0574248 B2 JP H0574248B2 JP 63143007 A JP63143007 A JP 63143007A JP 14300788 A JP14300788 A JP 14300788A JP H0574248 B2 JPH0574248 B2 JP H0574248B2
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- JP
- Japan
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- transistor
- type mos
- npn bipolar
- mos transistor
- terminal
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は論理回路に関し、特に直列接続され
たトランジスタを含む論理回路に関する。
たトランジスタを含む論理回路に関する。
（従来の技術）
直列接続されたトランジスタを含む論理回路の
一例として、第４図にCMOSクロツクド・イン
バータ回路を示す。この回路は、Ｐ型MOSトラ
ンジスタＱ１，Ｑ２と、Ｎ型MOSトランジスタ
Ｑ３，Ｑ４を備えており、これらトランジスタＱ
１〜Ｑ４は電源VCC端子と接地VSS端子間に直列
接続されている。この回路において、クロツクφ
が論理“０”レベル（は“１”レベル）の時
は、トランジスタＱ２およびＱ３がオフになるの
で、信号出力端子Ｔ２は、信号入力端子Ｔ１に印
加される入力信号とは無関係に高インピーダンス
状態となる。
一例として、第４図にCMOSクロツクド・イン
バータ回路を示す。この回路は、Ｐ型MOSトラ
ンジスタＱ１，Ｑ２と、Ｎ型MOSトランジスタ
Ｑ３，Ｑ４を備えており、これらトランジスタＱ
１〜Ｑ４は電源VCC端子と接地VSS端子間に直列
接続されている。この回路において、クロツクφ
が論理“０”レベル（は“１”レベル）の時
は、トランジスタＱ２およびＱ３がオフになるの
で、信号出力端子Ｔ２は、信号入力端子Ｔ１に印
加される入力信号とは無関係に高インピーダンス
状態となる。
一方、クロツクφが論理“１”（＝“０”）の
時は、信号出力端子Ｔ２の電位は、入力信号の反
転レベルに設定される。例えば、“０”レベルの
入力信号が端子Ｔ１に供給されている時にクロツ
クφが“０”から“１”レベルに切替わつた場合
は、トランジスタＱ１，Ｑ２が共にオン状態とな
るので、図示のように電流Ｉ１がトランジスタＱ
１，Ｑ２を介して電源VCC端子から信号出力端子
Ｔ２の寄生容量CLに流れる。これによつて、寄
生容量CLが充電され、端子Ｔ２の電位が“１”
レベルに設定される。
時は、信号出力端子Ｔ２の電位は、入力信号の反
転レベルに設定される。例えば、“０”レベルの
入力信号が端子Ｔ１に供給されている時にクロツ
クφが“０”から“１”レベルに切替わつた場合
は、トランジスタＱ１，Ｑ２が共にオン状態とな
るので、図示のように電流Ｉ１がトランジスタＱ
１，Ｑ２を介して電源VCC端子から信号出力端子
Ｔ２の寄生容量CLに流れる。これによつて、寄
生容量CLが充電され、端子Ｔ２の電位が“１”
レベルに設定される。
しかしながら、この場合トランジスタＱ３がオ
ンでトランジスタＱ４がオンからオフになるの
で、実際にはトランジスタＱ３とＱ４の接続ノー
ドの寄生容量CPにも電源VCC端子から図示のよう
に電流Ｉ２が流れる。この結果、電流Ｉ２の分だ
け電流Ｉ１の値が減少され、端子Ｔ２の電位が
“０”から“１”レベルに上昇するまでの立上り
遷移が遅れる。
ンでトランジスタＱ４がオンからオフになるの
で、実際にはトランジスタＱ３とＱ４の接続ノー
ドの寄生容量CPにも電源VCC端子から図示のよう
に電流Ｉ２が流れる。この結果、電流Ｉ２の分だ
け電流Ｉ１の値が減少され、端子Ｔ２の電位が
“０”から“１”レベルに上昇するまでの立上り
遷移が遅れる。
同様に、端子Ｔ２の電位が“１”から“０”レ
ベルに下降するまでの立下がり遷移時間も、トラ
ンジスタＱ１とＱ２の接続ノードの寄生容量にチ
ヤージされた電荷の影響で遅延される。
ベルに下降するまでの立下がり遷移時間も、トラ
ンジスタＱ１とＱ２の接続ノードの寄生容量にチ
ヤージされた電荷の影響で遅延される。
出力信号の立上りおよび立下がり遷移を速める
ためには、トランジスタＱ１〜Ｑ４の各チヤネル
幅を広くしてそのコンダクタンスを大きく設定す
ればよいが、このようにするとトランジスタＱ１
とＱ２の接続ノード、およびＱ３とＱ４の接続ノ
ードの各寄生容量も大きくなるので、このように
してもその高速化を実現するのは困難である。
ためには、トランジスタＱ１〜Ｑ４の各チヤネル
幅を広くしてそのコンダクタンスを大きく設定す
ればよいが、このようにするとトランジスタＱ１
とＱ２の接続ノード、およびＱ３とＱ４の接続ノ
ードの各寄生容量も大きくなるので、このように
してもその高速化を実現するのは困難である。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みてなされたもの
で、従来は直列接続されたトランジスタの接続ノ
ードに存在する寄生容量が原因で出力信号の立上
りおよび立下がり遷移が遅れた点を改善し、その
寄生容量による影響を防止して高速動作可能な論
理回路を提供することを目的とする。
で、従来は直列接続されたトランジスタの接続ノ
ードに存在する寄生容量が原因で出力信号の立上
りおよび立下がり遷移が遅れた点を改善し、その
寄生容量による影響を防止して高速動作可能な論
理回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による論理回路は、第１の電源電位供
給端子と信号出力端子間に接続され、その信号出
力端子を第１の電位に設定する第１の電位設定回
路と、入力信号に応じてそれぞれスイツチ制御さ
れる第１および第２のトランジスタの直列接続を
含み、前記信号出力端子と第２の電源電位供給端
子間に挿入されているスイツチ回路と、前記第１
および第２のトランジスタのうちの前記信号出力
端子側のトランジスタがオンで他方のトランジス
タがオフの時に、前記第１および第２のトランジ
スタの直列接続点を前記第１の電位に設定する第
２の電位設定回路とを具備することを特徴とす
る。
給端子と信号出力端子間に接続され、その信号出
力端子を第１の電位に設定する第１の電位設定回
路と、入力信号に応じてそれぞれスイツチ制御さ
れる第１および第２のトランジスタの直列接続を
含み、前記信号出力端子と第２の電源電位供給端
子間に挿入されているスイツチ回路と、前記第１
および第２のトランジスタのうちの前記信号出力
端子側のトランジスタがオンで他方のトランジス
タがオフの時に、前記第１および第２のトランジ
スタの直列接続点を前記第１の電位に設定する第
２の電位設定回路とを具備することを特徴とす
る。
（作用）
この論理回路においては、直列接続されたトラ
ンジスタの接続ノードに第２の電位設定回路によ
つて強制的に電位が与えられるので、その接続ノ
ードの寄生容量を充電または放電する電流を減少
することができる。したがつて、高速動作可能な
論理回路が得られる。
ンジスタの接続ノードに第２の電位設定回路によ
つて強制的に電位が与えられるので、その接続ノ
ードの寄生容量を充電または放電する電流を減少
することができる。したがつて、高速動作可能な
論理回路が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の第１の実施例として
CMOSクロツクド・インバータ回路を示す。こ
のクロツクド・インバータ回路は、第４図の従来
の回路に加え、Ｎ型MOSトランジスタＱ３とＱ
４の接続ノードを電源電位VCCに設定するための
Ｐ型MOSトランジスタＱ５と、Ｐ型MOSトラン
ジスタＱ１とＱ２の接続ノードを接地電位に設定
するためのＮ型MOSトランジスタＱ６が設けら
れている。
CMOSクロツクド・インバータ回路を示す。こ
のクロツクド・インバータ回路は、第４図の従来
の回路に加え、Ｎ型MOSトランジスタＱ３とＱ
４の接続ノードを電源電位VCCに設定するための
Ｐ型MOSトランジスタＱ５と、Ｐ型MOSトラン
ジスタＱ１とＱ２の接続ノードを接地電位に設定
するためのＮ型MOSトランジスタＱ６が設けら
れている。
トランジスタＱ５のソース・ドレイン間の電流
路は、トランジスタＱ３とＱ４の接続ノードと電
源VCC端子間に挿入されており、そのゲートは信
号入力端子Ｔ１に接続されている。また、トラン
ジスタＱ６のソース・ドレイン間の電流路は、ト
ランジスタＱ１とＱ２の接続ノードと接地VSS端
子間に挿入され、そのゲートは信号出力端子Ｔ１
に接続されている。
路は、トランジスタＱ３とＱ４の接続ノードと電
源VCC端子間に挿入されており、そのゲートは信
号入力端子Ｔ１に接続されている。また、トラン
ジスタＱ６のソース・ドレイン間の電流路は、ト
ランジスタＱ１とＱ２の接続ノードと接地VSS端
子間に挿入され、そのゲートは信号出力端子Ｔ１
に接続されている。
信号入力端子Ｔ１に“０”レベルの入力信号が
供給された時、トランジスタＱ１はオン、トラン
ジスタＱ４はオフとなる。この状態で、クロツク
信号φが“０”から“１”レベルに切替わる（ク
ロツクは“１”から“０”レベルに切替わる）
と、トランジスタＱ２およびＱ４が共にオンにな
る。この結果、電源VCC端子と信号出力端子Ｔ２
間の電流路が確立されるので、電源VCC端子から
信号出力端子Ｔ２に流れ込む電流によつて端子Ｔ
２の電位は“０”から“１”レベルに上昇され
る。
供給された時、トランジスタＱ１はオン、トラン
ジスタＱ４はオフとなる。この状態で、クロツク
信号φが“０”から“１”レベルに切替わる（ク
ロツクは“１”から“０”レベルに切替わる）
と、トランジスタＱ２およびＱ４が共にオンにな
る。この結果、電源VCC端子と信号出力端子Ｔ２
間の電流路が確立されるので、電源VCC端子から
信号出力端子Ｔ２に流れ込む電流によつて端子Ｔ
２の電位は“０”から“１”レベルに上昇され
る。
この場合、トランジスタＱ３がオンでトランジ
スタＱ４がオフなので、従来はその直列接続ノー
ドの寄生容量を充電するための電流が電源VCC端
子から流れ込み、これによつて出力端子Ｔ２を充
電するための電流を減少させることになつた。し
かしながら、この回路では、入力信号が“０”レ
ベルの時はトランジスタＱ５がオンになるので、
このトランジスタＱ５によつてトランジスタＱ３
とＱ４の直列接続点のノードは電源電位VCCに設
定される。このため、この回路では、トランジス
タＱ３とＱ４の接続ノードの寄生容量を充電する
ための電流は流れないので、出力端子Ｔ２の
“０”から“１”レベルの立上り遷移を速めるこ
とができる。
スタＱ４がオフなので、従来はその直列接続ノー
ドの寄生容量を充電するための電流が電源VCC端
子から流れ込み、これによつて出力端子Ｔ２を充
電するための電流を減少させることになつた。し
かしながら、この回路では、入力信号が“０”レ
ベルの時はトランジスタＱ５がオンになるので、
このトランジスタＱ５によつてトランジスタＱ３
とＱ４の直列接続点のノードは電源電位VCCに設
定される。このため、この回路では、トランジス
タＱ３とＱ４の接続ノードの寄生容量を充電する
ための電流は流れないので、出力端子Ｔ２の
“０”から“１”レベルの立上り遷移を速めるこ
とができる。
信号出力端子Ｔ１に“０”レベルの入力信号が
供給された時、トランジスタＱ１はオフ、トラン
ジスタＱ４はオンとなる。この状態で、クロツク
信号φが“０”から“１”レベルに切替わる（ク
ロツクは“１”から“０”レベルに切替わる）
と、トランジスタＱ２およびＱ４が共にオンにな
る。この結果、接地VSS端子と信号出力端子Ｔ２
間の電流路が確立されるので、端子Ｔ２の電位は
放電されて“１”から“０”レベルに下降され
る。
供給された時、トランジスタＱ１はオフ、トラン
ジスタＱ４はオンとなる。この状態で、クロツク
信号φが“０”から“１”レベルに切替わる（ク
ロツクは“１”から“０”レベルに切替わる）
と、トランジスタＱ２およびＱ４が共にオンにな
る。この結果、接地VSS端子と信号出力端子Ｔ２
間の電流路が確立されるので、端子Ｔ２の電位は
放電されて“１”から“０”レベルに下降され
る。
この場合、トランジスタＱ２がオンでトランジ
スタＱ１がオフなので、従来はその直列接続ノー
ドの寄生容量からの放電電流が端子Ｔ２に流れ込
み、これによつて端子Ｔ２の立下がり遷移を遅く
していた。しかしながら、この回路では、入力信
号が“１”レベルの時はトランジスタＱ６がオン
するので、このトランジスタＱ６によつてトラン
ジスタＱ１とＱ２の直列接続点のノードは接地電
位VSSに設定される。このため、この回路では、
トランジスタＱ１とＱ２の接続ノードの寄生容量
から端子Ｔ２に電流は流れないので、出力端子Ｔ
２の“１”から“０”レベルへの立下がり遷移を
速めることができる。
スタＱ１がオフなので、従来はその直列接続ノー
ドの寄生容量からの放電電流が端子Ｔ２に流れ込
み、これによつて端子Ｔ２の立下がり遷移を遅く
していた。しかしながら、この回路では、入力信
号が“１”レベルの時はトランジスタＱ６がオン
するので、このトランジスタＱ６によつてトラン
ジスタＱ１とＱ２の直列接続点のノードは接地電
位VSSに設定される。このため、この回路では、
トランジスタＱ１とＱ２の接続ノードの寄生容量
から端子Ｔ２に電流は流れないので、出力端子Ｔ
２の“１”から“０”レベルへの立下がり遷移を
速めることができる。
第２図にこの発明の第２の実施例としてBi−
CMOS構成の２入力NAND回路を示す。この回
路は、電流駆動能力を高めるために、バイポーラ
トランジスタより成るトーテムポール型バツフア
を出力段に備えている。すなわち、トーテムポー
ル型バツフアを構成するNPNトランジスタＱ１
１とシヨツトキー型のNPNトランジスタＱ１２
は電源VCC端子と接地VSS端子間に直列接続され
ており、その直列接続点がこの２入力NAND回
路の信号出力端子となる。
CMOS構成の２入力NAND回路を示す。この回
路は、電流駆動能力を高めるために、バイポーラ
トランジスタより成るトーテムポール型バツフア
を出力段に備えている。すなわち、トーテムポー
ル型バツフアを構成するNPNトランジスタＱ１
１とシヨツトキー型のNPNトランジスタＱ１２
は電源VCC端子と接地VSS端子間に直列接続され
ており、その直列接続点がこの２入力NAND回
路の信号出力端子となる。
NPNAトランジスタＱ１１には、シヨツトキ
ー型のNPNトランジスタＱ１３がダーリントン
接続されている。これは、トランジスタＱ１１の
コレクタ電流を増加させ、これによつて出力信号
Voutの立上り遷移を速めるためである。
ー型のNPNトランジスタＱ１３がダーリントン
接続されている。これは、トランジスタＱ１１の
コレクタ電流を増加させ、これによつて出力信号
Voutの立上り遷移を速めるためである。
トランジスタＱ１３のベースは抵抗Ｒ１を介し
て電源VCC端子に接続されると共に、Ｎ型MOSト
ランジスタＱ１４およびＱ１５の直列接続を介し
てNPNトランジスタＱ１２のベースに接続され
ている。トランジスタＱ１４のゲートには入力信
号Ｖ１が供給され、トランジスタＱ１５のゲート
には入力信号Ｖ２が供給される。トランジスタＱ
１２のベースは、そのベース電位を引抜くための
プルダウン回路１０を介して接地VSS端子に接続
されている。
て電源VCC端子に接続されると共に、Ｎ型MOSト
ランジスタＱ１４およびＱ１５の直列接続を介し
てNPNトランジスタＱ１２のベースに接続され
ている。トランジスタＱ１４のゲートには入力信
号Ｖ１が供給され、トランジスタＱ１５のゲート
には入力信号Ｖ２が供給される。トランジスタＱ
１２のベースは、そのベース電位を引抜くための
プルダウン回路１０を介して接地VSS端子に接続
されている。
抵抗Ｒ２はトランジスタＱ１１のベース電荷を
引き抜くために設けられたものであり、またシヨ
ツトキーダイオードＤ１，Ｄ２はトランジスタＱ
１２に供給するベース電流を増加させて出力信号
Voutの立下がり遷移を速めるために設けられた
ものである。
引き抜くために設けられたものであり、またシヨ
ツトキーダイオードＤ１，Ｄ２はトランジスタＱ
１２に供給するベース電流を増加させて出力信号
Voutの立下がり遷移を速めるために設けられた
ものである。
さらに、この回路にはトランジスタＱ１４とＱ
１５の直列接続点を電源電位VCCに設定するため
のＰ型MOSトランジスタＱ１６が設けられてい
る。このトランジスタＱ１６のソース・ドレイン
間の電流路は、トランジスタＱ１４とＱ１５の直
列接続点と電源VCC端子との間に挿入されてお
り、そのゲートには入力信号Ｖ２が供給される。
１５の直列接続点を電源電位VCCに設定するため
のＰ型MOSトランジスタＱ１６が設けられてい
る。このトランジスタＱ１６のソース・ドレイン
間の電流路は、トランジスタＱ１４とＱ１５の直
列接続点と電源VCC端子との間に挿入されてお
り、そのゲートには入力信号Ｖ２が供給される。
この回路において、入力信号Ｖ１およびＶ２が
共に“１”レベルの時は、トランジスタＱ１４お
よびＱ１５が共にオン状態になるので、抵抗Ｒ
１、トランジスタＱ１４およびＱ１５を介して電
源VCC端子からトランジスタＱ１２のベースに電
流が流れる。また、このトランジスタＱ１２のベ
ースには、電源VCC端子からだけでなく、ダイオ
ードＤ１，Ｄ２のアノード側からもそれぞれ電流
が供給される。これによつて、トランジスタＱ１
２はオンし、出力信号Ｖ０otは“０”レベルに設
定される。
共に“１”レベルの時は、トランジスタＱ１４お
よびＱ１５が共にオン状態になるので、抵抗Ｒ
１、トランジスタＱ１４およびＱ１５を介して電
源VCC端子からトランジスタＱ１２のベースに電
流が流れる。また、このトランジスタＱ１２のベ
ースには、電源VCC端子からだけでなく、ダイオ
ードＤ１，Ｄ２のアノード側からもそれぞれ電流
が供給される。これによつて、トランジスタＱ１
２はオンし、出力信号Ｖ０otは“０”レベルに設
定される。
入力信号Ｖ１とＶ２のいずれかが“０”レベル
の時は、トランジスタＱ１４およびＱ１５のいず
れかがオフとなるので、トランジスタＱ１２への
ベース電流の供給が遮断され、トランジスタＱ１
２はオフする。一方、トランジスタＱ１３のベー
スには、抵抗Ｒ１を介して電源VCC端子から電流
が流れるので、トランジスタＱ１３はオンする。
これによつて、出力信号Voutは“１”レベルに
設定される。
の時は、トランジスタＱ１４およびＱ１５のいず
れかがオフとなるので、トランジスタＱ１２への
ベース電流の供給が遮断され、トランジスタＱ１
２はオフする。一方、トランジスタＱ１３のベー
スには、抵抗Ｒ１を介して電源VCC端子から電流
が流れるので、トランジスタＱ１３はオンする。
これによつて、出力信号Voutは“１”レベルに
設定される。
この場合、入力信号Ｖ１が“１”レベルでＶ２
が“０”レベルの時は、トランジスタＱ１４がオ
ンでトランジスタＱ１５がオフとなるのが、この
時にはトランジスタＱ１６がオンとなるので、こ
れによつてトランジスタＱ１４とＱ１５との直列
接続点は電源VCCレベルに設定される。したがつ
て、トランジスタＱ１４がオンでＱ１５がオフの
場合に、その直列接続点の寄生容量に電流が流れ
込むこむことを防ぐことができる。これによつ
て、その寄生容量に基づく出力信号の立上り遷移
の遅れを解消できる。
が“０”レベルの時は、トランジスタＱ１４がオ
ンでトランジスタＱ１５がオフとなるのが、この
時にはトランジスタＱ１６がオンとなるので、こ
れによつてトランジスタＱ１４とＱ１５との直列
接続点は電源VCCレベルに設定される。したがつ
て、トランジスタＱ１４がオンでＱ１５がオフの
場合に、その直列接続点の寄生容量に電流が流れ
込むこむことを防ぐことができる。これによつ
て、その寄生容量に基づく出力信号の立上り遷移
の遅れを解消できる。
第３図はこの発明の第３の実施例を示すもの
で、第２図に示した２入力NAND回路をさらに
改良したものである。
で、第２図に示した２入力NAND回路をさらに
改良したものである。
この回路においては、トランジスタＱ１３のベ
ースとトランジスタＱ１２のベース間に直列接続
されているＮ型MOSトランジスタＱ１４および
Ｑ１５に対して、Ｎ型MOSトランジスタＱ１６
およびＱ１７の直列接続が並列に接続されてい
る。そして、入力信号Ｖ１は直列接続されたトラ
ンジスタＱ１４とＱ１５の上段側のトランジスタ
Ｑ１４のゲート、および直列接続されたトランジ
スタＱ１６とＱ１７のうちの下段側のトランジス
タＱ１７のゲートに供給される。また、入力信号
Ｖ２は、直列接続されたトランジスタＱ１４とＱ
１５の下段がのトランジスタＱ１５のゲート、お
よび直列接続されたトランジスタＱ１６とＱ１７
のうちの上段側のトランジスタＱ１６のゲートに
供給される。
ースとトランジスタＱ１２のベース間に直列接続
されているＮ型MOSトランジスタＱ１４および
Ｑ１５に対して、Ｎ型MOSトランジスタＱ１６
およびＱ１７の直列接続が並列に接続されてい
る。そして、入力信号Ｖ１は直列接続されたトラ
ンジスタＱ１４とＱ１５の上段側のトランジスタ
Ｑ１４のゲート、および直列接続されたトランジ
スタＱ１６とＱ１７のうちの下段側のトランジス
タＱ１７のゲートに供給される。また、入力信号
Ｖ２は、直列接続されたトランジスタＱ１４とＱ
１５の下段がのトランジスタＱ１５のゲート、お
よび直列接続されたトランジスタＱ１６とＱ１７
のうちの上段側のトランジスタＱ１６のゲートに
供給される。
さらに、トランジスタＱ１６とＱ１７の直列接
続点と電源VCC端子との間には、Ｐ型MOSトラン
ジスタＱ１８のソース・ドレイン間の電流路が挿
入されている。このトランジスタＱ１８のゲート
には、入力信号Ｖ１が供給される。
続点と電源VCC端子との間には、Ｐ型MOSトラン
ジスタＱ１８のソース・ドレイン間の電流路が挿
入されている。このトランジスタＱ１８のゲート
には、入力信号Ｖ１が供給される。
したがつて、この回路においては、入力信号Ｖ
１が“０”で、Ｖ２が“１”レベルの時に、トラ
ンジスタＱ１８がオンして、トランジスタＱ１６
とＱ１７の直列接続点をVCCレベルに設定する。
同様に、入力信号Ｖ１が“１”で、Ｖ２が“０”
レベルの時には、トランジスタＱ１６によつてト
ランジスタＱ１４とＱ１５の直列接続点がVCCレ
ベルに設定される。このため、この回路において
は、入力信号Ｖ１が“１”レベルでＶ２が“０”
レベルに変化した場合と、入力信号Ｖ２が“１”
レベルでＶ１が“０”レベルに変化した場合の出
力信号Voutの立上り遷移特性を同じにすること
ができる。
１が“０”で、Ｖ２が“１”レベルの時に、トラ
ンジスタＱ１８がオンして、トランジスタＱ１６
とＱ１７の直列接続点をVCCレベルに設定する。
同様に、入力信号Ｖ１が“１”で、Ｖ２が“０”
レベルの時には、トランジスタＱ１６によつてト
ランジスタＱ１４とＱ１５の直列接続点がVCCレ
ベルに設定される。このため、この回路において
は、入力信号Ｖ１が“１”レベルでＶ２が“０”
レベルに変化した場合と、入力信号Ｖ２が“１”
レベルでＶ１が“０”レベルに変化した場合の出
力信号Voutの立上り遷移特性を同じにすること
ができる。
尚、ここでは特定の論理回路についてのみ説明
したが、この発明は直列接続されたトランジスタ
のスイツチング状態を利用する任意の論理回路に
適用することができる。
したが、この発明は直列接続されたトランジスタ
のスイツチング状態を利用する任意の論理回路に
適用することができる。
［発明の効果］
以上のようにこの発明によれば、直列接続され
たトランジスタの接続ノードに存在する寄生容量
による影響を防止できるので、高速動作可能な論
理回路を提供することができる。
たトランジスタの接続ノードに存在する寄生容量
による影響を防止できるので、高速動作可能な論
理回路を提供することができる。
第１図はこの発明の一実施例に係る論理回路を
示す回路図、第２図および第３図はそれぞれこの
発明の他の実施例を示す回路図、第４図は従来の
論理回路を示す回路図である。 Ｑ１，Ｑ２，Ｑ５……Ｐ型MOSトランジスタ、
Ｑ３，Ｑ４，Ｑ６……Ｎ型MOSトランジスタ、
Ｔ１……信号入力端子、Ｔ２……信号出力端子。
示す回路図、第２図および第３図はそれぞれこの
発明の他の実施例を示す回路図、第４図は従来の
論理回路を示す回路図である。 Ｑ１，Ｑ２，Ｑ５……Ｐ型MOSトランジスタ、
Ｑ３，Ｑ４，Ｑ６……Ｎ型MOSトランジスタ、
Ｔ１……信号入力端子、Ｔ２……信号出力端子。
Claims (1)
- 【特許請求の範囲】 １ 電源電位供給端子と信号出力端子間に直列接
続され、入力信号およびクロツク信号がそれぞれ
のゲートに供給される第１および第２のＰ型
MOSトランジスタと、 前記信号出力端子と基準電位供給端子間に直列
接続され、前記クロツク信号の反転信号および前
記入力信号がそれぞれのゲートに供給される第１
および第２のＮ型MOSトランジスタと、 前記第１および第２のＰ型MOSトランジスタ
の直列接続点と前記基準電位供給端子間に接続さ
れ、前記電源電位供給端子側の前記第１のＰ型
MOSトランジスタが前記入力信号によつてオフ
状態に設定されている期間中にオン状態に設定さ
れるようにゲートに前記入力信号が供給される第
３のＮ型MOSトランジスタと、 前記第１および第２のＮ型MOSトランジスタ
の直列接続点と前記電源電位供給端子間に接続さ
れ、前記基準電位供給端子側の前記第２のＮ型
MOSトランジスタが前記入力信号によつてオフ
状態に設定されている期間中にオン状態に設定さ
れるようにゲートに前記入力信号が供給される第
３のＰ型MOSトランジスタとを具備することを
特徴とする論理回路。 ２ 電源電位供給端子と信号出力端子間に接続さ
れた第１のNPNバイポーラトランジスタと、 前記信号出力端子と基準電位供給端子間に接続
された第２のNPNバイポーラトランジスタと、 前記電源電位供給端子と前記第１のNPNバイ
ポーラトランジスタのベースとの間に接続され前
記第１のNPNバイポーラトランジスタにベース
電流を供給するプルアツプ手段と、 前記基準電位供給端子と前記第２のNPNバイ
ポーラトランジスタのベースとの間に接続され前
記第２のNPNバイポーラトランジスタからベー
ス電流を引き抜くプルダウン手段と、 前記第１および第２のNPNバイポーラトラン
ジスタのベース間に直列接続され、第１および第
２の入力信号がそれぞれのゲートに供給される第
１および第２のＮ型MOSトランジスタと、 前記第１および第２のＮ型MOSトランジスタ
の直列接続点と前記電源電位供給端子間に接続さ
れ、前記第２のNPNバイポーラトランジスタの
ベース側の前記第２のＮ型MOSトランジスタが
前記第２の入力信号によつてオフ状態に設定され
ている期間中にオン状態に設定されるように前記
第２の入力信号がゲートに供給されるＰ型MOS
トランジスタとを具備することを特徴とする論理
回路。 ３ 電源電位供給端子と信号出力端子間に接続さ
れた第１のNPNバイポーラトランジスタと、 前記信号出力端子と基準電位供給端子間に接続
された第２のNPNバイポーラトランジスタと、 前記電源電位供給端子と前記第１のNPNバイ
ポーラトランジスタのベースとの間に接続され前
記第１のNPNバイポーラトランジスタにベース
電流を供給するプルアツプ手段と、 前記基準電位供給端子と前記第２のNPNバイ
ポーラトランジスタのベースとの間に接続され前
記第２のNPNバイポーラトランジスタからベー
ス電流を引き抜くプルダウン手段と、 前記第１および第２のNPNバイポーラトラン
ジスタのベース間に直列接続され、第１および第
２の入力信号がそれぞれのゲートに供給される第
１および第２のＮ型MOSトランジスタと、 前記第１および第２のＮ型MOSトランジスタ
の直列接続点と前記電源電位供給端子間に接続さ
れ、前記第２のNPNバイポーラトランジスタの
ベース側の前記第２のＮ型MOSトランジスタが
前記第２の入力信号によつてオフ状態に設定され
ている期間中にオン状態に設定されるように前記
第２の入力信号がゲートに供給される第１のＰ型
MOSトランジスタと、 前記第１および第２のNPNバイポーラトラン
ジスタのベース間に直列接続され、前記第２およ
び第１の入力信号がそれぞれのゲートに供給され
る第３および第４のＮ型MOSトランジスタと、 前記第３および第４のＮ型MOSトランジスタ
の直列接続点と前記電源電位供給端子間に接続さ
れ、前記第２のNPNバイポーラトランジスタの
ベース側の前記第４のＮ型MOSトランジスタが
前記第１の入力信号によつてオフ状態に設定され
ている期間中にオン状態に設定されるように前記
第１の入力信号がゲートに供給される第２のＰ型
MOSトランジスタとを具備することを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143007A JPH0235819A (ja) | 1988-06-10 | 1988-06-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143007A JPH0235819A (ja) | 1988-06-10 | 1988-06-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235819A JPH0235819A (ja) | 1990-02-06 |
| JPH0574248B2 true JPH0574248B2 (ja) | 1993-10-18 |
Family
ID=15328783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143007A Granted JPH0235819A (ja) | 1988-06-10 | 1988-06-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235819A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023069649A (ja) * | 2021-11-08 | 2023-05-18 | ザインエレクトロニクス株式会社 | 位相補間回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5024065A (ja) * | 1973-07-04 | 1975-03-14 |
-
1988
- 1988-06-10 JP JP63143007A patent/JPH0235819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235819A (ja) | 1990-02-06 |
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| JPH0574247B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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