JPH0574797A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0574797A JPH0574797A JP3232116A JP23211691A JPH0574797A JP H0574797 A JPH0574797 A JP H0574797A JP 3232116 A JP3232116 A JP 3232116A JP 23211691 A JP23211691 A JP 23211691A JP H0574797 A JPH0574797 A JP H0574797A
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- JP
- Japan
- Prior art keywords
- type conductive
- concentration
- conductive layer
- type
- emitter
- Prior art date
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】サージ電圧印加などによる熱的な破壊を防止す
る。 【構成】Ｎ形半導体基板表面に形成されたラテラルＰＮ
Ｐトランジスタのエミッタ部を高濃度の第１のＰ形導電
層１と前記第１のＰ形導電層１を包み込むように半導体
基板内部まで深く拡散した低濃度の第２のＰ形導電層２
とで構成し、前記ラテラルＰＮＰトランジスタのコレク
タ部を高濃度の第３のＰ形導電層３ａ，３ｂと前記第３
のＰ形電導層３ａ，３ｂの少なくとも前記エミッタに面
する接合部を包み込むように半導体基板内部まで深く拡
散した低濃度の第４のＰ形導電層４ａ，４ｂとで構成し
た。
る。 【構成】Ｎ形半導体基板表面に形成されたラテラルＰＮ
Ｐトランジスタのエミッタ部を高濃度の第１のＰ形導電
層１と前記第１のＰ形導電層１を包み込むように半導体
基板内部まで深く拡散した低濃度の第２のＰ形導電層２
とで構成し、前記ラテラルＰＮＰトランジスタのコレク
タ部を高濃度の第３のＰ形導電層３ａ，３ｂと前記第３
のＰ形電導層３ａ，３ｂの少なくとも前記エミッタに面
する接合部を包み込むように半導体基板内部まで深く拡
散した低濃度の第４のＰ形導電層４ａ，４ｂとで構成し
た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路の入出力部
に設けられる半導体装置に関するものである。
に設けられる半導体装置に関するものである。
【０００２】
【従来の技術】従来は、半導体回路の入出力部に静電破
壊保護のためにラテラルＰＮＰトランジスタ構造の半導
体装置を設けたものが知られており、そのエミッタ部お
よびコレクタ部は高濃度のＰ形導電層のみで半導体基板
表面に形成されていた。
壊保護のためにラテラルＰＮＰトランジスタ構造の半導
体装置を設けたものが知られており、そのエミッタ部お
よびコレクタ部は高濃度のＰ形導電層のみで半導体基板
表面に形成されていた。
【０００３】このように形成された半導体装置のエミッ
タを入出力端子に、コレクタおよびベースを電源端子に
接続し、半導体回路を静電破壊から保護していた。図２
は従来の半導体装置の断面図であり、11はエミッタコン
タクト部の高濃度Ｐ形導電層、12ａ，12ｂはコレクタコ
ンタクト部の高濃度Ｐ形導電層、13はベースコンタクト
部の高濃度Ｎ形導電層、14はベース部Ｎ形エピタキシャ
ル層、15はベース部の高濃度Ｎ形埋め込み層、16はＰ形
基板である。
タを入出力端子に、コレクタおよびベースを電源端子に
接続し、半導体回路を静電破壊から保護していた。図２
は従来の半導体装置の断面図であり、11はエミッタコン
タクト部の高濃度Ｐ形導電層、12ａ，12ｂはコレクタコ
ンタクト部の高濃度Ｐ形導電層、13はベースコンタクト
部の高濃度Ｎ形導電層、14はベース部Ｎ形エピタキシャ
ル層、15はベース部の高濃度Ｎ形埋め込み層、16はＰ形
基板である。
【０００４】エミッタにサージ電圧が印加された場合、
電流は高濃度Ｐ形導電層11から高濃度Ｐ形導電層12ａお
よび12ｂへ向かって主に半導体基板表面を通って流れ
る。
電流は高濃度Ｐ形導電層11から高濃度Ｐ形導電層12ａお
よび12ｂへ向かって主に半導体基板表面を通って流れ
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、サージ電圧が印加されたとき、半導体基
板表面に電界が集中し、電流密度が高くなることによっ
て熱的な破壊が起きやすいという問題を有していた。
うな構成では、サージ電圧が印加されたとき、半導体基
板表面に電界が集中し、電流密度が高くなることによっ
て熱的な破壊が起きやすいという問題を有していた。
【０００６】本発明はこのような課題を解決するもの
で、サージ電圧印加などによる破壊を防止することがで
きる半導体装置を提供することを目的とする。
で、サージ電圧印加などによる破壊を防止することがで
きる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置は、Ｎ形半導体基板表面に形成さ
れたラテラルＰＮＰトランジスタのエミッタ部を高濃度
の第１のＰ形導電層と前記第１のＰ形導電層を包み込む
ように半導体基板内部まで深く拡散した低濃度の第２の
Ｐ形導電層とで構成し、前記ラテラルＰＮＰトランジス
タのコレクタ部を高濃度の第３のＰ形導電層と前記第３
のＰ形導電層の少なくとも前記エミッタに面する接合面
を包み込むように半導体基板内部まで深く拡散した低濃
度の第４のＰ形導電層とで構成したものである。
に本発明の半導体装置は、Ｎ形半導体基板表面に形成さ
れたラテラルＰＮＰトランジスタのエミッタ部を高濃度
の第１のＰ形導電層と前記第１のＰ形導電層を包み込む
ように半導体基板内部まで深く拡散した低濃度の第２の
Ｐ形導電層とで構成し、前記ラテラルＰＮＰトランジス
タのコレクタ部を高濃度の第３のＰ形導電層と前記第３
のＰ形導電層の少なくとも前記エミッタに面する接合面
を包み込むように半導体基板内部まで深く拡散した低濃
度の第４のＰ形導電層とで構成したものである。
【０００８】
【作用】この構成によって、エミッタおよびコレクタが
直列抵抗を持ち、さらに接合面に加わる電界が小さくな
るため、サージ電圧印加時の電流が減るとともに、電流
は半導体基板表面に集中せず半導体基板内部を通しても
流れるため、電流密度が低くなり、熱的な破壊を防止す
ることができる。
直列抵抗を持ち、さらに接合面に加わる電界が小さくな
るため、サージ電圧印加時の電流が減るとともに、電流
は半導体基板表面に集中せず半導体基板内部を通しても
流れるため、電流密度が低くなり、熱的な破壊を防止す
ることができる。
【０００９】
【実施例】以下、本発明の一実施例について、図面に基
づいて説明する。図１は本発明の一実施例におけるラテ
ラルＰＮＰトランジスタ構造を有する半導体装置の断面
図であり、１はエミッタコンタクト部の高濃度Ｐ形導電
層、２はエミッタ部の低濃度Ｐ形導電層、３ａ，３ｂは
コレクタコンタクト部の高濃度Ｐ形導電層、４ａ，４ｂ
はコレクタ部の低濃度Ｐ形導電層、５はベースコンタク
ト部の高濃度Ｎ形導電層、６はベース部のＮ形エピタキ
シャル層、７はベース部の高濃度Ｎ形埋め込み層、８は
Ｐ形基板、９はエミッタ周辺のエッジ切除部、10はコレ
クタ周囲のエッジ切除部である。
づいて説明する。図１は本発明の一実施例におけるラテ
ラルＰＮＰトランジスタ構造を有する半導体装置の断面
図であり、１はエミッタコンタクト部の高濃度Ｐ形導電
層、２はエミッタ部の低濃度Ｐ形導電層、３ａ，３ｂは
コレクタコンタクト部の高濃度Ｐ形導電層、４ａ，４ｂ
はコレクタ部の低濃度Ｐ形導電層、５はベースコンタク
ト部の高濃度Ｎ形導電層、６はベース部のＮ形エピタキ
シャル層、７はベース部の高濃度Ｎ形埋め込み層、８は
Ｐ形基板、９はエミッタ周辺のエッジ切除部、10はコレ
クタ周囲のエッジ切除部である。
【００１０】さらに詳細に述べると、Ｐ形基板８の上に
高濃度Ｎ形埋め込み層７が形成され、さらにその上にＮ
形エピタキシャル層６が成長されている。Ｎ形エピタキ
シャル層６の表面には、ベースコンタクト部の高濃度Ｎ
形導電層５、エミッタコンタクト部の高濃度Ｐ形導電層
１、およびコレクタコンタクト部の高濃度Ｐ形導電層３
ａ，３ｂが形成されている。そして、高濃度Ｐ形導電層
１および３ａ，３ｂを包み込むように低濃度Ｐ形導電層
２および４ａ，４ｂがそれぞれ形成されている。特に低
濃度Ｐ形導電層４ａ，４ｂは高濃度Ｐ形導電層３ａ，３
ｂの少なくともエミッタに面する部分を包んでいる。
高濃度Ｎ形埋め込み層７が形成され、さらにその上にＮ
形エピタキシャル層６が成長されている。Ｎ形エピタキ
シャル層６の表面には、ベースコンタクト部の高濃度Ｎ
形導電層５、エミッタコンタクト部の高濃度Ｐ形導電層
１、およびコレクタコンタクト部の高濃度Ｐ形導電層３
ａ，３ｂが形成されている。そして、高濃度Ｐ形導電層
１および３ａ，３ｂを包み込むように低濃度Ｐ形導電層
２および４ａ，４ｂがそれぞれ形成されている。特に低
濃度Ｐ形導電層４ａ，４ｂは高濃度Ｐ形導電層３ａ，３
ｂの少なくともエミッタに面する部分を包んでいる。
【００１１】以上のように構成された本実施例の半導体
装置の動作を説明する。エミッタにサージ電圧が印加さ
れた場合、電流は高濃度Ｐ形導電層１から低濃度Ｐ形導
電層２、Ｎ形エピタキシャル層６、低濃度Ｐ形導電層４
ａおよび４ｂを通って高濃度Ｐ形導電層３ａおよび３ｂ
へ流れる。このとき、電流は主にエミッタとコレクタが
対向する面、すなわち低濃度Ｐ形導電層２および４ａ，
４ｂが互いに対向する面を通って流れるが、低濃度Ｐ形
導電層２および４ａ，４ｂは半導体基板内部まで深く達
しているので、電流は半導体基板表面に集中せず半導体
基板内部まで分散する。すなわち、従来例に比べエミッ
タとコレクタの対向面積が拡大するので、電流密度を小
さくすることができる。
装置の動作を説明する。エミッタにサージ電圧が印加さ
れた場合、電流は高濃度Ｐ形導電層１から低濃度Ｐ形導
電層２、Ｎ形エピタキシャル層６、低濃度Ｐ形導電層４
ａおよび４ｂを通って高濃度Ｐ形導電層３ａおよび３ｂ
へ流れる。このとき、電流は主にエミッタとコレクタが
対向する面、すなわち低濃度Ｐ形導電層２および４ａ，
４ｂが互いに対向する面を通って流れるが、低濃度Ｐ形
導電層２および４ａ，４ｂは半導体基板内部まで深く達
しているので、電流は半導体基板表面に集中せず半導体
基板内部まで分散する。すなわち、従来例に比べエミッ
タとコレクタの対向面積が拡大するので、電流密度を小
さくすることができる。
【００１２】また、低濃度Ｐ形導電層２および４ａ，４
ｂは半導体基板内部まで達する深い拡散であるので、周
囲のエッジ切除部９，10の曲率がゆるくなるため、周囲
のエッジ部における電流の集中を避けることができる。
ｂは半導体基板内部まで達する深い拡散であるので、周
囲のエッジ切除部９，10の曲率がゆるくなるため、周囲
のエッジ部における電流の集中を避けることができる。
【００１３】さらに、エミッタおよびコレクタは低濃度
であることから、直列抵抗を持つため、サージ印加時の
全電流が小さくなる。加えて、エミッタおよびコレクタ
は低濃度であることから、接合面に加わる電界が小さく
なり、サージ印加時の全電流が小さくなる。
であることから、直列抵抗を持つため、サージ印加時の
全電流が小さくなる。加えて、エミッタおよびコレクタ
は低濃度であることから、接合面に加わる電界が小さく
なり、サージ印加時の全電流が小さくなる。
【００１４】以上のように本実施例によれば、エミッタ
部およびコレクタ部に低濃度Ｐ形導電層２，４ａ，４ｂ
を設けたことにより、サージ電圧印加時の全電流の低減
および各部の電流密度低減を図ることができ、熱的破壊
を防止することができる。
部およびコレクタ部に低濃度Ｐ形導電層２，４ａ，４ｂ
を設けたことにより、サージ電圧印加時の全電流の低減
および各部の電流密度低減を図ることができ、熱的破壊
を防止することができる。
【００１５】
【発明の効果】以上のように本発明によれば、ラテラル
ＰＮＰトランジスタのエミッタおよびコレクタに低濃度
のＰ形導電層を設けることにより、サージ電圧印加時の
半導体基板表面の電流密度を低減し熱的破壊を防止する
ことができる優れた半導体装置を提供できるものであ
る。
ＰＮＰトランジスタのエミッタおよびコレクタに低濃度
のＰ形導電層を設けることにより、サージ電圧印加時の
半導体基板表面の電流密度を低減し熱的破壊を防止する
ことができる優れた半導体装置を提供できるものであ
る。
【図１】本発明の一実施例における半導体装置の断面図
である。
である。
【図２】従来の半導体装置の断面図である。
１ 高濃度Ｐ形導電層 ２ 低濃度Ｐ形導電層 ３ａ，３ｂ 高濃度Ｐ形導電層 ４ａ，４ｂ 低濃度Ｐ形導電層 ５ 高濃度Ｎ形導電層 ６ Ｎ形エピタキシャル層 ７ 高濃度Ｎ形埋め込み層 ８ Ｐ形基板 ９ エミッタ周囲のエッジ切除部 10 コレクタ周囲のエッジ切除部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/556 23/60 23/62
Claims (1)
- 【請求項１】 Ｎ形半導体基板表面に形成されたラテラ
ルＰＮＰトランジスタのエミッタ部を高濃度の第１のＰ
形導電層と前記第１のＰ形導電層を包み込むように半導
体基板内部まで深く拡散した低濃度の第２のＰ形導電層
とで構成し、前記ラテラルＰＮＰトランジスタのコレク
タ部を高濃度の第３のＰ形導電層と前記第３のＰ形導電
層の少なくとも前記エミッタに面する接合面を包み込む
ように半導体基板内部まで深く拡散した低濃度の第４の
Ｐ形導電層とで構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232116A JPH0574797A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232116A JPH0574797A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574797A true JPH0574797A (ja) | 1993-03-26 |
Family
ID=16934261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232116A Pending JPH0574797A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1991
- 1991-09-12 JP JP3232116A patent/JPH0574797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080847A (ja) * | 2005-09-09 | 2007-03-29 | Mitsumi Electric Co Ltd | 半導体装置 |
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