JPH0574935A - プログラマブル論理回路装置 - Google Patents
プログラマブル論理回路装置Info
- Publication number
- JPH0574935A JPH0574935A JP23194291A JP23194291A JPH0574935A JP H0574935 A JPH0574935 A JP H0574935A JP 23194291 A JP23194291 A JP 23194291A JP 23194291 A JP23194291 A JP 23194291A JP H0574935 A JPH0574935 A JP H0574935A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- cell
- logic circuit
- programmable logic
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 セルアレイ型プログラマブル論理回路装置に
おいて、各セル間の接続の自由度を高めること。 【構成】 セル１１の形状を正六角形とした。これによ
り、多数のセル１１を２次元的に隙間なく配列できると
同時に、各セルが６個のセルと隣接することができる。
したがって、４個のセルとしか隣接できなかった従来装
置に比べてセル間の接続の自由度が高くなり、非常に使
い勝手がよくなる。
おいて、各セル間の接続の自由度を高めること。 【構成】 セル１１の形状を正六角形とした。これによ
り、多数のセル１１を２次元的に隙間なく配列できると
同時に、各セルが６個のセルと隣接することができる。
したがって、４個のセルとしか隣接できなかった従来装
置に比べてセル間の接続の自由度が高くなり、非常に使
い勝手がよくなる。
Description
【０００１】
【産業上の利用分野】本発明は、セルアレイ型のプログ
ラマブル論理回路装置、すなわち、論理構成についてプ
ログラム可能な論理回路を含む論理ブロックと、接続に
ついてプログラム可能な配線とを有する多数のセルが２
次元配列され、互いに隣接するセル同士の接続をその配
線を介して行うことができるプログラマブル論理回路装
置に関するものである。
ラマブル論理回路装置、すなわち、論理構成についてプ
ログラム可能な論理回路を含む論理ブロックと、接続に
ついてプログラム可能な配線とを有する多数のセルが２
次元配列され、互いに隣接するセル同士の接続をその配
線を介して行うことができるプログラマブル論理回路装
置に関するものである。
【０００２】
【従来の技術】図４は、従来のセルアレイ型プログラマ
ブル論理回路装置の構成を示す概念図である。チップ１
の中央部において正方形の多数のセル２が隙間なく２次
元行列状に配列されており、周辺部に入出力用の回路を
含む入出力ブロック３が配列されている。
ブル論理回路装置の構成を示す概念図である。チップ１
の中央部において正方形の多数のセル２が隙間なく２次
元行列状に配列されており、周辺部に入出力用の回路を
含む入出力ブロック３が配列されている。
【０００３】
【発明が解決しようとする課題】ところで、各セルは、
セル内部の配線を利用して隣接するセルとの接続を行う
ことができる。ここに隣接とは、ある程度の長さを持っ
た辺を介して隣り合うことを言う。したがって、各セル
は、正方形の各辺においてそれぞれ１セルずつ、全体と
して４セルと隣接している。換言すると、点（角）で接
している斜め方向に隣り合うセルとは、ここに言う隣接
関係にはなく、直接、相互接続することができない。こ
のように、従来のプログラマブル論理回路装置では、各
セルは周囲のセルの中の４つのセルとしか相互接続する
ことができず、接続の自由度が限定されていた。
セル内部の配線を利用して隣接するセルとの接続を行う
ことができる。ここに隣接とは、ある程度の長さを持っ
た辺を介して隣り合うことを言う。したがって、各セル
は、正方形の各辺においてそれぞれ１セルずつ、全体と
して４セルと隣接している。換言すると、点（角）で接
している斜め方向に隣り合うセルとは、ここに言う隣接
関係にはなく、直接、相互接続することができない。こ
のように、従来のプログラマブル論理回路装置では、各
セルは周囲のセルの中の４つのセルとしか相互接続する
ことができず、接続の自由度が限定されていた。
【０００４】
【課題を解決するための手段】本発明のプログラマブル
論理回路装置は、このような問題に鑑みて為されたもの
であり、セルの形状を正六角形としたものである。ま
た、セルの形状を四角形にすると共に千鳥状に配列した
ものである。
論理回路装置は、このような問題に鑑みて為されたもの
であり、セルの形状を正六角形としたものである。ま
た、セルの形状を四角形にすると共に千鳥状に配列した
ものである。
【０００５】
【作用】セルの形状を正六角形にすると、セルを２次元
的に隙間なく配列できると同時に、各セルが６個のセル
と隣接することができる。また、セルの形状を四角形と
してこれらを千鳥状に配列した場合も隙間なく配列で
き、しかも、各セルが６個のセルと隣接することができ
る。
的に隙間なく配列できると同時に、各セルが６個のセル
と隣接することができる。また、セルの形状を四角形と
してこれらを千鳥状に配列した場合も隙間なく配列で
き、しかも、各セルが６個のセルと隣接することができ
る。
【０００６】
【実施例】図１は、本発明の一実施例であるプログラマ
ブル論理回路装置のセルの配列状態を示す概念図であ
る。セル１１はすべて正六角形であり、互いに隙間なく
配列されている。図２は、セル１１の内部構造を示す概
念図である。セル１１の内部は、論理ブロック２１と配
線領域２２とで構成されており、論理ブロック２１は組
み合わせ回路２３とフリップフロップ２４、２５で構成
されている。論理ブロック２１内の回路構成はプログラ
ム可能であり、チップ上に適宜散りばめられている図示
省略したコンフィギュレーションメモリに格納されたコ
ンフィギュレーションデータに基づいて決定される。ま
た、配線領域２２には、論理ブロック２１を隣接するセ
ル内の論理ブロックに接続するための配線資源が設けら
れている。隣接セル間でどのような接続を行うかはプロ
グラム可能であり、論理ブロック２１と同様に、コンフ
ィギュレーションメモリに格納されたコンフィギュレー
ションデータに基づいて決定される。
ブル論理回路装置のセルの配列状態を示す概念図であ
る。セル１１はすべて正六角形であり、互いに隙間なく
配列されている。図２は、セル１１の内部構造を示す概
念図である。セル１１の内部は、論理ブロック２１と配
線領域２２とで構成されており、論理ブロック２１は組
み合わせ回路２３とフリップフロップ２４、２５で構成
されている。論理ブロック２１内の回路構成はプログラ
ム可能であり、チップ上に適宜散りばめられている図示
省略したコンフィギュレーションメモリに格納されたコ
ンフィギュレーションデータに基づいて決定される。ま
た、配線領域２２には、論理ブロック２１を隣接するセ
ル内の論理ブロックに接続するための配線資源が設けら
れている。隣接セル間でどのような接続を行うかはプロ
グラム可能であり、論理ブロック２１と同様に、コンフ
ィギュレーションメモリに格納されたコンフィギュレー
ションデータに基づいて決定される。
【０００７】このように、セル１１が正六角形であるの
で、各セルは周囲の６個のセルとそれぞれある程度の長
さをもった辺（境界線）を介して隣接することができ
る。
で、各セルは周囲の６個のセルとそれぞれある程度の長
さをもった辺（境界線）を介して隣接することができ
る。
【０００８】また、配線として、配線領域２２内の配線
資源の他に、貫通配線群（バスライン）１２、１３、１
４が、セルの配列方向に沿ってそれぞれ設けられてい
る。これらのバスライン１２、１３、１４は、主として
長い距離を伝播しなければならない信号などに用いられ
るものであるが、セル１１が正六角形であることから、
セル１１の配列方向が３通りとなり、３方向に延ばすこ
とができる。つまり、従来装置では、四角形のセルが２
次元行列状に配列されているため、バスラインの方向が
縦横の２方向しかなかったのに対して、この実施例では
さらに１方向分増やすことができる。
資源の他に、貫通配線群（バスライン）１２、１３、１
４が、セルの配列方向に沿ってそれぞれ設けられてい
る。これらのバスライン１２、１３、１４は、主として
長い距離を伝播しなければならない信号などに用いられ
るものであるが、セル１１が正六角形であることから、
セル１１の配列方向が３通りとなり、３方向に延ばすこ
とができる。つまり、従来装置では、四角形のセルが２
次元行列状に配列されているため、バスラインの方向が
縦横の２方向しかなかったのに対して、この実施例では
さらに１方向分増やすことができる。
【０００９】ここで、バスラインの方向を２方向から３
方向にした場合の利点を説明する。一般的な演算ｃ＝ｆ
（ａ，ｂ）を考えると、ａ，ｂという入力信号に対して
ｆという演算を行い、その結果をｃという出力信号とし
て取り出すことになる。このときの信号の伝播手段にバ
スラインを用いると、従来装置では、例えば、横方向の
バスラインに入力信号ａ、縦方向のバスラインに入力信
号ｂを伝播させ、出力信号ｃを縦方向または横方向のい
ずれかを伝播させることになる。すなわち、２方向のう
ち１方向に２種類の信号を伝播させることになる。バス
ラインの本数には限りがあるため、信号の処理に大きな
制限を与える。これに対して、本実施例によれば、バス
ライン１２に入力信号ａを、バスライン１３に入力信号
ｂを、バスライン１４に出力信号ｃをそれぞれ伝播させ
ることができ、信号処理上の制限がゆるくなる。
方向にした場合の利点を説明する。一般的な演算ｃ＝ｆ
（ａ，ｂ）を考えると、ａ，ｂという入力信号に対して
ｆという演算を行い、その結果をｃという出力信号とし
て取り出すことになる。このときの信号の伝播手段にバ
スラインを用いると、従来装置では、例えば、横方向の
バスラインに入力信号ａ、縦方向のバスラインに入力信
号ｂを伝播させ、出力信号ｃを縦方向または横方向のい
ずれかを伝播させることになる。すなわち、２方向のう
ち１方向に２種類の信号を伝播させることになる。バス
ラインの本数には限りがあるため、信号の処理に大きな
制限を与える。これに対して、本実施例によれば、バス
ライン１２に入力信号ａを、バスライン１３に入力信号
ｂを、バスライン１４に出力信号ｃをそれぞれ伝播させ
ることができ、信号処理上の制限がゆるくなる。
【００１０】図３は、本発明の別の実施例である。この
実施例では、セル３１の形状が従来装置のときと同様に
四角形であるが、その配列の仕方が異なる。すなわち、
セル３１を千鳥状、つまり、１行おきに半セル分だけず
らして配列している。このように配列すると、図１に示
した第１実施例と同様に、各セル３１は、それぞれ６個
のセルと隣接することができる。また、バスラインを符
号３２、３３、３４で示すように、３方向に延ばすこと
ができる。
実施例では、セル３１の形状が従来装置のときと同様に
四角形であるが、その配列の仕方が異なる。すなわち、
セル３１を千鳥状、つまり、１行おきに半セル分だけず
らして配列している。このように配列すると、図１に示
した第１実施例と同様に、各セル３１は、それぞれ６個
のセルと隣接することができる。また、バスラインを符
号３２、３３、３４で示すように、３方向に延ばすこと
ができる。
【００１１】
【発明の効果】以上説明したように、本発明のプログラ
マブル論理回路装置によれば、各セルがそれぞれ６個の
セルと隣接することができるので、４個のセルとしか隣
接できなかった従来装置に比べてセル間の接続の自由度
が高くなり、非常に使い勝手がよくなる。また、バスラ
インの方向も、従来の２方向から、３方向にすることが
でき、この点でも設計の自由度が高まる。
マブル論理回路装置によれば、各セルがそれぞれ６個の
セルと隣接することができるので、４個のセルとしか隣
接できなかった従来装置に比べてセル間の接続の自由度
が高くなり、非常に使い勝手がよくなる。また、バスラ
インの方向も、従来の２方向から、３方向にすることが
でき、この点でも設計の自由度が高まる。
【図１】本発明の一実施例であるプログラマブル論理回
路装置のセルの形状および配列を示す概念図。
路装置のセルの形状および配列を示す概念図。
【図２】そのセルの内部構成を示す概念図。
【図３】本発明の他の実施例であるプログラマブル論理
回路装置のセルの形状および配列を示す概念図。
回路装置のセルの形状および配列を示す概念図。
【図４】従来のプログラマブル論理回路装置の構成を示
す概念図。
す概念図。
１１、３１…セル １２、１３、１４、３２、３３、３４…バスライン ２１…論理ブロック ２２…配線領域
Claims (2)
- 【請求項１】 論理構成についてプログラム可能な論理
回路を含む論理ブロックと、接続についてプログラム可
能な配線とを有する多数のセルが２次元配列され、互い
に隣接するセル同士の接続を前記配線を介して行うこと
ができるプログラマブル論理回路装置において、 前記セルの形状を正六角形としたことを特徴とするプロ
グラマブル論理回路装置。 - 【請求項２】 論理構成についてプログラム可能な論理
回路を含む論理ブロックと、接続についてプログラム可
能な配線とを有する多数のセルが２次元配列され、互い
に隣接するセル同士の接続を前記配線を介して行うこと
ができるプログラマブル論理回路装置において、 前記セルの形状を四角形にすると共に、これらのセルを
千鳥状に配列したことを特徴とするプログラマブル論理
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23194291A JPH0574935A (ja) | 1991-09-11 | 1991-09-11 | プログラマブル論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23194291A JPH0574935A (ja) | 1991-09-11 | 1991-09-11 | プログラマブル論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574935A true JPH0574935A (ja) | 1993-03-26 |
Family
ID=16931481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23194291A Pending JPH0574935A (ja) | 1991-09-11 | 1991-09-11 | プログラマブル論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574935A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730303A3 (en) * | 1995-03-01 | 1997-07-02 | Lsi Logic Corp | Microelectronic integrated circuit with hexagonal CMOS "NAND" gate |
| US5986292A (en) * | 1996-12-27 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated logic circuit device |
| JP2008236756A (ja) * | 2007-03-21 | 2008-10-02 | Altera Corp | 互い違いにされた論理アレイブロックのアーキテクチャ |
| DE112011100551T5 (de) | 2010-02-16 | 2013-01-03 | Denso Corporation | Integrierte schaltung und verfahren zur verwendung derselben |
| WO2014080531A1 (ja) * | 2012-11-26 | 2014-05-30 | 三菱電機株式会社 | ラダープログラム表示装置およびラダープログラム表示方法 |
| US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
| JP2015156237A (ja) * | 2015-04-27 | 2015-08-27 | 三菱電機株式会社 | ラダープログラム表示装置 |
-
1991
- 1991-09-11 JP JP23194291A patent/JPH0574935A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730303A3 (en) * | 1995-03-01 | 1997-07-02 | Lsi Logic Corp | Microelectronic integrated circuit with hexagonal CMOS "NAND" gate |
| US5986292A (en) * | 1996-12-27 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated logic circuit device |
| JP2008236756A (ja) * | 2007-03-21 | 2008-10-02 | Altera Corp | 互い違いにされた論理アレイブロックのアーキテクチャ |
| DE112011100551T5 (de) | 2010-02-16 | 2013-01-03 | Denso Corporation | Integrierte schaltung und verfahren zur verwendung derselben |
| US8884647B2 (en) | 2010-02-16 | 2014-11-11 | Denso Corporation | Integrated circuit and method of using the same |
| US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
| JPWO2013024751A1 (ja) * | 2011-08-12 | 2015-03-05 | 株式会社デンソー | 集積回路 |
| WO2014080531A1 (ja) * | 2012-11-26 | 2014-05-30 | 三菱電機株式会社 | ラダープログラム表示装置およびラダープログラム表示方法 |
| CN104854522A (zh) * | 2012-11-26 | 2015-08-19 | 三菱电机株式会社 | 梯形图程序显示装置及梯形图程序显示方法 |
| US9557726B2 (en) | 2012-11-26 | 2017-01-31 | Mitsubishi Electric Corporation | Ladder program display device and ladder program display method |
| JP2015156237A (ja) * | 2015-04-27 | 2015-08-27 | 三菱電機株式会社 | ラダープログラム表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6467017B1 (en) | Programmable logic device having embedded dual-port random access memory configurable as single-port memory | |
| US20080136446A1 (en) | Block level routing architecture in a field programmable gate array | |
| JPH0233191B2 (ja) | ||
| JPH0574935A (ja) | プログラマブル論理回路装置 | |
| KR100311035B1 (ko) | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 | |
| CN101272141B (zh) | 交错逻辑阵列块结构 | |
| US7191422B1 (en) | System and method for determining a carrier layout using cornered chip-to-chip input/output | |
| US6838903B1 (en) | Block connector splitting in logic block of a field programmable gate array | |
| JPH079978B2 (ja) | マスタスライス型半導体集積回路 | |
| JP2954165B1 (ja) | 半導体装置 | |
| JP2516962B2 (ja) | マスタ−スライスｌｓｉ | |
| JPH0760855B2 (ja) | 集積回路装置 | |
| JPS61123154A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JP2555774B2 (ja) | 半導体集積回路 | |
| JPS63114142A (ja) | システムｌｓｉ | |
| JPS6130050A (ja) | 集積論理回路装置 | |
| JPH0550143B2 (ja) | ||
| JPS62273751A (ja) | 集積回路 | |
| JPH02125662A (ja) | 集積回路 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| KR100275720B1 (ko) | 효율적인 패드 구조를 갖는 반도체 메모리장치 | |
| JPH09153286A (ja) | 半導体記憶装置 | |
| JPH0834294B2 (ja) | 半導体集積回路装置 | |
| JPH0691157B2 (ja) | 半導体集積回路装置 | |
| JP2656263B2 (ja) | 半導体集積回路装置 |