JPH0574939A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0574939A JPH0574939A JP3261099A JP26109991A JPH0574939A JP H0574939 A JPH0574939 A JP H0574939A JP 3261099 A JP3261099 A JP 3261099A JP 26109991 A JP26109991 A JP 26109991A JP H0574939 A JPH0574939 A JP H0574939A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal line
- line
- group
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】 デコーダ回路によってデコードされた後の信
号を伝える信号線群を、入力を共通にする論理回路群毎
にグループ分けし、これらのグループ信号線群間に、例
えば電源配線もしくはテスト用信号線からなるシールド
線を配設するようにした。 【効果】 隣接する２つ（両側）の信号線上の信号が同
時に変化することを回避し、信号線間のカップリング容
量を介して一方の信号線上の信号の変化によってこれに
隣接する他の信号線上の信号が遅延する現象を防止する
ことができる。
号を伝える信号線群を、入力を共通にする論理回路群毎
にグループ分けし、これらのグループ信号線群間に、例
えば電源配線もしくはテスト用信号線からなるシールド
線を配設するようにした。 【効果】 隣接する２つ（両側）の信号線上の信号が同
時に変化することを回避し、信号線間のカップリング容
量を介して一方の信号線上の信号の変化によってこれに
隣接する他の信号線上の信号が遅延する現象を防止する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには配線間のカップリング容量による信号の遅延防止
に適用して有効な技術に関し、例えばデコード信号を伝
える信号線群の構成方式に利用して有効な技術に関す
る。
らには配線間のカップリング容量による信号の遅延防止
に適用して有効な技術に関し、例えばデコード信号を伝
える信号線群の構成方式に利用して有効な技術に関す
る。
【０００２】
【従来の技術】半導体集積回路においては、回路の高集
積化に伴い素子の間隔が小さくなる傾向がある。また、
例えばバス配線のように、複数の信号線が並行に配設さ
れることがあるが、このような信号線群においても、回
路の高集積化に伴いますます信号線ピッチが小さくなる
傾向がある。しかるに素子の間隔や信号線ピッチが小さ
いと、信号線間のカップリング容量等の寄生容量を介し
て一方の素子や信号線における信号の変化がこれに隣接
する他の素子や信号線上の信号に影響を与え、ノイズが
のったり信号が遅延する等の問題点がある。
積化に伴い素子の間隔が小さくなる傾向がある。また、
例えばバス配線のように、複数の信号線が並行に配設さ
れることがあるが、このような信号線群においても、回
路の高集積化に伴いますます信号線ピッチが小さくなる
傾向がある。しかるに素子の間隔や信号線ピッチが小さ
いと、信号線間のカップリング容量等の寄生容量を介し
て一方の素子や信号線における信号の変化がこれに隣接
する他の素子や信号線上の信号に影響を与え、ノイズが
のったり信号が遅延する等の問題点がある。
【０００３】
【発明が解決しようとする課題】従来、半導体記憶装置
においては、記憶素子間の影響を防止するため、素子間
にシールド配線を設けるようにした発明が提案されてい
る（特願昭６３−１７４１１３号）。しかしながら、上
述した信号線群における信号遅延について対策を行なっ
たものはなかった。そこで、各信号線間にシールド線を
設け、このシールド線をグランドレベル等に固定してお
くことによって、信号線間のカップリング容量による影
響（クロストーク）を防止する方法が考えられる。しか
しながら、各信号線間にシールド線を設ける方法にあっ
ては、並行に配設される信号線の数が多くなるほどシー
ルド線も多くなるため、信号線の占有面積が増大すると
いう不都合がある。
においては、記憶素子間の影響を防止するため、素子間
にシールド配線を設けるようにした発明が提案されてい
る（特願昭６３−１７４１１３号）。しかしながら、上
述した信号線群における信号遅延について対策を行なっ
たものはなかった。そこで、各信号線間にシールド線を
設け、このシールド線をグランドレベル等に固定してお
くことによって、信号線間のカップリング容量による影
響（クロストーク）を防止する方法が考えられる。しか
しながら、各信号線間にシールド線を設ける方法にあっ
ては、並行に配設される信号線の数が多くなるほどシー
ルド線も多くなるため、信号線の占有面積が増大すると
いう不都合がある。
【０００４】本発明の目的は、半導体集積回路上の信号
線群において信号線間のカップリング容量を介して一方
の信号線上の信号の変化がこれに隣接する他の信号線上
の信号に影響を与え、信号が遅延するのを防止できるよ
うな信号線のレイアウト技術を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述および添附図面から明らかにな
るであろう。
線群において信号線間のカップリング容量を介して一方
の信号線上の信号の変化がこれに隣接する他の信号線上
の信号に影響を与え、信号が遅延するのを防止できるよ
うな信号線のレイアウト技術を提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴につ
いては、本明細書の記述および添附図面から明らかにな
るであろう。
【０００５】
【課題を解決するための手段】本発明は、デコーダ回路
によってデコードされた後の信号は、入力を共通にする
論理回路群毎にそのうち一つのみがハイレベルもしくは
ロウレベルになるもので、これらの信号線群では隣接す
る２つ（両側）の信号線上の信号が同時に変化すること
はないこと。また、信号線間のクロストークは、隣接す
る２つ（両側）の信号線上の信号が同時に変化する場合
が特に大きく、片側の信号線上の信号が変化してもそれ
ほど大きくないことに着眼してなされたものである。す
なわち、本発明は、デコーダ回路によってデコードされ
た後の信号を伝える信号線群を、入力を共通にする論理
回路群毎にグループ分けし、これらのグループ信号線群
間に、例えば電源配線もしくはテスト用信号線からなる
シールド線を配設するようにしたものである。この思想
は、マイクロコンピュータ等におけるバス配線にも適用
することができる。また、シールド線によって分割され
た上記信号線群は、互いに隣接していた信号線同志が途
中から隣接しなくなるように交差させる。
によってデコードされた後の信号は、入力を共通にする
論理回路群毎にそのうち一つのみがハイレベルもしくは
ロウレベルになるもので、これらの信号線群では隣接す
る２つ（両側）の信号線上の信号が同時に変化すること
はないこと。また、信号線間のクロストークは、隣接す
る２つ（両側）の信号線上の信号が同時に変化する場合
が特に大きく、片側の信号線上の信号が変化してもそれ
ほど大きくないことに着眼してなされたものである。す
なわち、本発明は、デコーダ回路によってデコードされ
た後の信号を伝える信号線群を、入力を共通にする論理
回路群毎にグループ分けし、これらのグループ信号線群
間に、例えば電源配線もしくはテスト用信号線からなる
シールド線を配設するようにしたものである。この思想
は、マイクロコンピュータ等におけるバス配線にも適用
することができる。また、シールド線によって分割され
た上記信号線群は、互いに隣接していた信号線同志が途
中から隣接しなくなるように交差させる。
【０００６】
【作用】上記した手段によれば、シールド線が介在され
たため、隣接する２つ（両側）の信号線上の信号が同時
に変化することが回避され、信号線間のカップリング容
量を介して一方の信号線上の信号の変化によってこれに
隣接する他の信号線上の信号が遅延する現象を防止する
という目的が達成される。
たため、隣接する２つ（両側）の信号線上の信号が同時
に変化することが回避され、信号線間のカップリング容
量を介して一方の信号線上の信号の変化によってこれに
隣接する他の信号線上の信号が遅延する現象を防止する
という目的が達成される。
【０００７】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明を半導体メモリのアドレス
デコード信号を伝達する信号線群に適用した場合の実施
例を示す。特に制限されないが、この実施例のメモリで
は、外部からのアドレス信号Ａ０，Ａ１に対応してこれ
をデコードするデコード回路ＤＥＣ１と、アドレス信号
Ａ２，Ａ３に対応してこれをデコードするデコード回路
ＤＥＣ２と、アドレス信号Ａ４，Ａ５に対応してこれを
デコードするデコード回路ＤＥＣ３が設けられている。
ＡＤＢ０〜ＡＤＢ５は外部から供給されたＥＣＬレベル
等のアドレス信号Ａ０〜Ａ５をそれぞれ内部回路に適し
たレベルの信号に変換して上記デコード回路ＤＥＣ１，
ＤＥＣ２，ＤＥＣ３に供給するアドレスバッファ回路で
ある。
て説明する。図１は、本発明を半導体メモリのアドレス
デコード信号を伝達する信号線群に適用した場合の実施
例を示す。特に制限されないが、この実施例のメモリで
は、外部からのアドレス信号Ａ０，Ａ１に対応してこれ
をデコードするデコード回路ＤＥＣ１と、アドレス信号
Ａ２，Ａ３に対応してこれをデコードするデコード回路
ＤＥＣ２と、アドレス信号Ａ４，Ａ５に対応してこれを
デコードするデコード回路ＤＥＣ３が設けられている。
ＡＤＢ０〜ＡＤＢ５は外部から供給されたＥＣＬレベル
等のアドレス信号Ａ０〜Ａ５をそれぞれ内部回路に適し
たレベルの信号に変換して上記デコード回路ＤＥＣ１，
ＤＥＣ２，ＤＥＣ３に供給するアドレスバッファ回路で
ある。
【０００８】この実施例では、上記デコード回路ＤＥＣ
１によってデコードされた信号を伝達する信号線群Ｌ
１，Ｌ２，Ｌ３，Ｌ４と、上記デコード回路ＤＥＣ２に
よってデコードされた信号を伝達する信号線群Ｌ５，Ｌ
６，Ｌ７，Ｌ８と、上記デコード回路ＤＥＣ３によって
デコードされた信号を伝達する信号線群Ｌ９，Ｌ１０，
Ｌ１１，Ｌ１２との間に、図２に拡大して示すように、
シールド線ＳＬ１とＳＬ２がそれぞれ介在するように配
設されている。そして、このシールド線ＳＬ１とＳＬ２
は、特に制限されないが、これとほぼ直交する方向に配
設された結合線ＣＬによって回路の接地電位を与えるグ
ランドラインＧＬに接続されている。上記結合線ＣＬ
は、信号線Ｌ１〜Ｌ１２を形成する配線層と異なる配線
層によって形成される。
１によってデコードされた信号を伝達する信号線群Ｌ
１，Ｌ２，Ｌ３，Ｌ４と、上記デコード回路ＤＥＣ２に
よってデコードされた信号を伝達する信号線群Ｌ５，Ｌ
６，Ｌ７，Ｌ８と、上記デコード回路ＤＥＣ３によって
デコードされた信号を伝達する信号線群Ｌ９，Ｌ１０，
Ｌ１１，Ｌ１２との間に、図２に拡大して示すように、
シールド線ＳＬ１とＳＬ２がそれぞれ介在するように配
設されている。そして、このシールド線ＳＬ１とＳＬ２
は、特に制限されないが、これとほぼ直交する方向に配
設された結合線ＣＬによって回路の接地電位を与えるグ
ランドラインＧＬに接続されている。上記結合線ＣＬ
は、信号線Ｌ１〜Ｌ１２を形成する配線層と異なる配線
層によって形成される。
【０００９】上記実施例においては、３つの信号線群は
それぞれその中の一本のみがハイレベルにされ、他の３
本の信号線はロウレベルにされる。従って、各信号線群
の中では、隣接する２つ（両側）の信号線上の信号が同
時に変化することはない。一方、信号線Ｌ４，Ｌ５，Ｌ
８，Ｌ９に関しては、シールド線ＳＬ１，ＳＬ２がない
と仮定すると、両側の信号線上の信号が同時に逆方向に
変化する場合がある。例えば信号線Ｌ５に着目した場
合、信号線Ｌ５上の信号Ｘ５がロウレベルからハイレベ
ルに変化するときに、信号線Ｌ４上の信号Ｘ４および信
号線Ｌ６上の信号Ｘ６がハイレベルからロウレベルに変
化することがある。この場合、シールド線ＳＬ１がない
と図３に破線イで示すように、配線間のカップリング容
量を介して信号Ｘ４とＸ６の変化が影響して信号Ｘ５が
遅延されてしまうが、上記実施例では信号線Ｌ４，Ｌ
５，Ｌ８，Ｌ９間にシールド線ＳＬ１が配設されている
ため、カップリング容量を介した信号Ｘ４の変化の影響
が小さくなり、信号Ｘ５の遅延が減少される。信号線Ｌ
４，Ｌ８，Ｌ９上の信号についても同様である。また、
グランド配線ＧＬを上記信号線群と並行に配設する場合
には、同一電流密度を保証するのに本来のグランド配線
の線幅を小さくすることが可能となる。
それぞれその中の一本のみがハイレベルにされ、他の３
本の信号線はロウレベルにされる。従って、各信号線群
の中では、隣接する２つ（両側）の信号線上の信号が同
時に変化することはない。一方、信号線Ｌ４，Ｌ５，Ｌ
８，Ｌ９に関しては、シールド線ＳＬ１，ＳＬ２がない
と仮定すると、両側の信号線上の信号が同時に逆方向に
変化する場合がある。例えば信号線Ｌ５に着目した場
合、信号線Ｌ５上の信号Ｘ５がロウレベルからハイレベ
ルに変化するときに、信号線Ｌ４上の信号Ｘ４および信
号線Ｌ６上の信号Ｘ６がハイレベルからロウレベルに変
化することがある。この場合、シールド線ＳＬ１がない
と図３に破線イで示すように、配線間のカップリング容
量を介して信号Ｘ４とＸ６の変化が影響して信号Ｘ５が
遅延されてしまうが、上記実施例では信号線Ｌ４，Ｌ
５，Ｌ８，Ｌ９間にシールド線ＳＬ１が配設されている
ため、カップリング容量を介した信号Ｘ４の変化の影響
が小さくなり、信号Ｘ５の遅延が減少される。信号線Ｌ
４，Ｌ８，Ｌ９上の信号についても同様である。また、
グランド配線ＧＬを上記信号線群と並行に配設する場合
には、同一電流密度を保証するのに本来のグランド配線
の線幅を小さくすることが可能となる。
【００１０】図４には本発明の第２の実施例が示されて
いる。この実施例は、信号線群Ｌ１，Ｌ２，Ｌ３，Ｌ４
を、互いに隣接していた信号線同志が途中から隣接しな
くなるように交差させたものである。すなわち、第１行
目の信号線Ｌ１を途中で第３行目に移し、第２行目の信
号線Ｌ２を途中で第１行目に、第３行目の信号線Ｌ３を
途中で第４行目に、そして第４行目の信号線Ｌ４を途中
で第２行目にそれぞれ移したものである。各信号線を交
差結合する結合線ＣＬ１，ＣＬ２（破線で示す）は、信
号線（実線で示す）を形成する配線層と異なる配線層に
よって形成される。
いる。この実施例は、信号線群Ｌ１，Ｌ２，Ｌ３，Ｌ４
を、互いに隣接していた信号線同志が途中から隣接しな
くなるように交差させたものである。すなわち、第１行
目の信号線Ｌ１を途中で第３行目に移し、第２行目の信
号線Ｌ２を途中で第１行目に、第３行目の信号線Ｌ３を
途中で第４行目に、そして第４行目の信号線Ｌ４を途中
で第２行目にそれぞれ移したものである。各信号線を交
差結合する結合線ＣＬ１，ＣＬ２（破線で示す）は、信
号線（実線で示す）を形成する配線層と異なる配線層に
よって形成される。
【００１１】ここでは、信号線群Ｌ１，Ｌ２，Ｌ３，Ｌ
４についてのみ図示したが、他の信号線群Ｌ５，Ｌ６，
Ｌ７，Ｌ８や信号線群Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２に
ついても同様に配線の途中で交差させるようにする。な
お、上記実施例では、各信号線群がそれぞれ４本である
場合について説明したが、各信号線群がそれぞれ８本あ
るいは１６本等である場合、さらには信号線群毎に本数
が異なる場合にも適用することができる。また、上第２
の記実施例では、配線の途中で１回のみ交差させたもの
を示したが、各信号線を途中で２回以上交差させるよう
にしても良い。さらに、上記実施例では、グランド配線
をシールド線に利用しているが、電源電圧Ｖｃｃライン
やテスト用の信号線をシールド線として利用するように
してもよい。
４についてのみ図示したが、他の信号線群Ｌ５，Ｌ６，
Ｌ７，Ｌ８や信号線群Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２に
ついても同様に配線の途中で交差させるようにする。な
お、上記実施例では、各信号線群がそれぞれ４本である
場合について説明したが、各信号線群がそれぞれ８本あ
るいは１６本等である場合、さらには信号線群毎に本数
が異なる場合にも適用することができる。また、上第２
の記実施例では、配線の途中で１回のみ交差させたもの
を示したが、各信号線を途中で２回以上交差させるよう
にしても良い。さらに、上記実施例では、グランド配線
をシールド線に利用しているが、電源電圧Ｖｃｃライン
やテスト用の信号線をシールド線として利用するように
してもよい。
【００１２】以上説明したように上記実施例は、デコー
ダ回路によってデコードされた後の信号を伝える信号線
群を、入力を共通にする論理回路群毎にグループ分け
し、これらのグループ信号線群間に、例えば電源配線も
しくはテスト用信号線からなるシールド線を配設するよ
うにしたので、シールド線によって隣接する２つ（両
側）の信号線上の信号が同時に変化することが回避さ
れ、信号線間のカップリング容量を介して一方の信号線
上の信号の変化によってこれに隣接する他の信号線上の
信号が遅延する現象を防止することができるという効果
がある。また、シールド線によって分割された上記信号
線群を、互いに隣接していた信号線同志が途中から隣接
しなくなるように交差させるようにしたので、隣接する
他の信号線上の信号の変化による影響（クロストーク）
が半減され、信号の遅延をさらに効果的に防止すること
ができるという効果がある。
ダ回路によってデコードされた後の信号を伝える信号線
群を、入力を共通にする論理回路群毎にグループ分け
し、これらのグループ信号線群間に、例えば電源配線も
しくはテスト用信号線からなるシールド線を配設するよ
うにしたので、シールド線によって隣接する２つ（両
側）の信号線上の信号が同時に変化することが回避さ
れ、信号線間のカップリング容量を介して一方の信号線
上の信号の変化によってこれに隣接する他の信号線上の
信号が遅延する現象を防止することができるという効果
がある。また、シールド線によって分割された上記信号
線群を、互いに隣接していた信号線同志が途中から隣接
しなくなるように交差させるようにしたので、隣接する
他の信号線上の信号の変化による影響（クロストーク）
が半減され、信号の遅延をさらに効果的に防止すること
ができるという効果がある。
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、デコーダ回路によってデコードされた後の
信号を伝える信号線群に適用したものについて説明した
が、バス配線その他複数の信号線が隣接して並行に配設
されている場合に適用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、デコーダ回路によってデコードされた後の
信号を伝える信号線群に適用したものについて説明した
が、バス配線その他複数の信号線が隣接して並行に配設
されている場合に適用することができる。
【００１４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路における信号線の構成に適用した場合について
説明したが、この発明はそれに限定されるものでなく、
プリント基板上の信号線の構成に利用することができ
る。
なされた発明をその背景となった利用分野である半導体
集積回路における信号線の構成に適用した場合について
説明したが、この発明はそれに限定されるものでなく、
プリント基板上の信号線の構成に利用することができ
る。
【００１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、半導体集積回路上の信号線
群において信号線間のカップリング容量を介して一方の
信号線上の信号の変化がこれに隣接する他の信号線上の
信号に影響を与え、信号が遅延するのを防止することが
できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、半導体集積回路上の信号線
群において信号線間のカップリング容量を介して一方の
信号線上の信号の変化がこれに隣接する他の信号線上の
信号に影響を与え、信号が遅延するのを防止することが
できる。
【図１】本発明を半導体メモリのアドレスデコード信号
を伝達する信号線群に適用した場合の実施例を示すブロ
ック図である。
を伝達する信号線群に適用した場合の実施例を示すブロ
ック図である。
【図２】上記アドレスデコード信号を伝達する信号線群
の具体的レイアウトの一例を示す平面図である。
の具体的レイアウトの一例を示す平面図である。
【図３】信号線群を伝達される信号のタイミングを示す
タイムチャートである。
タイムチャートである。
【図４】信号線群の具体的レイアウトの他の実施例を示
す平面図である。
す平面図である。
Ｌ１〜Ｌ４，Ｌ５〜Ｌ８，Ｌ９〜Ｌ１２ 信号線群 ＤＥＣ１，ＤＥＣ２，ＤＥＣ３ デコーダ（入力を共通
にする論理回路群） ＳＬ１，ＳＬ２ シールド線 ＧＬ グランド配線
にする論理回路群） ＳＬ１，ＳＬ２ シールド線 ＧＬ グランド配線
Claims (3)
- 【請求項１】 デコーダ回路によってデコードされた後
の信号を伝える信号線群を、入力を共通にする論理回路
群毎にグループ分けし、これらのグループ信号線群間に
シールド線を配設してなることを特徴とする半導体集積
回路 - 【請求項２】 上記シールド線は、電源配線もしくはテ
スト用信号線を兼用していることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 上記シールド線によって分割された信号
線群は、互いに隣接していた信号線同志が途中から隣接
しなくなるように交差されていることを特徴とする請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261099A JPH0574939A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261099A JPH0574939A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574939A true JPH0574939A (ja) | 1993-03-26 |
Family
ID=17357071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261099A Pending JPH0574939A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003099A (ko) * | 1999-06-21 | 2001-01-15 | 구자홍 | 초미세 배선의 신호 전송방법 |
| JP2007207301A (ja) * | 2006-01-31 | 2007-08-16 | Ricoh Co Ltd | 半導体記憶装置 |
| CN103823459A (zh) * | 2012-11-16 | 2014-05-28 | 哈尔滨飞机工业集团有限责任公司 | 一种发动机控制盒试验器 |
-
1991
- 1991-09-11 JP JP3261099A patent/JPH0574939A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003099A (ko) * | 1999-06-21 | 2001-01-15 | 구자홍 | 초미세 배선의 신호 전송방법 |
| JP2007207301A (ja) * | 2006-01-31 | 2007-08-16 | Ricoh Co Ltd | 半導体記憶装置 |
| CN103823459A (zh) * | 2012-11-16 | 2014-05-28 | 哈尔滨飞机工业集团有限责任公司 | 一种发动机控制盒试验器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5309015A (en) | Clock wiring and semiconductor integrated circuit device having the same | |
| US6243272B1 (en) | Method and apparatus for interconnecting multiple devices on a circuit board | |
| US6937494B2 (en) | Memory module, memory chip, and memory system | |
| US6858939B1 (en) | Integrated circuit diagonal wiring architectures with zag conductors | |
| EP0197393B1 (en) | A method of reducing cross talk noise sensitivity in a printed circuit | |
| US6900540B1 (en) | Simulating diagonal wiring directions using Manhattan directional wires | |
| US6222278B1 (en) | Input-output circuit cell and semiconductor integrated circuit apparatus | |
| KR970051163A (ko) | 반도체 메모리장치 | |
| JPS62293660A (ja) | 半導体集積回路装置 | |
| JPH0574939A (ja) | 半導体集積回路 | |
| JP2001144091A (ja) | 半導体集積回路 | |
| US5670802A (en) | Semiconductor device | |
| US5532500A (en) | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew | |
| JP2531503B2 (ja) | 半導体アセンブリ | |
| JP2645183B2 (ja) | 半導体集積回路装置 | |
| KR19990088410A (ko) | 반도체장치 | |
| US7280380B2 (en) | Semiconductor memory device and method of making design change to semiconductor chip | |
| JP2776551B2 (ja) | バスライン方式半導体記憶装置 | |
| JPH0590427A (ja) | 半導体集積回路装置 | |
| JPH0582646A (ja) | クロストークノイズ防止機能を備えた半導体回路 | |
| JPS61131559A (ja) | 半導体装置 | |
| JP2912131B2 (ja) | Ｌｓｉ配線構造 | |
| KR910016064A (ko) | 반도체 집적회로 장치 | |
| JPH0879048A (ja) | 出力バッファ | |
| JPH01143521A (ja) | 集積回路構成 |