JPH0574966B2 - - Google Patents
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- JPH0574966B2 JPH0574966B2 JP60040917A JP4091785A JPH0574966B2 JP H0574966 B2 JPH0574966 B2 JP H0574966B2 JP 60040917 A JP60040917 A JP 60040917A JP 4091785 A JP4091785 A JP 4091785A JP H0574966 B2 JPH0574966 B2 JP H0574966B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インバータを用いた電圧比較器（以
後、コンパレータと呼ぶ。）に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a voltage comparator (hereinafter referred to as a comparator) using an inverter.
従来、第５図に示す伝達特性をもつインバータ
１０を用いて第６図に示すように構成したコンパ
レータが小形化に向くため、全並列形Ａ／Ｄ変換
回路を中心に適用されている。SWa〜SWcはス
イツチ、１１は容量、VDDは電源電圧（高）、VSS
は電源電圧（低）、Vaはアナログ入力電圧、VREF
は参照電圧、Vpはコンパレータ出力電圧である。
Conventionally, a comparator configured as shown in FIG. 6 using an inverter 10 having the transfer characteristic shown in FIG. 5 is suitable for miniaturization, and is therefore mainly applied to fully parallel A/D conversion circuits. SWa to SWc are switches, 11 is capacity, V DD is power supply voltage (high), V SS
is the supply voltage (low), Va is the analog input voltage, V REF
is the reference voltage and V p is the comparator output voltage.
この構成では、プリセツトモードにおいて、ス
イツチSWb，SWcを閉じ、アンプ（増幅器）と
しての動作点を第５図のＢ点に設定して、次にス
イツチSWaを閉じ、スイツチSWb，SWcを開く
ことにより、比較モードに入る。このような動作
を行うため、寄生容量を介してのスイツチSWc
駆動用クロツク電圧の漏れ等が存在すると、漏れ
電圧の大きさによつては、動作点がＡ点或いはＣ
点にまでずれ、オフセツト電圧発生と感度劣化が
生じるという欠点がある。 In this configuration, in the preset mode, switches SWb and SWc are closed, the operating point of the amplifier is set to point B in Figure 5, and then switch SWa is closed and switches SWb and SWc are opened. enters comparison mode. In order to perform this operation, the switch SWc is connected via parasitic capacitance.
If there is a leakage of the driving clock voltage, the operating point will be at point A or point C depending on the magnitude of the leakage voltage.
This has the disadvantage that offset voltage occurs and sensitivity deteriorates.
本発明の目的は、上記従来のインバータを用い
たコンパレータの欠点を除去し、オフセツト電圧
の少ない高感度の電圧比較器を提供することであ
る。
SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the conventional comparators using inverters and to provide a voltage comparator with low offset voltage and high sensitivity.
本発明は、２個のインバータを容量とスイツチ
を介して正帰還接続し、更に同相モード抑圧回路
を付加することにより高精度に２種の電圧の大小
比較を行うことを特徴としている。
The present invention is characterized in that two inverters are connected in positive feedback via a capacitor and a switch, and a common mode suppression circuit is added to compare the magnitudes of two voltages with high accuracy.
以下、本発明の実施例について説明する。第１
図は本発明の原理構成を示すものである。Va1，
Va2はアナログ入力電圧、V01，V02はコンパレー
タ出力電圧、２０1，２０2は第５図に示した伝達
特性を持つインバータ、２１1，２１2，２２1，
２２2は容量、２３1，２３2，２４1，２４2は第２
図ａ，ｂに示される電圧関係により次の式(1)、(2)
でそれぞれ大きさが与えられる電流源である。
Examples of the present invention will be described below. 1st
The figure shows the basic configuration of the present invention. Va1 ,
Va 2 is the analog input voltage, V 01 , V 02 are the comparator output voltages, 20 1 , 20 2 are inverters having the transfer characteristics shown in FIG. 5, 21 1 , 21 2 , 22 1 ,
22 2 is the capacity, 23 1 , 23 2 , 24 1 , 24 2 is the second
Based on the voltage relationships shown in Figures a and b, the following equations (1) and (2)
are current sources whose magnitudes are given by .
Ｉ＝Gm1（VI）（Vc＋α） ……(1)
Ｉ＝Gm2（VI）（Vc＋β） ……(2)
但し、α，βはVcに依存しない数、Vcは外部
制御端子電圧、VIは電流源にかかる電圧である。 I=Gm 1 (V I ) (Vc+α) ...(1) I=Gm 2 (V I )(Vc+β) ...(2) However, α and β are numbers that do not depend on Vc, and Vc is the external control terminal voltage. , V I is the voltage across the current source.
また、SW1，SW2はアナログ入力電圧Va1，
Va2を接続するスイツチ、SW3，SW4は参照電圧
VREFを接続するスイツチ、SW5，SW6は各々のイ
ンバータに負帰還をかけるためのスイツチ、
SW7、SW8はコンパレータを正帰還動作させるた
めのスイツチである。 In addition, SW 1 and SW 2 are analog input voltages Va 1 and
Switch to connect Va 2 , SW 3 and SW 4 are reference voltages
The switches that connect V REF , SW 5 and SW 6 are switches that apply negative feedback to each inverter.
SW 7 and SW 8 are switches for operating the comparator in positive feedback mode.
より詳細に構成を説明すると、アナログ入力電圧
Va1と参照電圧VREFをスイツチSW1，SW3と容量
２１1を介して一方のインバータ２０1に入力さ
せ、同様にアナログ入力電圧Va2と参照電圧VREF
をスイツチSW2，SW4と容量２１2を介して他方
のインバータ２０2に入力させている。To explain the configuration in more detail, the analog input voltage
Va 1 and reference voltage V REF are input to one inverter 20 1 via switches SW 1 and SW 3 and capacitor 21 1 , and analog input voltage Va 2 and reference voltage V REF are input in the same way.
is input to the other inverter 20 2 via the switches SW 2 and SW 4 and the capacitor 21 2 .
また、一方のインバータ２０1の出力を容量２
２1とスイツチSW8を介して他方のインバータ２
０2の入力に接続し、同様に他方のインバータ２
０2の出力を容量２２2とスイツチSW7を介して一
方のインバータ２０1の入力に接続して正帰還ル
ープを構成し、動作点設定用に両インバータ２０
１，２０2の各々の入出力間をスイツチSW5，SW6
を介して接続して負帰還ループを形成している。 In addition, the output of one inverter 20 1 is set to the capacity 2
2 1 and the other inverter 2 via switch SW 8 .
0 2 input, and similarly the other inverter 2
The output of 02 is connected to the input of one inverter 201 via capacitor 222 and switch SW7 to form a positive feedback loop, and both inverters 20 and 20 are connected to each other for operating point setting.
Switches SW 5 and SW 6 between each input and output of 1 and 20 2
are connected through to form a negative feedback loop.
また、１個の外部制御端子をもちその外部制御
端子電圧の増加により電流値が増加する電流源２
３1と２３2を並列接続して形成した第一同相モー
ド抑圧回路を、両インバータ２０1，２０2の共通
接続した低電源端子（VL）と低電源電圧供給端
子（接地）の間に接続し、両インバータ２０1，
２０2の出力V01，V02を電流源２３1と２３2の外
部制御端子にそれぞれ入力している。 In addition, a current source 2 that has one external control terminal and whose current value increases as the external control terminal voltage increases
A first common mode suppression circuit formed by connecting 3 1 and 23 2 in parallel is connected between the commonly connected low power supply terminal (V L ) of both inverters 20 1 and 20 2 and the low power supply voltage supply terminal (ground). and both inverters 20 1 ,
The outputs V 01 and V 02 of 20 2 are input to the external control terminals of current sources 23 1 and 23 2 , respectively.
同様に、１個の外部制御端子をもちその外部制
御端子電圧の増加により電流値が減少する電流源
２４1と２４2を並列接続して形成した第二同相モ
ード抑圧回路を、両インバータ２０1，２０2の共
通接続した高電源端子（VH）と高電源電圧供給
端子（VDD）の間に接続し、両インバータ２０1，
２０2の出力を電流源２４1と２４2の外部制御端
子にそれぞれ入力している。 Similarly, a second common-mode suppression circuit formed by connecting current sources 24 1 and 24 2 in parallel, each having one external control terminal and whose current value decreases as the external control terminal voltage increases, is connected to both inverters 20 1 and 24 2 . , 20 2 are connected between the commonly connected high power supply terminal (V H ) and the high power supply voltage supply terminal (V DD ), and both inverters 20 1 ,
The output of 20 2 is input to the external control terminals of current sources 24 1 and 24 2 , respectively.
コンパレータ動作は、第３図に示すように、３
つのモード、即ち、プリセツトモード、アンプモ
ード、正帰還モードに分けることができる。プリ
セツトモードにおいては、φ1＝High、φ2＝High
となつて、スイツチSW3〜SW8がオンしており、
コンパレータには参照電圧が入力され、アンプと
しての各インバータ２０1，２０2の動作点は第５
図のＢ点に設定される。 The comparator operation is as shown in Figure 3.
It can be divided into three modes: preset mode, amplifier mode, and positive feedback mode. In preset mode, φ 1 = High, φ 2 = High
Therefore, switches SW 3 to SW 8 are on,
A reference voltage is input to the comparator, and the operating point of each inverter 20 1 , 20 2 as an amplifier is the fifth
It is set at point B in the figure.
また、コンパレータのオフセツトにつながる左
右インバータ２０1，２０2の動作点電圧の差異は
容量２２1，２２2に蓄えられるために、オフセツ
ト補償が可能である。 Further, since the difference in the operating point voltages of the left and right inverters 20 1 and 20 2 which leads to the offset of the comparator is stored in the capacitors 22 1 and 22 2 , offset compensation is possible.
次に、φ1＝Low，φ2＝Lowとなり、スイツチ
SW1，SW2のみがオンとなつてアンプモードに入
り、参照電圧VREFとアナログ入力電圧Va1，Va2
との差が各インバータ２０1，２０2により増幅さ
れる。インバータ出力振幅がインバータ出力雑音
より十分大きくなるまで増幅が行われた後、φ1
＝Low，φ2＝Highとなり、スイツチSW7，SW8
もオン状態とすることにより、正帰還モードに入
り、左右のインバータ２０1，２０2の入出力間に
容量２２1，２２2を介しての正帰還ループが形成
される。 Next, φ 1 = Low, φ 2 = Low, and the switch
Only SW 1 and SW 2 are turned on to enter amplifier mode, and the reference voltage V REF and analog input voltages Va 1 and Va 2
The difference between them is amplified by each inverter 20 1 and 20 2 . After amplification is performed until the inverter output amplitude becomes sufficiently larger than the inverter output noise, φ 1
= Low, φ 2 = High, switches SW 7 , SW 8
By also turning on the positive feedback mode, a positive feedback loop is formed between the input and output of the left and right inverters 20 1 and 20 2 via the capacitors 22 1 and 22 2 .
これにより、アナログ入力電圧Va1，Va2の違
いから生じた左右のインバータ出力振幅のアンバ
ランスが強調され、最終的にインバータ出力は、
電源電圧レベルVDD近くか接地電圧レベル近くま
で変化して、電圧Va1とVa2の大小が判定され
る。 This emphasizes the imbalance between the left and right inverter output amplitudes caused by the difference in analog input voltages Va 1 and Va 2 , and ultimately the inverter output becomes
The magnitudes of voltages Va 1 and Va 2 are determined by changing to near the power supply voltage level V DD or near the ground voltage level.
アンプモードにおいて、電流源２３1，２３2，
２４1，２４2は、寄生容量を介してのスイツチ駆
動用クロツク電圧の漏れ等、ほぼ同相にインバー
タ入力に乗ると思われる同相雑音に対処するため
の同相モード抑圧回路として動作する。 In amplifier mode, current sources 23 1 , 23 2 ,
24 1 and 24 2 operate as a common mode suppression circuit for dealing with common mode noise that is thought to be applied to the inverter input almost in the same phase, such as leakage of switch driving clock voltage via parasitic capacitance.
以下、動作を詳細に説明する。電流源２３1，
２３2，２４1，２４2にそれぞれ前述した式(1)、
(2)を適用すると、電流源２３1，２３2の電流値
I1，I2と、電流源２４1，２４2の電流値I3，I4は次
の式(3)〜(6)で与えられる。 The operation will be explained in detail below. Current source 23 1 ,
23 2 , 24 1 , 24 2 respectively the above-mentioned formula (1),
Applying (2), the current values of current sources 23 1 and 23 2
I 1 , I 2 and current values I 3 , I 4 of current sources 24 1 , 24 2 are given by the following equations (3) to (6).
I1＝Gm1（VL）（V01＋α） ……(3)
I2＝Gm1（VL）（V02＋α） ……(4)
I3＝Gm2（VDD−VH）（VDD−V01＋β） ……(5)
I4＝Gm2（VDD−VH）（VDD−V02＋β） ……(6)
従つて、電流値I1，I2を持つ電流源２３1，２３
２を並列接続した場合の直流並列抵抗Rtpt1と電流
値I3，I4を持つ電流源２４1，２４2を並列接続し
た場合の直流並列抵抗Rtpt2はそれぞれ式(7)、(8)で
与えられる。 I 1 = Gm 1 (V L ) (V 01 + α) ……(3) I 2 = Gm 1 (V L ) (V 02 + α) ……(4) I 3 = Gm 2 (V DD −V H ) (V DD −V 01 +β) ……(5) I 4 =Gm 2 (V DD −V H )(V DD −V 02 +β) ……(6) Therefore, it has current values I 1 and I 2 Current source 23 1 , 23
The DC parallel resistance R tpt1 when 2 are connected in parallel and the DC parallel resistance R tpt2 when current sources 24 1 and 24 2 having current values I 3 and I 4 are connected in parallel are expressed by equations (7) and (8), respectively. is given by
Rtpt1＝VL／（I1＋I2）
＝VL／2Gm1（VL）
×１／〔１／２（V01＋V02）＋α〕
……(7)
Rtpt2＝（VDD−VH）／（I3＋I4）
＝（VDD−VH）／Gm2（VDD−VH）
×１／〔VDD−１／２（V01＋V02）＋β〕
……(8)
式(7)、(8)からわかるように、直流並列抵抗
Rtpt1，Rtpt2はいずれも、左右インバータ２０1，
２０2の出力の平均値〔1/2（V01＋V02）〕のみに
依存する。即ち、同相出力成分が存在すると、そ
のRtpt1、Rtpt2が変化する。変化の仕方は、1/2
（V01＋V02）の増加によりRtpt1は減少し、Rtpt2は
増加するというように、相補的となつている。 R tpt1 = V L / (I 1 + I 2 ) = V L /2Gm 1 (V L ) ×1/[1/2 (V 01 + V 02 ) + α]
...(7) R tpt2 = (V DD - V H ) / (I 3 + I 4 ) = (V DD - V H ) / Gm 2 (V DD - V H ) × 1 / [V DD - 1/2 (V 01 +V 02 )+β〕
...(8) As can be seen from equations (7) and (8), the DC parallel resistance
R tpt1 and R tpt2 are both left and right inverters 20 1 ,
It depends only on the average value of the outputs of 20 2 [1/2 (V 01 +V 02 )]. That is, when an in-phase output component exists, its R tpt1 and R tpt2 change. The way of change is 1/2
As (V 01 +V 02 ) increases, R tpt1 decreases and R tpt2 increases, so they are complementary.
従つて、1/2（V01＋V02）の増加、即ち左右イ
ンバータ入力の平均値〔1/2（Vio1＋Vio2）〕の減
少によりVH，VLは共に減少する方向に動くので、
同相モード入力が存在しても、プリセツトモード
で設定された動作点からのずれを抑制するように
負帰還がかかる。1/2（Vio1＋Vio2）が増加した
場合も同様である。従つて、高感度な比較動作が
保証される。 Therefore, due to an increase of 1/2 (V 01 + V 02 ), that is, a decrease in the average value of the left and right inverter inputs [1/2 (V io1 + V io2 )], both V H and V L move in the direction of decrease.
Even if a common mode input is present, negative feedback is applied to suppress deviation from the operating point set in the preset mode. The same applies when 1/2 (V io1 +V io2 ) increases. Therefore, a highly sensitive comparison operation is guaranteed.
第４図はCMOS技術を適用した場合の具体的
構成例を示すものであつて、第１図におけるイン
バータ２０1，２０2を各々ＮチヤンネルMOSト
ランジスタＭ１，Ｍ３とＰチヤンネルMOSトラ
ンジスタＭ２，Ｍ４により相補的に構成し、更に
電流源２３1，２３2，２４1，２４2をそれぞれＮ
チヤンネルMOSトランジスタＭ５，Ｍ６とＰチ
ヤンネルMOSトランジスタＭ７，Ｍ８により構
成したものである。５１1，５１2，５２1，５２2
は容量である。 FIG. 4 shows a specific configuration example when CMOS technology is applied, in which the inverters 20 1 and 20 2 in FIG. The current sources 23 1 , 23 2 , 24 1 , and 24 2 are configured complementary to each other.
It is composed of channel MOS transistors M5 and M6 and P channel MOS transistors M7 and M8. 51 1 , 51 2 , 52 1 , 52 2
is the capacity.
式(1)、(2)で与えられた電流−電圧関係式を得る
ために、VLを接地電位近く、またVHを電源電圧
VDD近くに設定してトランジスタＭ５〜Ｍ８を非
飽和領域で動作させる。即ち、MOSトランジス
タが非飽和領域で動作する場合、トランジスタＭ
５を例にとると、電流IM5は式(9)で与えられる。 In order to obtain the current-voltage relational expressions given by equations (1) and (2), set V L close to the ground potential and V H the power supply voltage.
Set near V DD to operate transistors M5 to M8 in the non-saturation region. That is, when the MOS transistor operates in the non-saturation region, the transistor M
5 as an example, the current I M5 is given by equation (9).
IM5＝Ｂ（V01−VT−１／2VL）VL ……(9)
ここで、VTはMOSトランジスタのしきい値電
圧、Ｂはチヤンネル長、チヤンネル幅、移動度及
びゲート酸化膜容量から決まる定数である。式(9)
でGm1＝BVL、α＝−VT−1/2VLとすれば、式(1)
に帰する。その他のコンパレータ動作は第１図の
場合と同様である。 I M5 = B (V 01 −V T −1/2V L )V L ...(9) Here, V T is the threshold voltage of the MOS transistor, B is the channel length, channel width, mobility, and gate oxidation. This is a constant determined by the membrane capacitance. Formula (9)
If Gm 1 = BV L and α = −V T −1/2V L , then Equation (1)
Attributable to Other comparator operations are the same as in the case of FIG.
〔発明の効果〕
以上説明したように、本発明によれば、インバ
ータ２個が容量を介して正帰還接続されており、
また同相モード抑圧回路が付加されているため、
オフセツト電圧の小さい高感度な電圧比較ができ
るという利点がある。[Effects of the Invention] As explained above, according to the present invention, two inverters are connected in positive feedback via a capacitor,
Also, since a common mode suppression circuit is added,
This has the advantage of allowing highly sensitive voltage comparisons with small offset voltages.
第１図は本発明の原理的構成を示す回路図、第
２図は第１図に示した電流源の電位関係を示す
図、第３図は第１図に示したコンパレータのタイ
ミングを示す図、第４図はCMOS技術を用いた
具体的構成の回路図、第５図はインバータの伝達
特性図、第６図はインバータを用いた従来のコン
パレータの回路図である。
Va1，Va2……アナログ入力電圧、VREF……参
照電圧、Vio1，Vio2……インバータ入力電圧、
V01，V02……インバータ出力電圧、SW1〜SW8
……スイツチ、２０1，２０2……インバータ、２
１1，２１2，２２1，２２2……容量、２３1，２３
２，２４1，２４2……電流源、φ1，φ2……スイツ
チ駆動用クロツク、Vc……電流源外部制御端子
電圧、VI……電流源の両端にかかる電圧、Ｉ…
…電流源電流値、Ｍ１，Ｍ３，Ｍ５，Ｍ６……Ｎ
チヤンネルMOSトランジスタ、Ｍ２，Ｍ４，Ｍ
７，Ｎ８……ＰチヤンネルMOSトランジスタ、
５１1，５１2，５２1，５２2……容量。
Fig. 1 is a circuit diagram showing the basic configuration of the present invention, Fig. 2 is a diagram showing the potential relationship of the current source shown in Fig. 1, and Fig. 3 is a diagram showing the timing of the comparator shown in Fig. 1. , FIG. 4 is a circuit diagram of a specific configuration using CMOS technology, FIG. 5 is a transfer characteristic diagram of an inverter, and FIG. 6 is a circuit diagram of a conventional comparator using an inverter. Va 1 , Va 2 ... Analog input voltage, V REF ... Reference voltage, V io1 , V io2 ... Inverter input voltage,
V 01 , V 02 ... Inverter output voltage, SW 1 to SW 8
...Switch, 20 1 , 20 2 ...Inverter, 2
1 1 , 21 2 , 22 1 , 22 2 ... Capacity, 23 1 , 23
2 , 24 1 , 24 2 ... Current source, φ 1 , φ 2 ... Switch driving clock, V c ... Current source external control terminal voltage, V I ... Voltage applied across the current source, I...
...Current source current value, M1, M3, M5, M6...N
Channel MOS transistor, M2, M4, M
7, N8...P channel MOS transistor,
51 1 , 51 2 , 52 1 , 52 2 ... Capacity.
Claims (1)
電圧比較器において、 上記第１のアナログ電圧が第１のスイツチ素子
を介して、且つ参照電圧が第３のスイツチ素子を
介して各々片端に接続される第１の容量と、 上記第２のアナログ電圧が第２のスイツチ素子
を介して、且つ上記参照電圧が第４のスイツチ素
子を介して各々片端に接続される第２の容量と、 入力側に上記第１の容量の他端が接続され、出
力側に出力端子と共に第３の容量の片端が接続さ
れ、入出力間に第５のスイツチ素子が接続された
第１のインバータと、 入力側に上記第３の容量の他端が第８のスイツ
チ素子を介して接続されると共に上記第２の容量
の他端が接続され、出力側に出力端子と共に第４
の容量と第７のスイツチ素子の直列回路を介して
上記第１のインバータの入力側が接続され、入出
力間に第６のスイツチ素子が接続された第２のイ
ンバータと、 上記第１のインバータの出力電圧の増加に応じ
て電流が増加する第１の電流源と上記第２のイン
バータの出力電圧の増加に応じて電流が増加する
第２の電流源とを並列接続して成り、上記第１、
第２のインバータの低電源端子と低電源供給端子
との間に接続された第１の同相モード抑圧回路
と、 上記第１のインバータの出力電圧の増加に応じ
て電流が減少する第３の電流源と上記第２のイン
バータの出力電圧の増加に応じて電流が減少する
第４の電流源とを並列接続して成り、上記第１、
第２のインバータの高電源端子と高電源供給端子
との間に接続された第２の同相モード抑圧回路と
を具備し、 プリセツトモードにおいて、上記第３乃至第８
のスイツチ素子をオンさせると共に残りのスイツ
チ素子をオフさせ、 上記プリセツトモードに続くアンプモードにお
いて、上記第１、第２のスイツチ素子をオンさせ
ると共に残りのスイツチ素子をオフさせ、 上記アンプモードに続く正帰還モードにおい
て、上記第１、第２、第７、第８のスイツチ素子
をオンさせると共に残りのスイツチ素子をオフさ
せる ようにしたことを特徴とする電圧比較器。[Claims] 1. In a voltage comparator that compares the magnitude of a first and second analog voltage, the first analog voltage is passed through a first switch element, and the reference voltage is passed through a third switch element. a first capacitor connected to one end of each via a first capacitor; the second analog voltage is connected to one end of the capacitor via a second switch element, and the reference voltage is connected to one end of the capacitor via a fourth switch element. The other end of the first capacitor is connected to the second capacitor and the input side, one end of the third capacitor is connected to the output side along with the output terminal, and a fifth switch element is connected between the input and output. A first inverter, the other end of the third capacitor is connected to the input side via an eighth switch element, and the other end of the second capacitor is connected to the input side, and the fourth capacitor is connected to the output side together with the output terminal.
a second inverter to which the input side of the first inverter is connected via a series circuit of the capacitor and a seventh switch element, and a sixth switch element is connected between the input and output; A first current source whose current increases in accordance with an increase in the output voltage and a second current source whose current increases in accordance with an increase in the output voltage of the second inverter are connected in parallel; ,
a first common mode suppression circuit connected between the low power supply terminal and the low power supply terminal of the second inverter; and a third current whose current decreases in accordance with an increase in the output voltage of the first inverter. source and a fourth current source whose current decreases in accordance with an increase in the output voltage of the second inverter, the first,
a second common mode suppression circuit connected between the high power supply terminal and the high power supply terminal of the second inverter;
In the amplifier mode following the preset mode, turn on the first and second switch elements and turn off the remaining switch elements, and switch to the amplifier mode. A voltage comparator characterized in that in the subsequent positive feedback mode, the first, second, seventh and eighth switch elements are turned on and the remaining switch elements are turned off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040917A JPS61200715A (en) | 1985-03-01 | 1985-03-01 | Voltage comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60040917A JPS61200715A (en) | 1985-03-01 | 1985-03-01 | Voltage comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61200715A JPS61200715A (en) | 1986-09-05 |
| JPH0574966B2 true JPH0574966B2 (en) | 1993-10-19 |
Family
ID=12593850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040917A Granted JPS61200715A (en) | 1985-03-01 | 1985-03-01 | Voltage comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61200715A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06337638A (en) * | 1993-05-28 | 1994-12-06 | Nec Corp | Display device with variable shade length function for display |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565195B2 (en) * | 1986-09-22 | 1996-12-18 | ソニー株式会社 | Chopper type comparator |
| JP3105862B2 (en) * | 1998-02-27 | 2000-11-06 | 日本電気株式会社 | Voltage comparison circuit |
| JP3616353B2 (en) * | 2001-06-14 | 2005-02-02 | Ｎｅｃマイクロシステム株式会社 | Voltage comparison circuit |
| KR100766383B1 (en) * | 2006-08-14 | 2007-10-12 | 주식회사 하이닉스반도체 | Amplification Circuit Of Semiconductor Memory Device |
| JP7356866B2 (en) * | 2019-10-31 | 2023-10-05 | ローム株式会社 | voltage comparator |
-
1985
- 1985-03-01 JP JP60040917A patent/JPS61200715A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06337638A (en) * | 1993-05-28 | 1994-12-06 | Nec Corp | Display device with variable shade length function for display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61200715A (en) | 1986-09-05 |
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