JPH0575014A - 半導体チツプの実装構造 - Google Patents
半導体チツプの実装構造Info
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- JPH0575014A JPH0575014A JP3234307A JP23430791A JPH0575014A JP H0575014 A JPH0575014 A JP H0575014A JP 3234307 A JP3234307 A JP 3234307A JP 23430791 A JP23430791 A JP 23430791A JP H0575014 A JPH0575014 A JP H0575014A
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- JP
- Japan
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- bare
- wiring board
- semiconductor chip
- mounting structure
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/879—Bump connectors and bond wires
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 各種電子機器の回路構成用に使用されるプリ
ント板ユニットの半導体チップ実装構造に関し、ベアチ
ップを積層して配線基板に実装することによりプリント
板ユニットの小型化と軽量化をはかることを目的とす
る。 【構成】 ベアチップ12の一方の面に形成された接続端
子12-1ａを除く基板12-1の表面に絶縁膜13を施して、露
出した上記接続端子12-1ａから他方の面の該接続端子12
-1ａと対応する位置に導体パターン14を上記絶縁膜13の
表面に形成し、当該導体パターン14と上記接続端子12-1
ａを接続することにより複数個の上記ベアチップ12を積
層して、積層体の一端側に位置する該ベアチップ12の該
接続端子12-1ａとプリント配線基板１のフットパターン
1-1 とを接続して実装する。
ント板ユニットの半導体チップ実装構造に関し、ベアチ
ップを積層して配線基板に実装することによりプリント
板ユニットの小型化と軽量化をはかることを目的とす
る。 【構成】 ベアチップ12の一方の面に形成された接続端
子12-1ａを除く基板12-1の表面に絶縁膜13を施して、露
出した上記接続端子12-1ａから他方の面の該接続端子12
-1ａと対応する位置に導体パターン14を上記絶縁膜13の
表面に形成し、当該導体パターン14と上記接続端子12-1
ａを接続することにより複数個の上記ベアチップ12を積
層して、積層体の一端側に位置する該ベアチップ12の該
接続端子12-1ａとプリント配線基板１のフットパターン
1-1 とを接続して実装する。
Description
【０００１】
【産業上の利用分野】本発明は、各種電子機器の回路構
成用に使用されるプリント板ユニットの半導体チップ実
装構造に関する。
成用に使用されるプリント板ユニットの半導体チップ実
装構造に関する。
【０００２】最近、ハンディータイプの端末機，ワード
プロセッサー，パーソナルコンピューター等の電子機器
は更に小型化と多くの機能が要求されるに伴い、これら
の機器に装着されるプリント板ユニットには多数個の半
導体装置を高密度に実装することが必要となっている。
プロセッサー，パーソナルコンピューター等の電子機器
は更に小型化と多くの機能が要求されるに伴い、これら
の機器に装着されるプリント板ユニットには多数個の半
導体装置を高密度に実装することが必要となっている。
【０００３】そのため、プリント板ユニットの小型化が
はかれる半導体チップ本体（以下ベアチップと略称す
る）をプリント配線基板（以下配線基板と略称する）へ
直接表面実装しているが、これらベアチップを立体的に
高密度実装することができる新しい半導体チップの実装
構造が要求されている。
はかれる半導体チップ本体（以下ベアチップと略称す
る）をプリント配線基板（以下配線基板と略称する）へ
直接表面実装しているが、これらベアチップを立体的に
高密度実装することができる新しい半導体チップの実装
構造が要求されている。
【０００４】
【従来の技術】従来広く使用されている半導体の実装構
造は、図４(b) に示すように例えば四方向フラットリー
ドパッケージタイプ（ＱＦＰ）の半導体装置２において
は、半導体素子2-3 と導通してパッケージ2-1 の側面よ
り突出させて配列した複数本のリード2-2 と対応する位
置に微細幅のフットパターン1-1 を複数個枡形に配列し
た配線基板１に、前記半導体装置２のリード2-2 と当該
フットパターン1-1 を位置合わせして配線基板１に半導
体装置２を載置し、リフローボンディング等により前記
フットパターン1-1 に施した図示していない半田を溶融
して、図４(a) に示すように配線基板１の主面に多数個
の半導体装置２が表面実装されている。
造は、図４(b) に示すように例えば四方向フラットリー
ドパッケージタイプ（ＱＦＰ）の半導体装置２において
は、半導体素子2-3 と導通してパッケージ2-1 の側面よ
り突出させて配列した複数本のリード2-2 と対応する位
置に微細幅のフットパターン1-1 を複数個枡形に配列し
た配線基板１に、前記半導体装置２のリード2-2 と当該
フットパターン1-1 を位置合わせして配線基板１に半導
体装置２を載置し、リフローボンディング等により前記
フットパターン1-1 に施した図示していない半田を溶融
して、図４(a) に示すように配線基板１の主面に多数個
の半導体装置２が表面実装されている。
【０００５】
【発明が解決しようとする課題】以上説明した従来の半
導体装置の実装構造で問題となるのは、第４図(b) に示
すように配線基板１の表面に形成されたフットパターン
1-1 と半導体素子2-3 を覆ったパッケージ2-1 のリード
2-2 を接合することにより多数個の半導体装置２が実装
されているから、この実装される半導体装置２の外形寸
法はパッケージ2-1 により大きくなって実装される配線
基板１も大きくせねばならぬので装置の小型化を阻むと
いう問題が生じている。
導体装置の実装構造で問題となるのは、第４図(b) に示
すように配線基板１の表面に形成されたフットパターン
1-1 と半導体素子2-3 を覆ったパッケージ2-1 のリード
2-2 を接合することにより多数個の半導体装置２が実装
されているから、この実装される半導体装置２の外形寸
法はパッケージ2-1 により大きくなって実装される配線
基板１も大きくせねばならぬので装置の小型化を阻むと
いう問題が生じている。
【０００６】また、半導体素子2-3 を覆うパッケージ2-
1 により半導体装置２が重くなってプリント板ユニット
の重量が増加するという問題も生じていた。本発明は上
記のような問題点に鑑み、ベアチップを積層して配線基
板に実装することによりプリント板ユニットの小型化と
軽量化をはかることができる新しい半導体チップの実装
構造の提供を目的とする。
1 により半導体装置２が重くなってプリント板ユニット
の重量が増加するという問題も生じていた。本発明は上
記のような問題点に鑑み、ベアチップを積層して配線基
板に実装することによりプリント板ユニットの小型化と
軽量化をはかることができる新しい半導体チップの実装
構造の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明は、図１に示すよ
うにベアチップ12の一方の面に形成された接続端子12-1
ａを除く基板12-1の表面に絶縁膜13を施して、露出した
上記接続端子12-1ａから他方の面の該接続端子12-1ａと
対応する位置に導体パターン14を上記絶縁膜13の表面に
形成し、当該導体パターン14と他のベアチップ12の接続
端子12-1ａを接合することにより複数個の上記ベアチッ
プ12を積層して、積層体の一端側に位置する該ベアチッ
プ12の該接続端子12-1ａとプリント配線基板１のフット
パターン1-1 とを接続して実装する。
うにベアチップ12の一方の面に形成された接続端子12-1
ａを除く基板12-1の表面に絶縁膜13を施して、露出した
上記接続端子12-1ａから他方の面の該接続端子12-1ａと
対応する位置に導体パターン14を上記絶縁膜13の表面に
形成し、当該導体パターン14と他のベアチップ12の接続
端子12-1ａを接合することにより複数個の上記ベアチッ
プ12を積層して、積層体の一端側に位置する該ベアチッ
プ12の該接続端子12-1ａとプリント配線基板１のフット
パターン1-1 とを接続して実装する。
【０００８】
【作用】本発明では、ベアチップ12の基板12-1表面に絶
縁膜13を施して、その絶縁膜13より露出した接続端子12
-1ａと導通して他方の面の当該接続端子12-1ａと対応す
る位置まで導体パターン14を配線し、この導体パターン
14と他のベアチップ12に形成された接続端子12-1ａを接
続することで複数個が積層されるから、その最下層に位
置する該ベアチップ12の該接続端子12-1ａとプリント配
線基板１のフットパターン1-1 と接続することにより、
配線基板１に形成されたそれぞれのフットパターン1-1
に対して複数個のベアチップ12が実装されてプリント板
ユニットの小型化と軽量化をはかることが可能となる。
縁膜13を施して、その絶縁膜13より露出した接続端子12
-1ａと導通して他方の面の当該接続端子12-1ａと対応す
る位置まで導体パターン14を配線し、この導体パターン
14と他のベアチップ12に形成された接続端子12-1ａを接
続することで複数個が積層されるから、その最下層に位
置する該ベアチップ12の該接続端子12-1ａとプリント配
線基板１のフットパターン1-1 と接続することにより、
配線基板１に形成されたそれぞれのフットパターン1-1
に対して複数個のベアチップ12が実装されてプリント板
ユニットの小型化と軽量化をはかることが可能となる。
【０００９】
【実施例】以下図１〜図3 について本発明の実施例を詳
細に説明する。図１は第一実施例による半導体チップの
実装構造を示す側断面図、図２は第二実施例の実装構造
を示す側断面図、図３は第二実施例に使用するベアチッ
プのスルーホール形成方法を説明する工程順側断面図を
示し、図中において、図４と同一部材には同一記号が付
してあるが、その他の12は第一実施例の実装構造に使用
するベアチップ，22は第二実施例の実装構造に使用する
ベアチップである。
細に説明する。図１は第一実施例による半導体チップの
実装構造を示す側断面図、図２は第二実施例の実装構造
を示す側断面図、図３は第二実施例に使用するベアチッ
プのスルーホール形成方法を説明する工程順側断面図を
示し、図中において、図４と同一部材には同一記号が付
してあるが、その他の12は第一実施例の実装構造に使用
するベアチップ，22は第二実施例の実装構造に使用する
ベアチップである。
【００１０】ベアチップ12は、図１に示すように単結晶
シリコン等よりなる薄い基板12-1の中央部に半導体素子
の集積回路を形成して、周縁に集積回路から引き出され
た複数個の接続端子12-1ａが配設された半導体装置の素
子本体である。
シリコン等よりなる薄い基板12-1の中央部に半導体素子
の集積回路を形成して、周縁に集積回路から引き出され
た複数個の接続端子12-1ａが配設された半導体装置の素
子本体である。
【００１１】上記部材を使用した第一実施例による半導
体チップの実装構造は、図１(a) に示すようにベアチッ
プ12の基板12-1の一方の面に形成された接続端子12-1ａ
を除く全表面に絶縁樹脂よりなる絶縁膜13を施すことに
より当該接続端子12-1ａを露出させ、この絶縁膜13の表
面から露出した前記接続端子12-1ａと導通させて当該接
続端子12-1ａと対応する位置の他方の面までエポキシ系
の導電性塗料により導体パターン14を形成する。
体チップの実装構造は、図１(a) に示すようにベアチッ
プ12の基板12-1の一方の面に形成された接続端子12-1ａ
を除く全表面に絶縁樹脂よりなる絶縁膜13を施すことに
より当該接続端子12-1ａを露出させ、この絶縁膜13の表
面から露出した前記接続端子12-1ａと導通させて当該接
続端子12-1ａと対応する位置の他方の面までエポキシ系
の導電性塗料により導体パターン14を形成する。
【００１２】そして、上記接続端子12-1ａを同一方向に
して複数個のベアチップ12とＴＡＢによりリード12-2を
設けたベアチップ12' とを、導体パターン14と接続端子
12-1ａまたはそれぞれの導体パターン14を接続してベア
チップ12，12' の積層体を形成し、この積層体の接続端
子12-1ａを上向きにして最下層に位置する該ベアチップ
12' のボンディング等により配線されたリード12-2をプ
リント配線基板１のフットパターン1-1 へ結合すること
により実装する。
して複数個のベアチップ12とＴＡＢによりリード12-2を
設けたベアチップ12' とを、導体パターン14と接続端子
12-1ａまたはそれぞれの導体パターン14を接続してベア
チップ12，12' の積層体を形成し、この積層体の接続端
子12-1ａを上向きにして最下層に位置する該ベアチップ
12' のボンディング等により配線されたリード12-2をプ
リント配線基板１のフットパターン1-1 へ結合すること
により実装する。
【００１３】また、図１(b) に示すように接続端子12-1
ａを同一方向にして複数個の上記ベアチップ12を導体パ
ターン14で接続して積層し、この積層体の上記接続端子
12-1ａを下向きにして最下層に位置する該ベアチップ12
の接続端子12-1ａ，または当該導体パターン14と配線基
板１のフットパターン1-1 を導電性接着剤15により結合
して実装する。
ａを同一方向にして複数個の上記ベアチップ12を導体パ
ターン14で接続して積層し、この積層体の上記接続端子
12-1ａを下向きにして最下層に位置する該ベアチップ12
の接続端子12-1ａ，または当該導体パターン14と配線基
板１のフットパターン1-1 を導電性接着剤15により結合
して実装する。
【００１４】第二実施例に使用するベアチップ22の形成
方法は、図３(a) に示すように単結晶シリコンより例え
ば４００μｍの板厚に成形したベアチップの基板22-1の
一方の面にエッチングレジスト22-4を塗布し、表裏導通
を必要とする位置に例えば１００μｍ径の当該エッチン
グレジスト22-4を除去して、真空槽内でエッチングによ
り図３(b) に示す如く１００μｍ径で深さ３２０μｍの
スルーホール22-1ｂを穿設し、図３(c) に示す如く前記
エッチングレジスト22-4を除去した後に、蒸着等により
スルーホール22-1ｂ内に表裏導通導体22-1ｄを充填する
とともに入り口に１５０μｍ径の電極パッド22-1ｃを形
成する。
方法は、図３(a) に示すように単結晶シリコンより例え
ば４００μｍの板厚に成形したベアチップの基板22-1の
一方の面にエッチングレジスト22-4を塗布し、表裏導通
を必要とする位置に例えば１００μｍ径の当該エッチン
グレジスト22-4を除去して、真空槽内でエッチングによ
り図３(b) に示す如く１００μｍ径で深さ３２０μｍの
スルーホール22-1ｂを穿設し、図３(c) に示す如く前記
エッチングレジスト22-4を除去した後に、蒸着等により
スルーホール22-1ｂ内に表裏導通導体22-1ｄを充填する
とともに入り口に１５０μｍ径の電極パッド22-1ｃを形
成する。
【００１５】そして、図３(d) に示すように表裏導通導
体22-1ｄが充填された基板22-1の下面，即ち電極パッド
22-1ｃに対して反対側の面を１００μｍ研磨することに
より表裏導通導体22-1ｄの端面を露出させ、その後にこ
の基板22-1の表面に半導体素子の集積回路を形成してそ
れぞれの接続端子に複数本の微細なリードをＡＴＢによ
って配線するとともに、上記電極パッド22-1ｃの上，ま
たは表裏導通導体22-1ｄを端面に半田等による接続バン
プを形成している。
体22-1ｄが充填された基板22-1の下面，即ち電極パッド
22-1ｃに対して反対側の面を１００μｍ研磨することに
より表裏導通導体22-1ｄの端面を露出させ、その後にこ
の基板22-1の表面に半導体素子の集積回路を形成してそ
れぞれの接続端子に複数本の微細なリードをＡＴＢによ
って配線するとともに、上記電極パッド22-1ｃの上，ま
たは表裏導通導体22-1ｄを端面に半田等による接続バン
プを形成している。
【００１６】このベアチップ22を使用した第二実施例に
よる半導体チップの実装構造は、図２に示すようにリー
ド22-2の配線側を同一方向にして表裏導通導体22-1ｄの
接続バンプ22-3により複数個のベアチップ22を接続して
積層し、この積層されたベアチップ22のリード22-2を上
向きにして最下層のベアチップ22を接着剤等により配線
基板１に固着して、各ベアチップ22のリード22-2をボン
ディング等により前記配線基板１のフットパターン1-1
に接続している。
よる半導体チップの実装構造は、図２に示すようにリー
ド22-2の配線側を同一方向にして表裏導通導体22-1ｄの
接続バンプ22-3により複数個のベアチップ22を接続して
積層し、この積層されたベアチップ22のリード22-2を上
向きにして最下層のベアチップ22を接着剤等により配線
基板１に固着して、各ベアチップ22のリード22-2をボン
ディング等により前記配線基板１のフットパターン1-1
に接続している。
【００１７】
【発明の効果】以上の説明から明らかなように本発明に
よれば極めて簡単な構成で、配線基板に形成されたそれ
ぞれのフットパターンに対して複数個のベアチップが実
装されるからプリント板ユニットの小型化と軽量化をは
かることができる等の利点があり、著しい経済的及び、
信頼性向上の効果が期待できる半導体チップの実装構造
を提供することができる。
よれば極めて簡単な構成で、配線基板に形成されたそれ
ぞれのフットパターンに対して複数個のベアチップが実
装されるからプリント板ユニットの小型化と軽量化をは
かることができる等の利点があり、著しい経済的及び、
信頼性向上の効果が期待できる半導体チップの実装構造
を提供することができる。
【図１】 本発明の第一実施例による半導体チップの実
装構造を示す拡大側断面図である。
装構造を示す拡大側断面図である。
【図２】 第二実施例の実装構造を示す拡大側断面図で
ある。
ある。
【図３】 第二実施例に使用するベアチップのスルーホ
ール形成方法を説明する工程順側断面図である。
ール形成方法を説明する工程順側断面図である。
【図４】 従来の半導体実装構造を示す斜視図である。
１は配線基板、1-1 はフットパターン、12, 12',22はベ
アチップ、12-1, 22-1は基板、 12-1
ａ，22-1ａは接続端子、12-2, 22-2はリード、13は絶縁
膜、14は導体パターン、15は導電性接着剤、22-1ｂはス
ルーホール22-1ａ、 22-1ｃは電極パッド、22-1
ｄは表裏導通導体、22-3は接続バンプ、22-4はエッチン
グレジスト、
アチップ、12-1, 22-1は基板、 12-1
ａ，22-1ａは接続端子、12-2, 22-2はリード、13は絶縁
膜、14は導体パターン、15は導電性接着剤、22-1ｂはス
ルーホール22-1ａ、 22-1ｃは電極パッド、22-1
ｄは表裏導通導体、22-3は接続バンプ、22-4はエッチン
グレジスト、
Claims (3)
- 【請求項１】 ベアチップ(12)の一方の面に形成され
た接続端子(12-1a)を除く基板(12-1)の表面に絶縁膜(1
3)を施して、露出した上記接続端子(12-1a)から他方の
面の該接続端子(12-1a) と対応する位置に導体パターン
(14)を上記絶縁膜(13)の表面に形成し、当該導体パター
ン(14)と上記接続端子(12-1a) またはそれぞれの該導体
パターン(14)を接続することにより複数個の上記ベアチ
ップ(12)を積層して、積層体の一端側に位置する該ベア
チップ(12)とプリント配線基板(1) のフットパターン(1
-1) とを接続して実装したことを特徴とする半導体チッ
プの実装構造。 - 【請求項２】 基板(22-1)に形成された表裏導通導体
(22-1d) の接続バンプ(22-3)により複数個のベアチップ
(22)を接続することによりリード(22-2)を同一方向に向
けて積層し、当該積層体の一端側に位置する該ベアチッ
プ(22)の背面を絶縁性接着剤によりプリント配線基板
(1) に固着するとともに、当該プリント配線基板(1) の
フットパターン(1-1) に各該リード(22-2)を接続したこ
とを特徴とする請求項１記載の半導体チップの実装構
造。 - 【請求項３】 ベアチップ(22)を形成する基板(22-1)
の一方の面にエッチングレジスト(22-4)を塗布してエッ
チングにより一定深さのスルーホール(22-1b) を形成
し、当該スルーホール(22-1b) に表裏導通導体(22-1d)
を充填して当該基板(22-1)の他方の面を研磨することに
より表裏導通導体(22-1d) の端面を露出させ、上記基板
(22-1)の中央部に半導体の集積回路を形成するとともに
周縁に複数個の接続端子を形成して微細なリードを配線
し、他方の面より露出した上記表裏導通導体(22-1d) の
端面に接続バンプ(22-3)を設けたことを特徴とする請求
項２記載の半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234307A JP2988045B2 (ja) | 1991-09-13 | 1991-09-13 | ベアチップの構造およびベアチップの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234307A JP2988045B2 (ja) | 1991-09-13 | 1991-09-13 | ベアチップの構造およびベアチップの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575014A true JPH0575014A (ja) | 1993-03-26 |
| JP2988045B2 JP2988045B2 (ja) | 1999-12-06 |
Family
ID=16968953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234307A Expired - Lifetime JP2988045B2 (ja) | 1991-09-13 | 1991-09-13 | ベアチップの構造およびベアチップの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988045B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517057A (en) * | 1994-12-20 | 1996-05-14 | International Business Machines Corporation | Electronic modules with interconnected surface metallization layers |
| US5804004A (en) * | 1992-05-11 | 1998-09-08 | Nchip, Inc. | Stacked devices for multichip modules |
| US6005778A (en) * | 1995-06-15 | 1999-12-21 | Honeywell Inc. | Chip stacking and capacitor mounting arrangement including spacers |
| US6693358B2 (en) | 2000-10-23 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device |
| WO2005093834A1 (ja) * | 2004-03-25 | 2005-10-06 | Nec Corporation | チップ積層型半導体装置 |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7226809B2 (en) | 2002-06-18 | 2007-06-05 | Micron Technology, Inc. | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assemblies and packages including such semiconductor devices or packages and associated methods |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804004A (en) * | 1992-05-11 | 1998-09-08 | Nchip, Inc. | Stacked devices for multichip modules |
| US5517057A (en) * | 1994-12-20 | 1996-05-14 | International Business Machines Corporation | Electronic modules with interconnected surface metallization layers |
| US6005778A (en) * | 1995-06-15 | 1999-12-21 | Honeywell Inc. | Chip stacking and capacitor mounting arrangement including spacers |
| US6693358B2 (en) | 2000-10-23 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device |
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