JPH0575131A - 半導体素子 - Google Patents
半導体素子Info
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- JPH0575131A JPH0575131A JP3235209A JP23520991A JPH0575131A JP H0575131 A JPH0575131 A JP H0575131A JP 3235209 A JP3235209 A JP 3235209A JP 23520991 A JP23520991 A JP 23520991A JP H0575131 A JPH0575131 A JP H0575131A
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
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- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
- H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】転流の際のスイッチングのタイミングを調整す
るのに有用な寄生ダイオードを流れる電流を検知可能に
してスイッチング損失を低減する。 【構成】寄生ダイオードが半導体基体の第一導電型の第
一領域と、その表面層内に形成される第二導電型の第二
領域とからなる場合、その第二領域と導電型, 不純物濃
度, 深さを同じくする第三領域を第一領域の表面層内に
形成し、それに接触する電極から第一, 第三領域からな
るセンスダイオードを流れる電流を引き出して測定し、
それより寄生ダイオードに流れる電流を検知する。
るのに有用な寄生ダイオードを流れる電流を検知可能に
してスイッチング損失を低減する。 【構成】寄生ダイオードが半導体基体の第一導電型の第
一領域と、その表面層内に形成される第二導電型の第二
領域とからなる場合、その第二領域と導電型, 不純物濃
度, 深さを同じくする第三領域を第一領域の表面層内に
形成し、それに接触する電極から第一, 第三領域からな
るセンスダイオードを流れる電流を引き出して測定し、
それより寄生ダイオードに流れる電流を検知する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体変換装置に用い
られる半導体スイッチング素子で、半導体基体内部に形
成された第一導電型の領域と第二導電型の領域よりなる
寄生ダイオードが存在する半導体素子に関する。
られる半導体スイッチング素子で、半導体基体内部に形
成された第一導電型の領域と第二導電型の領域よりなる
寄生ダイオードが存在する半導体素子に関する。
【０００２】
【従来の技術】半導体変換装置においては、構成要素で
ある半導体素子をスイッチングすることにより素子の間
に電流の移りかわり、すなわち転流を起こさせる際に、
スイッチング損失を少なくするために半導体素体内に存
在する寄生ダイオードに流れる電流を検知してスイッチ
ングのタイミングを決めることが有効であることが知ら
れている。寄生ダイオードは、電圧駆動のＭＯＳ型半導
体素子では第一導電型の領域とその表面層内に形成され
た第二導電型のチャネル領域とにより、電流駆動のバイ
ポーラ型半導体素子では第一導電型の領域とその表面層
内に形成された第二導電型のベース領域により構成され
る。しかし、そのような寄生ダイオードを流れる電流を
検知することは難しく、スイッチングのタイミングを調
整するには、半導体素子で回路を組んで確認することな
どで行っていた。
ある半導体素子をスイッチングすることにより素子の間
に電流の移りかわり、すなわち転流を起こさせる際に、
スイッチング損失を少なくするために半導体素体内に存
在する寄生ダイオードに流れる電流を検知してスイッチ
ングのタイミングを決めることが有効であることが知ら
れている。寄生ダイオードは、電圧駆動のＭＯＳ型半導
体素子では第一導電型の領域とその表面層内に形成され
た第二導電型のチャネル領域とにより、電流駆動のバイ
ポーラ型半導体素子では第一導電型の領域とその表面層
内に形成された第二導電型のベース領域により構成され
る。しかし、そのような寄生ダイオードを流れる電流を
検知することは難しく、スイッチングのタイミングを調
整するには、半導体素子で回路を組んで確認することな
どで行っていた。
【０００３】
【発明が解決しようとする課題】上記のように、実際に
回路を組んでスイッチングのタイミングを確認すること
は多くの労力を必要とする。従って本発明の目的は、半
導体基体内部に存在する寄生ダイオードに流れる電流を
容易に検知して、半導体変換装置のスイッチング損失を
低減できる半導体素子を提供することにある。
回路を組んでスイッチングのタイミングを確認すること
は多くの労力を必要とする。従って本発明の目的は、半
導体基体内部に存在する寄生ダイオードに流れる電流を
容易に検知して、半導体変換装置のスイッチング損失を
低減できる半導体素子を提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体の第一導電型の第一領域と
その第一領域の表面層内に選択的に第二導電型の第二領
域が形成され、少なくとも第二領域に接触する電極が半
導体基体表面上に設けられる半導体素子において、半導
体基体の表面層内に第二領域と導電型, 不純物濃度およ
び深さを同じくする第三領域が選択的に形成され、半導
体基体の表面上にその第三領域に接触する別の電極が設
けられたものとする。そして、本発明は、第二領域の表
面層内に第一導電型の第四領域が形成され、半導体基体
表面上に第二領域の第一領域および第四領域にはさまれ
た部分上に絶縁膜を介して配置されるゲート電極ならび
に第一領域および第三領域に共通に接触する主電極が設
けられたＭＯＳ型半導体素子においても、また、半導体
基体表面上に第一領域および第二領域にそれぞれ接触す
る電極が設けられたバイポーラ型半導体素子においても
有効である。
めに、本発明は、半導体基体の第一導電型の第一領域と
その第一領域の表面層内に選択的に第二導電型の第二領
域が形成され、少なくとも第二領域に接触する電極が半
導体基体表面上に設けられる半導体素子において、半導
体基体の表面層内に第二領域と導電型, 不純物濃度およ
び深さを同じくする第三領域が選択的に形成され、半導
体基体の表面上にその第三領域に接触する別の電極が設
けられたものとする。そして、本発明は、第二領域の表
面層内に第一導電型の第四領域が形成され、半導体基体
表面上に第二領域の第一領域および第四領域にはさまれ
た部分上に絶縁膜を介して配置されるゲート電極ならび
に第一領域および第三領域に共通に接触する主電極が設
けられたＭＯＳ型半導体素子においても、また、半導体
基体表面上に第一領域および第二領域にそれぞれ接触す
る電極が設けられたバイポーラ型半導体素子においても
有効である。
【０００５】
【作用】第二領域の一部をチャネル領域とするＭＯＳ型
半導体素子の裏面側の主電極に電圧が印加されている状
態で、第一領域と第二領域とによって生ずる寄生ダイオ
ードに電流が流れはじめると、第二領域と導電型, 不純
物濃度および深さを同じくする第三領域と第一領域によ
り形成したセンスダイオードにも対応する電流が流れは
じめ、その電流を主素子の電極と別の電極より取出して
測定することにより、寄生ダイオードに流れる電流を検
知することが可能となり、スイッチングのタイミングを
とることができる。主ＭＯＳ型半導体素子の動作電流は
このセンスダイオード部には流れず、これによる影響を
受けることはない。
半導体素子の裏面側の主電極に電圧が印加されている状
態で、第一領域と第二領域とによって生ずる寄生ダイオ
ードに電流が流れはじめると、第二領域と導電型, 不純
物濃度および深さを同じくする第三領域と第一領域によ
り形成したセンスダイオードにも対応する電流が流れは
じめ、その電流を主素子の電極と別の電極より取出して
測定することにより、寄生ダイオードに流れる電流を検
知することが可能となり、スイッチングのタイミングを
とることができる。主ＭＯＳ型半導体素子の動作電流は
このセンスダイオード部には流れず、これによる影響を
受けることはない。
【０００６】また、第二領域をベース領域とするトラン
ジスタのようなバイポーラ型半導体素子の裏面側の電極
(コレクタ電極) に電圧が印加された状態で、第一領域
と第二領域とによって生ずる寄生ダイオードに流れ始め
ると、第二領域と導電型, 不純物濃度および深さを同じ
くする第三領域と第一領域により形成したセンスダイオ
ードにも対応する電流が流れ始め、この電流を主素子の
電極と別の電極より取出して測定することにより、寄生
ダイオードを流れる電流を検知することが可能となり、
スイッチングのタイミングをとることができる。
ジスタのようなバイポーラ型半導体素子の裏面側の電極
(コレクタ電極) に電圧が印加された状態で、第一領域
と第二領域とによって生ずる寄生ダイオードに流れ始め
ると、第二領域と導電型, 不純物濃度および深さを同じ
くする第三領域と第一領域により形成したセンスダイオ
ードにも対応する電流が流れ始め、この電流を主素子の
電極と別の電極より取出して測定することにより、寄生
ダイオードを流れる電流を検知することが可能となり、
スイッチングのタイミングをとることができる。
【０００７】
【実施例】以下、図を引用して本発明の実施例について
述べる。図２は本発明の一実施例であるたて型ＭＯＳＦ
ＥＴのチップの平面図であり、図３は比較のために示し
た従来のたて型ＭＯＳＦＥＴのチップの平面図である。
両図においてチップ上面にはソース電極に接続されるソ
ースパッド21とゲート電極にゲートランナー23を介して
接続されるゲートパッド22が設けられているが、図２で
はそのほかに寄生ダイオードセンスパッド24が設けられ
ている。図１(a),(b) はその寄生ダイオードセンスパッ
ド24の近傍を示し、(a) が平面図、(b) が(a) のＡ−Ａ
線断面図である。寄生ダイオードセンスパッド部24の周
囲にあるＭＯＳＦＥＴのセルは、図(b) に示すようにｎ
- シリコン基板１の表面層内に選択的にｐ型チャネル領
域２およびそれに重畳するｐ+ 領域３が形成され、それ
らの表面層内に選択的にｎ+ ソース領域４が形成され、
ｐ領域２のｎ+ 領域４と基板１の露出部との間にはさま
れた部分まで延びるゲート電極５がゲート酸化膜６を介
して設けられる構造を有する。そしてそのＭＯＳＦＥＴ
部分との間の表面に厚いフィールド酸化膜61が存在する
領域にｐ+ 領域３と同時に形成されたｐ+ アノード領域
７によってセンスダイオードが形成されている。ｐ+ 領
域３およびｎ+ ソース領域４に共通に接触するソース電
極11は、ゲート電極６とＰＳＧ膜81で絶縁されている
が、そのソース電極11と同様にAlの蒸着で形成されてア
ノード領域７に接触するアノード電極12を絶縁するＰＳ
Ｇ膜81の下には絶縁膜82が介在している。このアノード
電極12の延長面上が寄生ダイオードセンスパッド24とな
る。なお、ＭＯＳＦＥＴのセルの上にはパッシベーショ
ンのためのSiＮ膜９が被着している。図(a) には各領
域, 各電極および各膜の輪郭を示している。そして、ア
ノード電極12を用いてｐアノード領域７とｎ- 基板１の
間に流れる電流を測定すれば、ｐ+ 領域３とｎ- 基板１
で形成される寄生ダイオードに流れる電流が検知でき
る。
述べる。図２は本発明の一実施例であるたて型ＭＯＳＦ
ＥＴのチップの平面図であり、図３は比較のために示し
た従来のたて型ＭＯＳＦＥＴのチップの平面図である。
両図においてチップ上面にはソース電極に接続されるソ
ースパッド21とゲート電極にゲートランナー23を介して
接続されるゲートパッド22が設けられているが、図２で
はそのほかに寄生ダイオードセンスパッド24が設けられ
ている。図１(a),(b) はその寄生ダイオードセンスパッ
ド24の近傍を示し、(a) が平面図、(b) が(a) のＡ−Ａ
線断面図である。寄生ダイオードセンスパッド部24の周
囲にあるＭＯＳＦＥＴのセルは、図(b) に示すようにｎ
- シリコン基板１の表面層内に選択的にｐ型チャネル領
域２およびそれに重畳するｐ+ 領域３が形成され、それ
らの表面層内に選択的にｎ+ ソース領域４が形成され、
ｐ領域２のｎ+ 領域４と基板１の露出部との間にはさま
れた部分まで延びるゲート電極５がゲート酸化膜６を介
して設けられる構造を有する。そしてそのＭＯＳＦＥＴ
部分との間の表面に厚いフィールド酸化膜61が存在する
領域にｐ+ 領域３と同時に形成されたｐ+ アノード領域
７によってセンスダイオードが形成されている。ｐ+ 領
域３およびｎ+ ソース領域４に共通に接触するソース電
極11は、ゲート電極６とＰＳＧ膜81で絶縁されている
が、そのソース電極11と同様にAlの蒸着で形成されてア
ノード領域７に接触するアノード電極12を絶縁するＰＳ
Ｇ膜81の下には絶縁膜82が介在している。このアノード
電極12の延長面上が寄生ダイオードセンスパッド24とな
る。なお、ＭＯＳＦＥＴのセルの上にはパッシベーショ
ンのためのSiＮ膜９が被着している。図(a) には各領
域, 各電極および各膜の輪郭を示している。そして、ア
ノード電極12を用いてｐアノード領域７とｎ- 基板１の
間に流れる電流を測定すれば、ｐ+ 領域３とｎ- 基板１
で形成される寄生ダイオードに流れる電流が検知でき
る。
【０００８】図４(a),(b) は別の実施例のたて型ＭＯＳ
ＦＥＴにおける寄生ダイオードセンスパッド24の近傍を
示し、図１と共通の部分には同一の符号が付されてい
る。この場合、図１で二つ設けられていたアノード領域
７に対するコンタクトホールが一つになっている。一
方、図５(a),(b) に示すたて型ＭＯＳＦＥＴの実施例で
は、アノード領域７に対するコンタクトホールが10個設
けられている。なお、本発明は上記のＭＯＳＦＥＴに限
らず他のＭＯＳ型半導体素子、例えばＩＧＢＴにおいて
も実施できることはいうまでもない。
ＦＥＴにおける寄生ダイオードセンスパッド24の近傍を
示し、図１と共通の部分には同一の符号が付されてい
る。この場合、図１で二つ設けられていたアノード領域
７に対するコンタクトホールが一つになっている。一
方、図５(a),(b) に示すたて型ＭＯＳＦＥＴの実施例で
は、アノード領域７に対するコンタクトホールが10個設
けられている。なお、本発明は上記のＭＯＳＦＥＴに限
らず他のＭＯＳ型半導体素子、例えばＩＧＢＴにおいて
も実施できることはいうまでもない。
【０００９】図６は本発明の一実施例であるメッシュ型
バイポーラトランジスタチップの平面図であり、図７は
比較のために示した従来のメッシュ型バイポーラトラン
ジスタチップの平面図である。両図において、チップ上
面にはエミッタ電極に接続されるエミッタパッド31とベ
ース電極に接続されるベースパッド32が設けられている
が、図６ではそのほかに寄生ダイオードセンスパッド33
が設けられている。図８(a),(b) ではその寄生ダイオー
ドセンスパッド33近傍のチップ部分を示し、図(b) は図
(a) のＤ−Ｄ線断面図である。図６(b) において、ｎ型
Si基板41の表面層内に複数選択的に設けられたうちの一
つだけ示されたｐベース領域42の表面層内には選択的に
ｎ+ エミッタ領域43が形成され、各領域には表面に被着
する酸化膜44の明けられたコンタクトホールでベース電
極52およびエミッタ電極51が接触している。また、これ
らの電極の上にはパッシベーションSiＮ膜９が被覆して
いる。そして、寄生ダイオードセンスパッドの下には、
ｐベース領域と同時にセンスダイオードのアノード領域
45が形成され、その全面にアノード電極54が接触してい
る。各電極51,52,54はAl蒸着膜のパターニングにより形
成され、その上はパッシベーション用のSiＮ膜９が覆
い、また基板41の裏面にはコレクタ電極53が接触してい
る。このコレクタ電極はセンスダイオードのカソード電
極を兼ねている。図(a) では各領域,各電極および各膜
の輪郭を示している。そして、アノード電極54およびカ
ソード電極53を用いてｐアノード領域45とｎ基板41の間
に流れる電流を測定すれば、ｐベース領域42とｎ基板41
で形成される寄生ダイオードに流れる電流を検知でき
る。
バイポーラトランジスタチップの平面図であり、図７は
比較のために示した従来のメッシュ型バイポーラトラン
ジスタチップの平面図である。両図において、チップ上
面にはエミッタ電極に接続されるエミッタパッド31とベ
ース電極に接続されるベースパッド32が設けられている
が、図６ではそのほかに寄生ダイオードセンスパッド33
が設けられている。図８(a),(b) ではその寄生ダイオー
ドセンスパッド33近傍のチップ部分を示し、図(b) は図
(a) のＤ−Ｄ線断面図である。図６(b) において、ｎ型
Si基板41の表面層内に複数選択的に設けられたうちの一
つだけ示されたｐベース領域42の表面層内には選択的に
ｎ+ エミッタ領域43が形成され、各領域には表面に被着
する酸化膜44の明けられたコンタクトホールでベース電
極52およびエミッタ電極51が接触している。また、これ
らの電極の上にはパッシベーションSiＮ膜９が被覆して
いる。そして、寄生ダイオードセンスパッドの下には、
ｐベース領域と同時にセンスダイオードのアノード領域
45が形成され、その全面にアノード電極54が接触してい
る。各電極51,52,54はAl蒸着膜のパターニングにより形
成され、その上はパッシベーション用のSiＮ膜９が覆
い、また基板41の裏面にはコレクタ電極53が接触してい
る。このコレクタ電極はセンスダイオードのカソード電
極を兼ねている。図(a) では各領域,各電極および各膜
の輪郭を示している。そして、アノード電極54およびカ
ソード電極53を用いてｐアノード領域45とｎ基板41の間
に流れる電流を測定すれば、ｐベース領域42とｎ基板41
で形成される寄生ダイオードに流れる電流を検知でき
る。
【００１０】図９(a),(b) は、別の実施例のバイポーラ
トランジスタにおける寄生ダイオードセンスパッド33の
近傍を示し、図８と共通の部分には同一の符号が付され
ている。この場合はアノード領域45が複数ベース領域42
と同時に形成され、アノード電極54のそれぞれの表面上
に設けられたコンタクトホールで接触し、寄生ダイオー
ドセンスパッド33はその上に存在する。また、図10(a),
(b) に示したのは、アノード領域をベース領域42の延長
部に形成した実施例である。そしてアノード電極54はト
ランジスタ部に近接した位置でそのベース領域42に接触
している。なお、本発明は上記のバイポーラトランジス
タに限らず、他のバイポーラ型半導体素子においても実
施できることはいうまでもない。
トランジスタにおける寄生ダイオードセンスパッド33の
近傍を示し、図８と共通の部分には同一の符号が付され
ている。この場合はアノード領域45が複数ベース領域42
と同時に形成され、アノード電極54のそれぞれの表面上
に設けられたコンタクトホールで接触し、寄生ダイオー
ドセンスパッド33はその上に存在する。また、図10(a),
(b) に示したのは、アノード領域をベース領域42の延長
部に形成した実施例である。そしてアノード電極54はト
ランジスタ部に近接した位置でそのベース領域42に接触
している。なお、本発明は上記のバイポーラトランジス
タに限らず、他のバイポーラ型半導体素子においても実
施できることはいうまでもない。
【００１１】
【発明の効果】本発明によれば、転流時のスイッチング
のタイミングを調整するために検知を必要とする寄生ダ
イオードに流れる電流を、同一半導体基板に同一構成の
センス用ダイオードを形成し、それに接続した別の電極
から電流を取出して測定することにより検知することが
できる。これにより半導体変換装置において、ＭＯＳ型
あるいはバイポーラ型の半導体素子に適合した損失の少
ないタイミングをとることが容易となり、効率を高くす
ることができる。
のタイミングを調整するために検知を必要とする寄生ダ
イオードに流れる電流を、同一半導体基板に同一構成の
センス用ダイオードを形成し、それに接続した別の電極
から電流を取出して測定することにより検知することが
できる。これにより半導体変換装置において、ＭＯＳ型
あるいはバイポーラ型の半導体素子に適合した損失の少
ないタイミングをとることが容易となり、効率を高くす
ることができる。
【図１】本発明の一実施例のたて型ＭＯＳＦＥＴの一部
分を示し、(a) は平面図、(b)は(a) のＡ−Ａ線断面図
分を示し、(a) は平面図、(b)は(a) のＡ−Ａ線断面図
【図２】本発明の実施例のたて型ＭＯＳＦＥＴチップの
平面図
平面図
【図３】従来のたて型ＭＯＳＦＥＴチップの平面図
【図４】本発明の異なる実施例のたて型ＭＯＳＦＥＴの
一部分を示し、(a) は平面図、(b) は(a) のＢ−Ｂ線断
面図
一部分を示し、(a) は平面図、(b) は(a) のＢ−Ｂ線断
面図
【図５】本発明のさらに別の実施例のたて型ＭＯＳＦＥ
Ｔの一部分を示し、(a) は平面図、(b) は(a) のＣ−Ｃ
線断面図
Ｔの一部分を示し、(a) は平面図、(b) は(a) のＣ−Ｃ
線断面図
【図６】本発明の実施例のバイポーラトランジスタチッ
プの平面図
プの平面図
【図７】従来のバイポーラトランジスタチップの平面図
【図８】本発明の一実施例のバイポーラトランジスタの
一部分を示し、(a) は平面図、(b) は(a) のＤ−Ｄ線断
面図
一部分を示し、(a) は平面図、(b) は(a) のＤ−Ｄ線断
面図
【図９】本発明の異なる実施例のバイポーラトランジス
タの一部分を示し、(a) は平面図、(b) は(a) のＥ−Ｅ
線断面図
タの一部分を示し、(a) は平面図、(b) は(a) のＥ−Ｅ
線断面図
【図１０】本発明のさらに別の実施例のバイポーラトラ
ンジスタの一部分を示し、(a) は平面図、(b) は(a) の
Ｆ−Ｆ線断面図
ンジスタの一部分を示し、(a) は平面図、(b) は(a) の
Ｆ−Ｆ線断面図
１ ｎ- Si基板 ２ ｐ型チャネル領域 ３ ｐ+ 領域 ４ ｎ+ ソース領域 ５ ゲート電極 ６ ゲート酸化膜 ７ ｐ+ アノード領域 １１ ソース電極 １２ アノード電極 ２４ 寄生ダイオードセンスパッド ３３ 寄生ダイオードセンスパッド ４１ ｎSi基板 ４２ ｐベース領域 ４３ ｎ+ エミッタ領域 ４５ ｐアノード領域 ５１ エミッタ電極 ５２ ベース電極 ５３ コレクタ電極 ５４ アノード電極
Claims (3)
- 【請求項１】半導体基体に第一導電型の第一領域とその
第一領域の表面層内に選択的に第二導電型の第二領域が
形成され、少なくとも第二領域に接触する電極が半導体
基体表面上に設けられるものにおいて、半導体基体の表
面層内に第二領域と導電型, 不純物濃度および深さを同
じくする第三領域が選択的に形成され、半導体基体の表
面上にその第三領域に接触する別の電極が設けられたこ
とを特徴とする半導体素子。 - 【請求項２】第二領域の表面層内に第一導電型の第四領
域が形成され、半導体基体表面上に第二領域の第一領域
および第四領域にはさまれた部分上に絶縁膜を介して配
置されるゲート電極ならびに第一領域および第三領域に
共通に接触する主電極が設けられた請求項１記載の半導
体素子。 - 【請求項３】半導体基体表面上に第一領域および第二領
域にそれぞれ接触する電極が設けられた請求項１記載の
半導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235209A JPH0575131A (ja) | 1991-09-17 | 1991-09-17 | 半導体素子 |
| EP92308069A EP0534627A1 (en) | 1991-09-17 | 1992-09-04 | Semiconductor element with determination of the switching timing |
| US07/945,719 US5306937A (en) | 1991-09-17 | 1992-09-16 | Semiconductor device having a built-in current-sensing diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235209A JPH0575131A (ja) | 1991-09-17 | 1991-09-17 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575131A true JPH0575131A (ja) | 1993-03-26 |
Family
ID=16982699
Family Applications (1)
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|---|---|---|---|
| JP3235209A Pending JPH0575131A (ja) | 1991-09-17 | 1991-09-17 | 半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0534627A1 (ja) |
| JP (1) | JPH0575131A (ja) |
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- 1992-09-16 US US07/945,719 patent/US5306937A/en not_active Expired - Lifetime
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