JPH0575425A

JPH0575425A - 半導体集積回路装置

Info

Publication number: JPH0575425A
Application number: JP3230537A
Authority: JP
Inventors: Nobuo Ikuta; 信雄生田; Toshihiro Nakayama; 智弘中山; Toyoko Miyashita; 豊子宮下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】プルアップ時及びプルダウン時の内部電源線の
電圧レベルの変動を抑え、かかる内部電源線の電圧レベ
ルの変動による入力信号の誤読込みを防止する。【構成】プルアップ回路は、スレッショルド電圧をＶth
₂₆とするｐＭＯＳ２６と、スレッショルド電圧をＶth₂₇
（＞Ｖth₂₆）とするｐＭＯＳ２７とを並列接続し、これ
らｐＭＯＳ２６、２７のオン、オフをｐＭＯＳ制御信号
ＳＰで制御すると共に、プルダウン回路は、スレッショ
ルド電圧をＶth₂₈とするｎＭＯＳ２８と、スレッショル
ド電圧をＶth₂₉（＞Ｖth₂₈）とするｎＭＯＳ２９とを並
列接続し、これらｎＭＯＳ２８、２９のオン、オフをｎ
ＭＯＳ制御信号ＳＮで制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置など、
半導体集積回路装置に関する。より詳しくは、半導体集
積回路装置が内蔵する出力回路に関する。

【０００２】

【従来の技術】従来、半導体集積回路装置として、図７
にその要部を示すようなものが知られている。図中、１
は半導体集積回路装置本体、２は樹脂などによって封止
された半導体集積回路チップ、３はこの半導体集積回路
チップが内蔵する出力回路である。

【０００３】また、この出力回路３において、４は電源
電圧Ｖcc、例えば、５［Ｖ］を供給する内部電源線、５
は電源電圧Ｖss、例えば、０［Ｖ］を供給する内部電源
線である。

【０００４】また、６はプルアップ回路を構成するｐＭ
ＯＳ、ＳＰはｐＭＯＳ６のオン、オフを制御するｐＭＯ
Ｓ制御信号、７はプルダウン回路を構成するｎＭＯＳ、
ＳＮはｎＭＯＳ７のオン、オフを制御するｎＭＯＳ制御
信号、８はデータＤＯが出力されるデータ出力用のパッ
ドである。

【０００５】また、９は電源電圧Ｖccを供給する外部電
源線、１０は電源電圧Ｖcc用の外部ピン、１１は電源電
圧Ｖcc用のパッド、１２は外部ピン１０とパッド１１と
を結ぶボンディングワイヤである。

【０００６】また、１３は電源電圧Ｖssを供給する外部
電源線、１４は電源電圧Ｖss用の外部ピン、１５は電源
電圧Ｖss用のパッド、１６は外部ピン１４とパッド１５
とを結ぶボンディングワイヤである。また、１７はデー
タ出力用の外部ピン、１８はパッド８と外部ピン１７と
を結ぶボンディングワイヤ、１９は外部負荷である。

【０００７】図８は、出力回路３の動作を説明するため
のタイムチャートであり、ｐＭＯＳ制御信号ＳＰ、ｎＭ
ＯＳ制御信号ＳＮ、出力レベル（外部ピン１７のレベ
ル）、出力回路３から外部負荷１９に流れ込む電流Ｉ
_OUT及び外部負荷１９から出力回路３に流れ込む電流Ｉ
_INを示している。

【０００８】この点について、更に詳しく説明すると、
まず、ｐＭＯＳ制御信号ＳＰ及びｎＭＯＳ制御信号ＳＮ
が共にＨレベルで、ｐＭＯＳ６がオフ、ｎＭＯＳ７がオ
ンの状態から、これらｐＭＯＳ制御信号ＳＰ及びｎＭＯ
Ｓ制御信号ＳＮが、ｎＭＯＳ制御信号ＳＮ→ｐＭＯＳ制
御信号ＳＰの順にＬレベルに反転し、ｎＭＯＳ７がオ
フ、ｐＭＯＳ６がオンに反転すると、外部電源線９か
ら、外部ピン１０、ボンディングワイヤ１２、パッド１
１、内部電源線４、ｐＭＯＳ６、パッド８、ボンディン
グワイヤ１８、外部ピン１７を介して外部負荷１９に電
流Ｉ_OUTが流れ込み、外部負荷１９は充電され、出力レ
ベルは、Ｌレベル（Ｖssレベル）からＨレベル（Ｖccレ
ベル）にプルアップされる。

【０００９】これに対して、ｐＭＯＳ制御信号ＳＰ及び
ｎＭＯＳ制御信号ＳＮが共にＬレベルで、ｐＭＯＳ６が
オン、ｎＭＯＳ７がオフの状態から、これらｐＭＯＳ制
御信号ＳＰ及びｎＭＯＳ制御信号ＳＮが、ｐＭＯＳ制御
信号ＳＰ、ｎＭＯＳ制御信号ＳＮの順にＨレベルに反転
し、ｐＭＯＳ６がオフ、ｎＭＯＳ７がオンに反転する
と、外部負荷１９は放電し、外部負荷１９から、外部ピ
ン１７、ボンディングワイヤ１８、パッド８、ｎＭＯＳ
７、内部電源線５、パッド１５、ボンディングワイヤ１
６及び外部ピン１４を介して外部電源線１３に電流Ｉ_IN
が流れ込み、出力レベルは、Ｈレベル（Ｖccレベル）か
らＬレベル（Ｖssレベル）にプルダウンされる。

【００１０】ここに、半導体記憶装置の場合、従来は、
１ビット出力又は４ビット出力が主流であったが、近年
では、１６ビット出力等、多ビット出力が通常となって
きている。このため、かかる半導体記憶装置において
は、図７に示す出力回路３が内部電源線４と内部電源線
５との間に、例えば、１６個配列されることになる。

【００１１】ここに、例えば、１６個の出力回路３を配
列させた場合において、ボンディングワイヤ１２の抵抗
成分をＲ₁₂、ボンディングワイヤ１６の抵抗成分をＲ₁₆
とすると、プルアップ時、電流Ｉ_OUTが流れる場合に
は、ボンディングワイヤ１２には、ΔＶ₁₂＝Ｒ₁₂×Ｉ
_OUT×１６の電圧降下が生じ、プルダウン時、電流Ｉ_IN
が流れる場合には、ボンディングワイヤ１６には、ΔＶ
₁₆＝Ｒ₁₆×Ｉ_IN×１６の電圧降下が生じる。

【００１２】ここに、電圧降下ΔＶ₁₂は、内部電源線４
の電圧レベルＶccを下降させ、電圧降下ΔＶ₁₆は、内部
電源線５の電圧レベルＶssを上昇させてしまい、入力信
号のＨレベル判定及びＬレベル判定を誤らせ、誤動作を
生じさせてしまう場合があるという問題点があった。

【００１３】ここに、これら電圧降下ΔＶ₁₂、ΔＶ₁₆に
よる誤動作を防止する方法として、従来、次の方法が提
案されている。内部回路の電源変動に対する動作マー
ジンを大きくする。例えば、内部動作を遅くしたり、入
力信号をラッチ回路で記憶させる。電流Ｉ_OUT、Ｉ_IN
のピーク値を小さくする。例えば、外部負荷１９を小さ
くし、あるいは、ｐＭＯＳ６及びｎＭＯＳ７のサイズを
小さくする。ボンディングワイヤ１２、１６の抵抗を
できる限り０［Ω］に近い値とする。

【００１４】しかし、内部回路の電源変動に対する動
作マージンを大きくする方法は、内部信号のタイミング
制御が難しく、また、アクセススピードの遅れを招いて
しまうという不都合がある。また、外部負荷１９を小
さくすることを指定すると、汎用性がなくなるという不
都合があり、また、ｐＭＯＳ６及びｎＭＯＳ７のサイズ
を小さくすると、アクセススピードが遅れたり、負荷を
駆動する能力が低下してしまうという不都合がある。
ボンディングワイヤ１２、１６の抵抗をできる限り０
［Ω］に近い値とすることは、ボンディングワイヤとし
て金Ａuを使用しても難しく、現実には困難である。

【００１５】そこで、また、従来、図９にその要部を示
すような半導体集積回路装置が提案されている。なお、
この図９において、図７に対応する部分には同一符号を
付している。

【００１６】図中、２０は、この半導体集積回路装置が
内蔵する出力回路であり、この出力回路２０は、プルア
ップ回路をｐＭＯＳ２１、２２の並列回路で構成し、こ
れらｐＭＯＳ２１、２２の動作を図１０に示すタイミン
グの異なるｐＭＯＳ制御信号ＳＰ１、ＳＰ２で制御する
と共に、プルダウン回路をｎＭＯＳ２３、２４の並列回
路で構成し、これらｎＭＯＳ２３、２４の動作を図１０
に示すタイミングの異なるｎＭＯＳ制御信号ＳＮ１、Ｓ
Ｎ２で制御するというものである。

【００１７】なお、ｐＭＯＳ２１、２２は、それぞれ、
そのサイズ（Ｗ／Ｌ＝チャネル幅／チャネル長）を図７
に示すｐＭＯＳ６の１／２とされ、その合計サイズをｐ
ＭＯＳ６と同一とされている。また、ｎＭＯＳ２３、２
４は、それぞれ、そのサイズを図７に示すｎＭＯＳ７の
１／２とされ、その合計サイズをｎＭＯＳ７と同一とさ
れている。

【００１８】図１０は、この出力回路２０の動作を説明
するためのタイムチャートであり、ｐＭＯＳ制御信号Ｓ
Ｐ１、ＳＰ２、ｎＭＯＳ制御信号ＳＮ１、ＳＮ２、出力
レベル、ｐＭＯＳ２１を介して外部負荷１９に流れ込む
電流Ｉ_OUT21、ｐＭＯＳ２２を介して外部負荷１９に流
れ込む電流Ｉ_OUT22、電流Ｉ_OUT21と電流Ｉ_OUT22との合
成電流Ｉ_OUT、ｎＭＯＳ２３を介して外部負荷１９から
外部電源線１３に流れ込む電流Ｉ_IN23、ｎＭＯＳ２４を
介して外部負荷１９から外部電源線１３に流れ込む電流
Ｉ_IN24及び電流Ｉ_IN23と電流Ｉ_IN24との合成電流Ｉ_INと
を示している。

【００１９】この点について、更に詳しく説明すると、
ｐＭＯＳ制御信号ＳＰ１、ＳＰ２及びｎＭＯＳ制御信号
ＳＮ１、ＳＮ２が共にＨレベルで、ｐＭＯＳ２１、２２
がオフ、ｎＭＯＳ２３、２４がオンの状態から、これら
ｐＭＯＳ制御信号ＳＰ１、ＳＰ２及びｎＭＯＳ制御信号
ＳＮ１、ＳＮ２が、ｎＭＯＳ制御信号ＳＮ１、ＳＮ２→
ｐＭＯＳ制御信号ＳＰ１→ｐＭＯＳ制御信号ＳＰ２の順
にＬレベルに反転すると、まず、ｎＭＯＳ２３、２４が
オンからオフに反転し、その後、ｐＭＯＳ２１がオフか
らオンに反転し、更に、その後、ｐＭＯＳ２２がオフか
らオンに反転する。

【００２０】ここに、ｐＭＯＳ２１がオフからオンに反
転すると、外部電源線９から外部ピン１０、ボンディン
グワイヤ１２、パッド１１、内部電源線４、ｐＭＯＳ２
１、パッド８、ボンディングワイヤ１８、外部ピン１７
を介して外部負荷１９に電流Ｉ_OUT21が流れ込む。

【００２１】そして、ｐＭＯＳ２２がｐＭＯＳ２１に所
定時間遅れてオフからオンに反転すると、外部電源線９
から外部ピン１０、ボンディングワイヤ１２、パッド１
１、内部電源線４、ｐＭＯＳ２２、パッド８、ボンディ
ングワイヤ１８及び外部ピン１７を介して外部負荷１９
に電流Ｉ_OUT22が流れ込む。

【００２２】したがって、この場合には、外部負荷１９
は、Ｉ_OUT＝Ｉ_OUT21＋Ｉ_OUT22なる電流によって充電さ
れ、出力レベルは、Ｌレベル（Ｖssレベル）からＨレベ
ル（Ｖccレベル）にプルアップされる。

【００２３】これに対して、ｐＭＯＳ制御信号ＳＰ１、
ＳＰ２及びｎＭＯＳ制御信号ＳＮ１、ＳＮ２が共にＬレ
ベルで、ｐＭＯＳ２１、２２がオン、ｎＭＯＳ２３、２
４がオフの状態から、これらｐＭＯＳ制御信号ＳＰ１、
ＳＰ２及びｎＭＯＳ制御信号ＳＮ１、ＳＮ２が、ｐＭＯ
Ｓ制御信号ＳＰ１、ＳＰ２→ｎＭＯＳ制御信号ＳＮ１→
ｎＭＯＳ制御信号ＳＮ２の順にＨレベルに反転すると、
ｐＭＯＳ２１、２２がオンからオフに反転し、その後、
ｎＭＯＳ２３がオフからオンに反転し、更に、その後、
ｎＭＯＳ２４がオフからオンに反転する。

【００２４】ここに、ｎＭＯＳ２３がオフからオンに反
転すると、外部負荷１９は放電し、外部負荷１９から外
部ピン１７、ボンディングワイヤ１８、パッド８、ｎＭ
ＯＳ２３、内部電源線５、パッド１５、ボンディングワ
イヤ１６及び外部ピン１４を介して外部電源線１３に電
流Ｉ_IN23が流れ込む。

【００２５】そして、ｎＭＯＳ２４がｎＭＯＳ２３に所
定時間遅れてオフからオンに反転すると、外部負荷１９
は放電し、外部負荷１９から外部ピン１７、ボンディン
グワイヤ１８、パッド８、ｎＭＯＳ２４、内部電源線
５、パッド１５、ボンディングワイヤ１６及び外部ピン
１４を介して外部電源線１３に電流Ｉ_IN24が流れ込む。

【００２６】したがって、この場合には、外部負荷１９
は、Ｉ_IN＝Ｉ_IN23＋Ｉ_IN24なる電流によって放電され、
出力レベルは、Ｈレベル（Ｖccレベル）からＬレベル
（Ｖssレベル）にプルダウンされる。

【００２７】かかる半導体集積回路装置によれば、プル
アップ時、ボンディングワイヤ１２には、ｐＭＯＳ２１
を流れる電流Ｉ_OUT21と、ｐＭＯＳ２２を流れる電流Ｉ
_OUT22との合成電流Ｉ_OUTが流れるが、ｐＭＯＳ２１、２
２は、そのサイズを図７に示すｐＭＯＳ６の１／２とさ
れ、その電流能力をｐＭＯＳ６の１／２とされており、
かつ、ｐＭＯＳ制御信号ＳＰ１、ＳＰ２によって、ｐＭ
ＯＳ２１、２２がオンとなるタイミングはずらされ、電
流Ｉ_OUT21と電流Ｉ_OUT22のピークがずれるようにされて
いるので、この場合における電流Ｉ_OUTのピーク値は、
図７の場合よりも小さくなる。この結果、ボンディング
ワイヤ１２の電圧降下ΔＶ₁₂は小さくなり、内部電源線
４の電圧レベルＶccの変動は小さく抑えられる。

【００２８】また、プルダウン時、ボンディングワイヤ
１６には、ｎＭＯＳ２３を流れる電流Ｉ_IN23と、ｎＭＯ
Ｓ２４を流れる電流Ｉ_IN24との合成電流Ｉ_INが流れる
が、ｎＭＯＳ２３、２４は、そのサイズを図７に示すｎ
ＭＯＳ７の１／２とされ、その電流能力をｎＭＯＳ７の
１／２とされており、かつ、ｎＭＯＳ制御信号ＳＮ１、
ＳＮ２によって、ｎＭＯＳ２３、２４がオンとなるタイ
ミングはずらされ、電流Ｉ_IN23と電流Ｉ_IN24のピークが
ずれるようにされているので、この場合における電流Ｉ
_INのピーク値は、図７の場合よりも小さくなる。この結
果、ボンディングワイヤ１６の電圧降下ΔＶ₁₆は小さく
なり、内部電源線５の電圧レベルＶssの変動は小さく抑
えられる。

【００２９】したがって、この半導体集積回路装置によ
れば、内部電源線４、５の電圧レベルＶcc、Ｖssの変動
による入力信号の誤読込みに原因する誤動作を防止する
ことができる。

【００３０】

【発明が解決しようとする課題】しかし、この図９に示
す従来の半導体集積回路装置によれば、プルアップ制御
信号であるｐＭＯＳ制御信号及びプルダウン制御信号で
あるｎＭＯＳ制御信号を増加しなければならず、この
分、これらｐＭＯＳ制御信号及びｎＭＯＳ制御信号のタ
イミング制御が困難になるという問題点があった。

【００３１】本発明は、かかる点に鑑み、プルアップ時
及びプルダウン時の少なくとも一方における内部電源線
の電圧レベルの変動を抑え、かかる内部電源線の電圧レ
ベルの変動による入力信号の誤読込みに原因する誤動作
を防止でき、しかも、プルアップ制御信号及びプルダウ
ン制御信号は、プルアップ回路及びプルダウン回路にそ
れぞれ１個で足りるようにした出力回路を具備してなる
半導体集積回路装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】本発明による半導体集積
回路装置は、第１の内部電源線と出力端子との間にプル
アップ回路を接続すると共に、前記出力端子と前記第１
の内部電源線よりも低電圧の第２の内部電源線との間に
プルダウン回路を接続してなる出力回路を具備して構成
される半導体集積回路装置において、前記プルアップ回
路及び前記プルダウン回路の少なくとも一方は、スレッ
ショルド電圧を異にする複数のＭＯＳトランジスタを並
列接続して構成するというものである。

【００３３】

【作用】本発明においては、プルアップ回路をスレッシ
ョルド電圧を異にする複数のＭＯＳトランジスタを並列
接続して構成する場合には、プルアップ時に生じる内部
電源線の電圧レベルの変動を低く抑えることができる。

【００３４】また、プルダウン回路をスレッショルド電
圧を異にする複数のＭＯＳトランジスタを並列接続して
構成する場合には、プルダウン時に生じる内部電源線の
電圧レベルの変動を低く抑えることができる。

【００３５】また、プルアップ回路及びプルダウン回路
を共にスレッショルド電圧を異にする複数のＭＯＳトラ
ンジスタを並列接続して構成する場合には、プルアップ
時及びプルダウン時に生じる内部電源線の電圧レベルの
変動を低く抑えることができる。

【００３６】

【実施例】以下、図１〜図６を参照して、本発明の第１
実施例〜第３実施例について説明する。なお、図１、図
３、図５、図６において、図７に対応する部分には同一
符号を付し、その重複説明は省略する。

【００３７】第１実施例・・図１〜図４図１は本発明の第１実施例の要部を示す回路図である。
図中、２５は、この第１実施例が具備している出力回路
であり、この出力回路２５においては、プルアップ回路
は、スレッショルド電圧をＶth₂₆とするｐＭＯＳ２６
と、スレッショルド電圧をＶth₂₇（＞Ｖth₂₆）とするｐ
ＭＯＳ２７とを並列接続し、これらｐＭＯＳ２６、２７
のオン、オフ動作をｐＭＯＳ制御信号ＳＰで制御するよ
うに構成されている。

【００３８】また、これらｐＭＯＳ２６、２７は、それ
ぞれ、そのサイズ（Ｗ／Ｌ＝チャネル幅／チャネル長）
を図７に示すｐＭＯＳ６の１／２とされ、その合計サイ
ズをｐＭＯＳ６と同一とされている。

【００３９】また、プルダウン回路は、スレッショルド
電圧をＶth₂₈とするｎＭＯＳ２８と、スレッショルド電
圧をＶth₂₉（＞Ｖth₂₈）とするｎＭＯＳ２９とを並列接
続し、これらｎＭＯＳ２８、２９のオン、オフ動作をｎ
ＭＯＳ制御信号ＳＮで制御するように構成されている。

【００４０】また、これらｎＭＯＳ２８、２９は、それ
ぞれ、そのサイズ（Ｗ／Ｌ＝チャネル幅／チャネル長）
を図７に示すｎＭＯＳ７の１／２とされ、その合計サイ
ズをｎＭＯＳ７と同一とされている。

【００４１】図２は、この第１実施例が内蔵する出力回
路２５の動作を説明するためのタイムチャートであり、
ｐＭＯＳ制御信号ＳＰ、ｎＭＯＳ制御信号ＳＮ、出力レ
ベル、ｐＭＯＳ２６を介して外部負荷１９に流れ込む電
流Ｉ_OUT26、ｐＭＯＳ２７を介して外部負荷１９に流れ
込む電流Ｉ_OUT27、電流Ｉ_OUT26と電流Ｉ_OUT27との合成
電流Ｉ_OUTと、ｎＭＯＳ２８を介して外部負荷１９から
外部電源線１３に流れ込む電流Ｉ_IN28、ｎＭＯＳ２９を
介して外部負荷１９から外部電源線１３に流れ込む電流
Ｉ_IN29及び電流Ｉ_IN28と電流Ｉ_IN29との合成電流Ｉ_INと
を示している。

【００４２】この点について、更に詳しく説明すると、
ｐＭＯＳ制御信号ＳＰ及びｎＭＯＳ制御信号ＳＮが共に
Ｈレベルで、ｐＭＯＳ２６、２７がオフ、ｎＭＯＳ２
８、２９がオンの状態から、これらｐＭＯＳ制御信号Ｓ
Ｐ及びｎＭＯＳ制御信号ＳＮが、ｎＭＯＳ制御信号ＳＮ
→ｐＭＯＳ制御信号ＳＰの順にＬレベルに反転すると、
まず、ｎＭＯＳ２８、２９がオンからオフに反転し、そ
の後、ｐＭＯＳ制御信号ＳＰがＶcc−Ｖth₂₆に下降した
時点で、ｐＭＯＳ２６がオフからオンに反転し、更に、
その後、ｐＭＯＳ制御信号ＳＰがＶcc−Ｖth₂₇に下降し
た時点で、ｐＭＯＳ２７がオフからオンに反転する。

【００４３】ここに、ｐＭＯＳ２６がオフからオンに反
転すると、外部電源線９から、外部ピン１０、ボンディ
ングワイヤ１２、パッド１１、内部電源線４、ｐＭＯＳ
２６、パッド８、ボンディングワイヤ１８及び外部ピン
１７を介して外部負荷１９に電流Ｉ_OUT26が流れ込む。

【００４４】そして、ｐＭＯＳ２７がｐＭＯＳ２６に所
定時間遅れてオフからオンに反転すると、外部電源線９
から、外部ピン１０、ボンディングワイヤ１２、パッド
１１、内部電源線４、ｐＭＯＳ２７、パッド８、ボンデ
ィングワイヤ１８及び外部ピン１７を介して外部負荷１
９に電流Ｉ_OUT27が流れ込む。

【００４５】したがって、この場合には、外部負荷１９
は、Ｉ_OUT＝Ｉ_OUT26＋Ｉ_OUT27なる電流によって充電さ
れ、出力レベルは、Ｌレベル（Ｖssレベル）からＨレベ
ル（Ｖccレベル）にプルアップされる。

【００４６】これに対して、ｐＭＯＳ制御信号ＳＰ及び
ｎＭＯＳ制御信号ＳＮが共にＬレベルで、ｐＭＯＳ２
６、２７がオン、ｎＭＯＳ２８、２９がオフの状態か
ら、ｐＭＯＳ制御信号ＳＰ及びｎＭＯＳ制御信号ＳＮ
が、ｐＭＯＳ制御信号ＳＰ→ｎＭＯＳ制御信号ＳＮの順
にＨレベルに反転すると、まず、ｐＭＯＳ２６、２７が
オンからオフに反転し、その後、ｎＭＯＳ制御信号ＳＮ
がＶth₂₈に上昇した時点で、ｎＭＯＳ２８がオフからオ
ンに反転し、更に、その後、ｎＭＯＳ制御信号ＳＮがＶ
th₂₉に上昇した時点で、ｎＭＯＳ２９がオフからオンに
反転する。

【００４７】ここに、ｎＭＯＳ２８がオフからオンに反
転すると、外部負荷１９は放電し、外部負荷１９から外
部ピン１７、ボンディングワイヤ１８、パッド８、ｎＭ
ＯＳ２８、内部電源線５、パッド１５、ボンディングワ
イヤ１６及び外部ピン１４を介して外部電源線１３に電
流Ｉ_IN28が流れ込む。

【００４８】そして、ｎＭＯＳ２９がｎＭＯＳ２８に所
定時間遅れてオフからオンに反転すると、外部負荷１９
は放電し、外部負荷１９から外部ピン１７、ボンディン
グワイヤ１８、パッド８、ｎＭＯＳ２９、内部電源線
５、パッド１５、ボンディングワイヤ１６及び外部ピン
１４を介して外部電源線１３に電流Ｉ_IN29が流れ込む。

【００４９】したがって、この場合には、外部負荷１９
は、Ｉ_IN＝Ｉ_IN28＋Ｉ_IN29なる電流によって放電され、
出力レベルは、Ｈレベル（Ｖccレベル）からＬレベル
（Ｖssレベル）にプルダウンされる。

【００５０】かかる第１実施例によれば、プルアップ
時、ボンディングワイヤ１２には、ｐＭＯＳ２６を流れ
る電流Ｉ_OUT26と、ｐＭＯＳ２７を流れる電流Ｉ_OUT27と
の合成電流Ｉ_OUTが流れるが、ｐＭＯＳ２６、２７は、
そのサイズを図７に示すｐＭＯＳ６の１／２とされ、そ
の電流能力をｐＭＯＳ６の１／２とされており、かつ、
Ｖth₂₆＜Ｖth₂₇とされ、ｐＭＯＳ２６、２７がオンとな
るタイミングがずれ、電流Ｉ_OUT26と電流Ｉ_OUT27のピー
クがずれるようにされているので、この場合の電流Ｉ
_OUTのピーク値は、図７の場合よりも小さくなる。この
結果、ボンディングワイヤ１２の電圧降下ΔＶ₁₂は小さ
くなり、内部電源線４の電圧レベルＶccの変動は小さく
抑えられる。

【００５１】また、プルダウン時、ボンディングワイヤ
１６には、ｎＭＯＳ２８を流れる電流Ｉ_IN28と、ｎＭＯ
Ｓ２９を流れる電流Ｉ_IN29との合成電流Ｉ_INが流れる
が、ｎＭＯＳ２８、２９は、そのサイズを図７に示すｎ
ＭＯＳ７の１／２とされ、その電流能力をｎＭＯＳ７の
１／２とされており、かつ、Ｖth₂₈＜Ｖth₂₉とされ、ｎ
ＭＯＳ２８、２９がオンとなるタイミングはずらされ、
電流Ｉ_IN28と電流Ｉ_IN29のピークがずれるようにされて
いるので、この場合における電流Ｉ_INのピーク値は、図
７の場合よりも小さくなる。この結果、ボンディングワ
イヤ１６の電圧降下ΔＶ₁₆は小さくなり、内部電源線５
の電圧レベルＶssの変動は小さく抑えられる。

【００５２】したがって、この第１実施例によれば、プ
ルアップ時及びプルダウン時の内部電源線４、５の電圧
レベルＶcc、Ｖssの変動による入力信号の誤読込みに原
因する誤動作を防止することができ、しかも、ｐＭＯＳ
制御信号及びｎＭＯＳ制御信号は、図７の場合と同様
に、プルアップ回路及びプルダウン回路にそれぞれ１個
で足りる。

【００５３】ここに、図３は、この第１実施例における
２個の出力回路２５Ａ、２５Ｂを配列させた場合を示し
ており、図中、２６Ａはスレッショルド電圧をＶth_26A
とするｐＭＯＳ、２７Ａはスレッショルド電圧をＶth
_27A（＞Ｖth_26A）とするｐＭＯＳ、２８Ａはスレッショ
ルド電圧をＶth_28AとするｎＭＯＳ、２９Ａはスレッシ
ョルド電圧をＶth_29A（＞Ｖth_28A）とするｎＭＯＳであ
る。

【００５４】また、２６Ｂはスレッショルド電圧をＶth
_26BとするｐＭＯＳ、２７Ｂはスレッショルド電圧をＶt
h_27B（＞Ｖth_26B）とするｐＭＯＳ、２８Ｂはスレッシ
ョルド電圧をＶth_28BとするｎＭＯＳ、２９Ｂはスレッ
ショルド電圧をＶth_29B（＞Ｖth_28B）とするｎＭＯＳで
ある。

【００５５】なお、ｐＭＯＳ２６Ａは、そのサイズを図
７に示すｐＭＯＳ６の２／３とされ、ｐＭＯＳ２７Ａ
は、そのサイズを図７に示すｐＭＯＳ６の１／３とさ
れ、その合計サイズをｐＭＯＳ６と同一とされている。

【００５６】また、ｎＭＯＳ２８Ａは、そのサイズを図
７に示すｎＭＯＳ７の２／３とされ、ｎＭＯＳ２９Ａ
は、そのサイズを図７に示すｎＭＯＳ７の１／３とさ
れ、その合計サイズをｎＭＯＳ７と同一とされている。

【００５７】また、ｐＭＯＳ２６Ｂは、そのサイズを図
７に示すｐＭＯＳ６の１／３とされ、ｐＭＯＳ２７Ｂ
は、そのサイズを図７に示すｐＭＯＳ６の２／３とさ
れ、その合計サイズをｐＭＯＳ６と同一とされている。

【００５８】また、ｎＭＯＳ２８Ｂは、そのサイズを図
７に示すｎＭＯＳ７の１／３とされ、ｎＭＯＳ２９Ｂ
は、そのサイズを図７に示すｎＭＯＳ７の２／３とさ
れ、その合計サイズをｎＭＯＳ７と同一とされている。

【００５９】また、ＳＰ_A、ＳＰ_Bは図４にそのタイミン
グを示すｐＭＯＳ制御信号、ＳＮ_A、ＳＮ_Bは図４にその
タイミングを示すｎＭＯＳ制御信号であり、この半導体
集積回路装置は、出力回路２５Ａ、２５Ｂの動作をずら
すことによって、ボンディングワイヤ１２、１６に流れ
るＩ_OUT、Ｉ_INのピークを小さく抑えるというものであ
る。

【００６０】この場合、図４に示すような特性を得るこ
とができ、図７に示す従来の半導体集積回路装置が備え
る出力回路３を２個配列させた場合に比較して電流Ｉ
_OUT、Ｉ_INのピークを下げることができる。

【００６１】第２実施例・・図5 図５は、本発明の第２実施例を示す回路図である。図
中、３０は、この第２実施例が具備している出力回路で
あり、この出力回路３０においては、プルアップ回路
は、スレッショルド電圧をＶth₂₆とするｐＭＯＳ２６
と、スレッショルド電圧をＶth₂₇（＞Ｖth₂₆）とするｐ
ＭＯＳ２７とを並列接続し、これらｐＭＯＳ２６、２７
のオン、オフ動作をｐＭＯＳ制御信号ＳＰで制御するよ
うに構成されており、その他については、図７に示す従
来の半導体集積回路装置と同様に構成されている。

【００６２】この第２実施例によれば、プルダウン時に
生じるボンディングワイヤ１６の電圧降下ΔＶ₁₆を小さ
くして、内部電源線５の電圧レベルＶssの変動を小さく
抑えることはできないが、プルアップ時に生じるボンデ
ィングワイヤ１２の電圧降下ΔＶ₁₂を小さくして、内部
電源線４の電圧レベルＶccの変動を小さく抑えることが
でき、しかも、ｐＭＯＳ制御信号及びｎＭＯＳ制御信号
は、図７の場合と同様に、プルアップ回路及びプルダウ
ン回路にそれぞれ１個で足りる。

【００６３】第３実施例・・図６図６は、本発明の第３実施例を示す回路図である。図
中、３１は、この第３実施例が具備している出力回路で
あり、この出力回路３１においては、プルダウン回路
は、スレッショルド電圧をＶth₂₈とするｎＭＯＳ２８
と、スレッショルド電圧をＶth₂₉（＞Ｖth₂₈）とするｎ
ＭＯＳ２９とを並列接続し、これらｎＭＯＳ２８、２９
のオン、オフ動作をｎＭＯＳ制御信号ＳＮで制御するよ
うに構成されており、その他については、図７に示す従
来の半導体集積回路装置と同様に構成されている。

【００６４】この第３実施例によれば、プルアップ時に
生じるボンディングワイヤ１２の電圧降下ΔＶ₁₂を小さ
くして、内部電源線４の電圧レベルＶccの変動を小さく
抑えることはできないが、プルダウン時に生じるボンデ
ィングワイヤ１６の電圧降下ΔＶ₁₆を小さくして、内部
電源線５の電圧レベルＶssの変動を小さく抑えることが
でき、しかも、ｐＭＯＳ制御信号及びｎＭＯＳ制御信号
は、図７の場合と同様に、プルアップ回路及びプルダウ
ン回路にそれぞれ１個で足りる。

【００６５】

【発明の効果】本発明によれば、プルアップ回路及びプ
ルダウン回路の少なくとも一方は、スレッショルド電圧
を異にする複数のＭＯＳトランジスタを並列接続して構
成するとしたので、プルアップ時及びプルダウン時の少
なくとも一方における内部電源線の電圧レベルの変動を
抑え、かかる内部電源線の電圧レベルの変動による入力
信号の誤読込みに原因する誤動作を防止でき、しかも、
プルアップ制御信号及びプルダウン制御信号は、プルア
ップ回路及びプルダウン回路にそれぞれ１個で足りる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す回路図であ
る。

【図２】本発明の第１実施例が内蔵する出力回路の動作
を説明するためのタイムチャートである。

【図３】本発明の第１実施例の応用例を示す回路図であ
る。

【図４】本発明の第１実施例の応用例が具備する出力回
路の動作を説明するためのタイムチャートである。

【図５】本発明の第２実施例の要部を示す回路図であ
る。

【図６】本発明の第３実施例の要部を示す回路図であ
る。

【図７】従来の半導体集積回路装置の一例の要部を示す
回路図である。

【図８】図７に示す従来の半導体集積回路装置が内蔵す
る出力回路の動作を説明するためのタイムチャートであ
る。

【図９】従来の半導体集積回路装置の他の例の要部を示
す回路図である。

【図１０】図９に示す従来の半導体集積回路装置が内蔵
する出力回路の動作を説明するためのタイムチャートで
ある。

【符号の説明】

１半導体集積回路装置本体２半導体集積回路チップ４、５内部電源線８、１１、１５パッド９、１３外部電源線１０、１４、１７外部ピン１２、１６、１８ボンディングワイヤ１９外部負荷２５出力回路２６、２７ｐＭＯＳ２８、２９ｎＭＯＳＳＰｐＭＯＳ制御信号ＳＮｎＭＯＳ制御信号

Claims

【特許請求の範囲】

【請求項１】第１の内部電源線と出力端子との間にプル
アップ回路を接続すると共に、前記出力端子と前記第１
の内部電源線よりも低電圧の第２の内部電源線との間に
プルダウン回路を接続してなる出力回路を具備して構成
される半導体集積回路装置において、前記プルアップ回路及び前記プルダウン回路の少なくと
も一方は、スレッショルド電圧を異にする複数のＭＯＳ
トランジスタを並列接続して構成されていることを特徴
とする半導体集積回路装置。