JPH0575438A - 相補型エミツタフオロワ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】低消費電力で高速動作、さらに高駆動能力のア
クティブプルダウン回路を提供する。詳しくは、カレン
トスイッチの動作電流を低減しても、大きな負荷を、高
速で駆動することを可能にする。また、出力電位を入力
電位より高くできる充電回路を備える。 【構成】互いに極性の異なる２個のバイポーラトランジ
スタＱｎ，Ｑｐの、エミッタを互いに接続し、コレクタ
をそれぞれ対応する電源に接続して成る相補型エミッタ
フォロワにおいて、 一方のトランジスタＱｎのベース
には入力信号を直接入力し、 他方のトランジスタＱｐ
のベースにはコンデンサを介して入力信号を入力し、
かつトランジスタＱｐのベースに、バイアス電流用の電
流源Ｉｐを接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タを使用した相補型エミッタフォロワ回路に係り、特
に、半導体大規模ディジタル集積回路に用いて好適な相
補型エミッタフォロワ回路に関する。

【０００２】

【従来の技術】従来、バイポーラトランジスタを使用し
た回路（即ち、バイポーラのみまたはバイポーラとＣＭ
ＯＳとを組み合わせたＢiＣＭＯＳ回路）において、重
い負荷を駆動する際にはエミッタフォロワ回路（以下、
エミッタフォロワと略記する）を使用するのが一般的で
ある。エミッタフォロワは、例えば図２に示すように、
トランジスタＱと電流源Ｉから成る。勿論、電流源は抵
抗と置き換えることができる。

【０００３】周知のように、エミッタフォロワでは信号
の立上り時にはトランジスタＱが負荷ＣLを充電する。
トランジスタＱから流れる電流はベースエミッタ間の電
圧の指数関数に比例して流れるためベース電圧に比べて
エミッタ電圧の立上りが僅かにでも遅いとベース・エミ
ッタ間電圧が大きくなり大電流が流れ、負荷は急速に充
電される。従って、立上りは非常に高速である。また、
大電流が流れるのは基本的には立上りの過渡時のみであ
るので、低消費電力と高速を両立させ得る。

【０００４】一方、立下り時間は電流源Ｉの電流のみに
よる放電で決まるが、一般にはこの電流は回路動作上常
時流しておく必要があることから、高速化のために電流
を大きくすると消費電力が大きくなる。

【０００５】ところで、ディジタル（パルス）回路では
エミッタフォロワは論理回路の出力段として多用されて
いる。例えば図３のようなＥＣＬ回路（出力部に、エミ
ッタフォロワを有する）は、高速性を重視する計算機特
に大型計算機やスーパーコンピュータではその論理回路
や高速の内部メモリ回路に専ら使用されている。このよ
うなディジタル回路では、立下りを高速化するには少な
くとも立下りの過渡時にのみ大きな電流を流せば良い。
（このように、信号の立下り時の過渡時のみ、大電流を
流す回路を以下ではアクティブ・プルダウン回路と称す
る。） そこで、ＥＣＬでは肯定と否定出力が出ること
を利用して、所望の出力をエミッタフォロワに印加し、
それとは反対極性の出力信号を、コンデンサを介して電
流源トランジスタに印加し、信号の立下り時にのみ電流
源トランジスタを駆動して大電流を流し、負荷を放電す
るアクティブ・プルダウン回路が種々考案されている。

【０００６】図４はそのような従来例の、代表的な回路
（２入力ＯＲ／ＮＯＲ回路）である。（特開昭６１−８
８６１７、特開昭６２−７２２２１参照）。この回路で
は、ＯＲ出力（Ｑ3のコレクタ）をエミッタフォロワ・
トランジスタＱefのベースに印加し、一方、電流源トラ
ンジスタＱISのベースには、結合コンデンサＣCを経て
ＮＯＲ出力（Ｑ1、Ｑ2のコレクタ）を印加している。抵
抗Ｒ3、Ｒ4によって、電流源トランジスタＱISの、定常
状態におけるバイアスが決められる。通常は、定常状態
で、ＱISに電流が極く僅か流れるか、又は全く流れない
ようにバイアスが設定される。ＱISが電流を全く流さな
い場合には例えばＱISと並列に抵抗を、破線で図示する
ように接続したりして、Ｑefから常時僅かに電流を流す
ようにする。エミッタ抵抗Ｒ5はＱISの電流を制限する
ためのものであるが、なくても動作上は特に問題はな
い。

【０００７】図４の回路は次のように動作する。２つの
入力Ｖin1、Ｖin2の片方または両方に高レベルの信号が
印加されるとＱ1またはＱ2または両者がオンとなるの
で、Ｑ3のコレクタは高レベルとなる。高レベルにある
入力がすべて低レベルに切り替わると、ＯＲ出力（Ｑ3
のコレクタ）は低レベルに、ＮＯＲ出力（Ｑ1、Ｑ2のコ
レクタ）は高レベルにそれぞれ切り替わる。高レベルに
切り替わったＮＯＲ信号はコンデンサＣCを経てトラン
ジスタＱISに印加される。その結果、ＱISがオンとなり
大きな電流で負荷ＣLを放電する。従って出力Ｖoutは急
速に立下る。勿論ＱISの高速駆動のためには、ＣCを直
接Ｑ1等のコレクタで駆動せずに、エミッタフォロワを
介して駆動してもよい。又、エミッタフォロワＱefの接
続及び電流源ＱISの駆動信号を逆（ＯＲとＮＯＲの接続
を逆）にすれば、図４とは逆相の出力を得ることができ
る。

【０００８】

【発明が解決しようとする課題】ところで、図４の回路
には基本的な問題点がいくつかある。１つは、立下り及
びサイクルの高速性と、低消費電力性とを同時に達成す
ることが極めて困難なことである。図５の動作波形を参
照しながらこのことを説明する。図５（ａ）は図４の入
力(Ｖin1またはＶin2)の波形である。入力が立下ると、
この入力に応答して、ＮＯＲ出力は同図（ｂ）のように
立上る。図示していないが、ＯＲ側出力（Ｑefのベース
電圧）は立下る。このＮＯＲ信号は結合コンデンサＣC
を経てＱISのベースに印加される。周知のように、信号
はＣ結合により微分されるので、ＱISのベース電圧波形
は同図（ｃ）のようになる。この波形はＣCの値とＱIS
のベース・ノードのインピーダンスの値により決まる。
このベース波形に応答してＱISから放電電流が流れ、出
力Ｖoutは高速で立下る。しかし、負荷ＣLに対してＣC
が所要の値より小さいと、ＣLを充分に放電できないの
で、立ち下がりがあまり高速とならない。一方、負荷Ｃ
Lに対してＣCが所要の値より大き過ぎると、無駄な過大
放電電流が流れ、同図（ｄ）のように出力にアンダーシ
ュートが生ずる。従って、消費電力が大きくなる。ま
た、ＱISが飽和し、低速動作になる可能性が大きくな
る。従って、結合コンデンサＣCの値には負荷ＣLに応じ
て最適値が存在する。大き過ぎても小さ過ぎても都合が
悪い。 続いて入力波形（ａ）が立上ると、ＮＯＲ出力
（ｂ）が立下り、ＱISのベース電圧波形は図５（ｃ）の
ようになる。つまり、立上りの場合はＱISのベース・エ
ミッタ間ダイオードのクランプ効果により同図（ｃ）の
ように電圧が抑えられるが、立下りの場合には電圧を抑
えるものがないので同図（ｃ）の実線のようにＮＯＲ出
力の立下り量とほぼ同じ量だけ立下る。このように立下
り量が多すぎると、後続のパルスが印加された時ベース
電圧はまだ定常状態に戻っていないので、ＱISがオンと
なるまでの遅延が大きくなるとともに、放電電流の量も
少なくなる。つまり、サイクル時間が短いと、放電開始
が遅れるのみならず、十分な放電電流が流れず、後続の
出力電圧の立下りが遅くなる。このようなサイクル依存
性を避けるためには、図４に破線で示すように、ＱISの
ベースにダイオードＤを接続すれば良い。この構成によ
り、立下り時のベース電圧はクランプされ、図５（ｃ）
の破線のようになり、サイクル時間の影響は少なくな
る。しかし、ダイオードを接続しても、定常状態に達す
るまでには、なおかなりの時間がかかる。特に、大きな
負荷容量を駆動するためにＣCを大きくすると定常状態
に戻るまでの時間が大きくなり、サイクル依存性が大き
くなる。サイクル依存性を少なくするには、図４で抵抗
Ｒ3及びＲ4の抵抗値を下げたり、ダイオードＤを定常状
態で導通させておけば良い。しかし、このようにＱISの
バイアス回路を低インピーダンス化することでサイクル
依存性を低減すると消費電力が増加するため、アクティ
ブ・プルダウン回路を用いた効果が少なくなる。

【０００９】図４の回路のもう１つの問題点は、出力Ｖ
outに外部から擾乱が加えられた場合、それを回復する
能力が少ないことである。これを図６を用いて説明す
る。例えば、図６（ａ）のように、出力Ｖoutが高レベ
ルの場合に正極性の雑音が外部から加えられたとする
と、電流源トランジスタＱISはオフであり又エミッタフ
ォロワ・トランジスタＱefには電流を引き抜く能力はな
いため、実線で示すように本来のレベルに戻るまでに非
常に時間がかかる。

【００１０】又、大きな負荷が分布して存在しその時定
数がＥＣＬのスイッチ時間よりもかなり大きい場合、出
力波形は同図（ｂ）に示すように一たん立下ってから再
び持ち上がる。これは、放電電流により出力端近くでは
波形は立下るが、遠端近くの負荷は放電されていないの
で、放電電流が切れた後負荷の時定数で再び立上るから
である。図示した波形は出力端近くの波形であるが、遠
端ではほとんど立下らないうちに放電電流が減少してし
まう。配線が長く抵抗がかなり大きい場合はこのような
場合に相当するので、この場合には図４のようなアクテ
ィブ・プルダウン回路の使用は困難である。

【００１１】一方、これらの問題点、特に図６に関して
述べた問題点を避け得るアクティブ・プルダウン回路の
一種としてｎｐｎトランジスタとｐｎｐトランジスタと
を組み合わせた相補型エミッタフォロワが知られてい
る。図７はこのような相補型エミッタフォロワの一例
（特開昭６３−１７１０２２）の回路図を示す。この回
路では、出力が高レベルに変わるときは、Ｑｎを通して
Ｖout端子が充電される。また出力が低レベルに変わる
ときは、Ｑｐを通してＶout端子が放電される。

【００１２】ところで、ｎｐｎとｐｎｐトランジスタＱ
ｎ、Ｑｐを直列に接続すると各ベースをドライブする電
圧には２ＶBEの電位差をつける必要がある。この例で
は、従来アナログ回路に多用されていたように、カレン
トスイッチ（増幅器）トランジスタのコレクタ負荷と直
列にダイオードを２個接続してその両端の電位差でＱｎ
とＱｐを駆動している。この例では２ＶBEの電位差を得
るのに消費電力の増加は招かない。しかしながら、駆動
トランジスタのコレクタ電圧を、所望の信号振幅＋２Ｖ
BE（すなわち、信号の振幅を０．６Ｖ、ＶBEを０．７Ｖ
として０．６＋１．４＝２Ｖ）も振る必要があることか
ら、遅延時間が大きくなるという問題点がある。又、入
力と出力のレベルが合わないという、論理回路としては
致命的な問題点も持っている。

【００１３】図８（特開昭６１−２３４１２２）では、
カレントスイッチのコレクタ電位を、抵抗とトランジス
タとで適当な電位だけレベルシフトして、ｐｎｐトラン
ジスタＱｐのベース駆動電圧を発生させている。ｎｐｎ
とｐｎｐトランジスタのベース電位を完全に２ＶBE離し
てしまうと、相補型エミッタフォロワに大きな電流が流
れるので、通常この電位差を２ＶBEより僅かに小さく設
定すると都合がよい。このような設定は図７のレベルシ
フト回路（ダイオード２個）では困難である。図８の回
路では、レベルシフト用のトランジスタのベースに接続
されている抵抗の値を適当に選ぶことにより、各々のベ
ース電位を最適の電位に設定できる。しかしながら、こ
の図８の回路では、ｐｎｐトランジスタＱｐの応答を自
由に高速化することはできない。何故なら、Ｑｐの応答
速度は、Ｑｐのベースの時定数で決まり、これはベース
につながる抵抗とキャパシタンスの積で決まる。従って
高速化を目的として時定数を下げるため、抵抗の値を下
げると、レベルシフト回路に流れる電流が増加し、その
電流がカレントスイッチのコレクタ負荷抵抗Ｒ2を経て
流れる。このため出力レベルが低下し、所望のレベルが
得られないからである。出力レベルに影響がでない程度
の電流しかレベルシフト回路に流さないと、ｐｎｐトラ
ンジスタＱｐのベース応答は非常に遅くなり、従って出
力電圧の立下りが非常が遅くなりｐｎｐトランジスタを
用いた利点を発揮できない。

【００１４】図９（特開昭５６−５８３２６）は、レベ
ルシフト回路による出力レベルの低下を伴わずにｐｎｐ
トランジスタＱｐの応答を高速化できる相補型エミッタ
フォロワの一例である。この例では、レベルシフト回路
はエミッタフォロワとダイオードとで構成されており、
負荷抵抗Ｒ2にはレベルシフト回路に流れる電流の１／
ｈFEしか流れないので、レベルシフト回路に十分な電流
を流してＱｐの応答を必要なだけ高速化することができ
る。しかしながら、この図９の回路では、ＱｎとＱｐの
応答を同じにするためにはカレントスイッチに流す電流
とレベルシフト回路に流す電流をほぼ同じにする必要が
あり、これでは図３の場合と消費電力も速度もあまり変
わらないことになってしまう。

【００１５】また、以上の相補型エミッタフォロワでは
出力の電位は入力の電位よりも必ず低くなる。多くの論
理回路では入力の電位（コレクタの電位）は最も高い電
位（０Ｖ）であるので問題はない。しかしコレクタ電位
がこれより低い場合、出力電位を入力よりも高くしたい
場合も多い。従って図９の回路ではこれらの要求に対応
できない問題がある。

【００１６】本発明の目的は、以上の種々の公知例にお
ける問題点を解決することである。すなわち、低消費電
力で高速動作、さらに高駆動能力のアクティブプルダウ
ン回路を提供することである。詳しくは、カレントスイ
ッチの動作電流を低減しても、大きな負荷を、高速で駆
動することが可能な、相補型エミッタフォロワを提供す
ることである。また本発明の他の目的は、出力電位を入
力電位よりも高くできる、充電回路（回路動作的にはア
クティブ・プルアップ回路）を備えた、相補型エミッタ
フォロワを提供することである。

【００１７】

【課題を解決するための手段】上記目的を達成するため
の本発明手段は、互いに極性の異なる２個のバイポーラ
トランジスタ（Ｑn，Ｑp）の、エミッタを互いに接続し
（ＶOUT）、コレクタをそれぞれ対応する電源（ＶCC，
ＶEE）に接続して成る相補型エミッタフォロワにおい
て、一方のトランジスタ（Ｑn）のベース（ＶBn）には
入力信号を直接入力し、他方のトランジスタ（Ｑp）の
ベース（ＶBp）にはコンデンサ（Ｃc）を介して入力信
号を入力し、かつ上記他方のトランジスタ（Ｑp）のベ
ース（ＶBp）に、バイアス電流用の電流源（ＩB）を接
続したことを特徴とする相補型エミッタフォロワとする
ことである。（図１参照）。

【００１８】

【作用】相補型エミッタフォロワの、一方のトランジス
タのベースと入力との間をＣ結合することにより、図４
のようにｎｐｎトランジスタに対してＣ結合した場合の
ようなオーバドライブを生じることなしに、Ｃ負荷を駆
動することができる。従って、不要の電力を消費するこ
とがなく、低消費電力化できる効果がある。

【００１９】また、トランジスタが飽和することがない
ため、高速化できる効果がある。

【００２０】また、本発明の相補型エミッタフォロワの
バイアス回路は、ベース電流を与えるだけである。この
ため従来の相補型エミッタフォロワのように、バイアス
用の回路で高速化のための無駄な電流を流し、多くの電
力を消費することがない。

【００２１】さらにｐｎｐとｎｐｎトランジスタの接続
を逆にすることで、容易に出力電位を入力電位よりも高
くすることが出来る。このため電位の設定の自由度が大
きいという効果がある。 また、ダーリントン接続のエ
ミッタフォロワを簡単に構成できる。（図２４等）。こ
のダーリントン接続の相補型エミッタフォロワでは、大
きなＣ負荷を高速で駆動できる効果がある。また負荷の
影響が入力段に僅かしか及ばないので、カレントスイッ
チ段の電流を低減しても高速動作が可能となり

【００２２】、低消費電力で高速のゲートを実現できる
効果がある。

【実施例】図１は、本発明の一実施例を示す回路図であ
る。この実施例の回路は次のように動作する。まず、カ
レントスイッチの左側の入力ＶINが、高レベルにあると
する。また、右側のトランジスタＱ2のベースには、ＶI
Nとは反対極性の入力ＶIN￣もしくは参照電圧ＶBBが加
えられるものとする。（ここで、ＶIN￣は、ＶINの上に
オーバラインを付した、ＶINバーを表す。） このと
き、左側のトランジスタＱ1はオン、右側のトランジス
タＱ2はオフのため、右側のエミッタフォロワのｎｐｎ
トランジスタＱｎの、ベース電圧ＶBnは高レベルとな
る。さらに、ｐｎｐトランジスタＱｐのベースから、常
時電流ＩBを引いているため、Ｑｐのエミッタには、バ
イアス電流が常時流れている。従ってｎｐｎトランジス
タＱｎには、ｐｎｐトランジスタのバイアス電流ＩBが
そのまま流れている。即ち、相補型エミッタフォロワＱ
ｐ、Ｑｎに対してバイアス電流はＩBのみで決定されて
いる。回路図からわかるように、出力Ｖoutは電圧ＶBn
より１ＶBEだけ低い値となり、Ｑｐのベース電圧ＶBpは
更に１ＶBE低い値となる。従って、結合コンデンサＣC
の両端には２ＶBEの電圧がかかっている。

【００２３】入力ＶINが低レベルに切り替わると、Ｑ2
がオンとなり、そのコレクタ電圧つまり電圧ＶBnは、低
レベルに切り替わる。結合コンデンサＣCはトランジス
タなどの寄生容量に比べて大きく設定されるので、電圧
ＶBnの変化はそのままＶBpの変化として現れる。つま
り、電圧変化の過渡状態においても、結合コンデンサＣ
Cにはいつも２ＶBEが印加されており、その電位差を保
ったまま出力の切り換えが行われる。

【００２４】この実施例において、出力Ｖoutに接続さ
れている負荷容量を駆動するには、結合コンデンサＣC
は、それに十分なだけ大きくなければならない。コンデ
ンサＣCを十分に大きくしても、図１の実施例の回路で
は、図４に関連して述べたようなオーバドライブは起こ
らない。従ってそれによる不都合は生じない。すなわ
ち、ＣCがいくら大きくてもその両端の電位差は２ＶBE
であり、負荷容量の大小には無関係である。つまり、出
力の立下り時には、負荷が大きければそれだけトランジ
スタＱｐからの放電電流が大きくなる。一方負荷が小さ
い場合には、Ｑｐからの放電電流は自動的に小さくな
る。従って、ＣCの大きさとしては、駆動する最大負荷
を十分に駆動できる大きさ以上であればよい。小さい負
荷を駆動する際にはＣCの大きさには特に注意を払う必
要はない（大きいままでよい）。例えば、２pＦ程度ま
での負荷を駆動する場合には結合コンデンサとして０．
５pＦ程度であればよい。０．５pＦの値で、ほぼ０から
２pＦ程度までの範囲の負荷を、非常に高速に駆動でき
る。

【００２５】本実施例の回路構成によれば、バイアス用
の回路の消費電力は非常に少ない。図１の場合、バイア
ス用の回路の消費電力は、相補型エミッタフォロワのベ
ース電流による分だけである。これは相補型エミッタフ
ォロワに僅かのバイアス電流を流しておくために必要で
ある。バイアス電流を僅かでも流しておかないと、スイ
ッチング時間が遅くなる。また本発明で使用しているア
クティブ・プルダウン回路は、ｐｎｐトランジスタを使
用しているので、従来例の問題点である出力端子に乗る
雑音に対して、本質的に強いという利点がある。なお、
コンデンサＣCに蓄積されている電荷は、スイッチング
のたびに少しずつ放電される。図１の破線で示したダイ
オードＤCL1と電源ＶCL1は、この放電で失われた電荷を
補充するためのものである。つまり、放電によりＣCの
電圧が減少すると、低レベルから高レベルへ切り替わっ
たとき、Ｑｐのベース電圧はその分少し高めになる。そ
の分がダイオードＤCL1により本来のレベルにクランプ
される。一般には、このダイオードは、サイクル時間を
高速化するために必要である。しかし、サイクルが十分
に遅い場合には、この充電はＩBにより行われるため、
ダイオードは不必要である。また逆に、バイポーラトラ
ンジスタのＶBEは、大電流が流れる切換時に大きくなる
ため、このときＱｐのベース電圧が定常時より下がる可
能性がある。これを防止するのが、点線で示したＤCL2
とＶCL2で構成した回路である。勿論これらのクランプ
回路は、以上のような不都合が目立たぬ場合は、接続す
る必要はない。

【００２６】図１０は、図１の実施例に用いるバイアス
電流回路の、１実施例を示す回路図である。バイアス電
流を決めるための、ベース電流ＩBの電流源回路であ
る。１０１は、図１においてＩBで示した電流源であ
り、１個のｎｐｎトランジスタＱｎBで構成されてい
る。ｐｎｐトランジスタＱｐBは、図１のｐｎｐトラン
ジスタＱｐと同じ構造、同じ大きさのトランジスタで同
じ特性を持つ。このＱｐBのエミッタに、定電流源１０
２より電流ＩBIASを流す。従って、そのベースからは、
ＩBIASを流すに必要なベース電流ＩBが流れ出す。この
ＩBはダイオード接続したｎｐｎトランジスタＱDに流れ
る。ｎｐｎトランジスタＱｎBをＱDと同じ構造にしてお
けば、そのコレクタにはＱｎBとＱDの大きさの比に比例
した電流が流れる。例えば、大きさが同じならＩBが流
れる。このＩBにより図１の相補型エミッタフォロワに
は所望のバイアス電流ＩBIASが流れる。なお、１０２は
ＩBIASを流すための定電流回路の一例であり、所望の機
能を有する他のどのような定電流回路を使用しても良
い。（ほかの定電流回路の一例として例えば図１１のよ
うなものがある。）図１０の回路は、図１の回路のトラ
ンジスタと同じ（もしくは比例した）大きさのトランジ
スタを使用することにより、所望のバイアス電流ＩBIAS
を得ている。従って図１の回路と図１０の回路を同一チ
ップ上に構成する場合、チップ上でのトランジスタ特性
に、所望のペア性が得られれば良い。従って、ｐｎｐト
ランジスタ及びｎｐｎトランジスタの特性が、ロット間
あるいはチップ間でばらつきがあっても、設計値のＩBI
ASを流すことができる。

【００２７】図１０ではトランジスタＱｐB等は１個の
トランジスタとして図示している。駆動する電流源の数
が少ない場合、例えばｈFEが１００で駆動個数が１０以
下の場合であれば、図１０の回路でよい。しかし、駆動
する電流源の個数が１０より大きくなると電流源トラン
ジスタＱｎBに流れ込むベース電流の総和はＩBに比べて
無視できなくなる。トランジスタのｈFEのばらつきを補
償するためには、ＱDには出来るだけ電流ＩBに近い電流
を流しておく必要がある。しかし、駆動電流が多くなる
とこの条件が成り立たなくなる。そのような場合には、
図１０の電源を多数配置し、１個の電源で駆動する電流
源の個数を少なくするか、または、ＱｐBおよびＱDを例
えばｎ個並列に接続し、並列接続したＱｐBに ｎ x
ＩBIASの電流を流せば良い。

【００２８】図１２は、本発明のアクティブ・プルダウ
ン回路を備えた、相補型エミッタフォロワを使用した、
２入力ＥＣＬゲートの一実施例である。入力が増えた以
外は、図１の実施例と同じ動作であるので、詳細な説明
は省略する。

【００２９】図１３は本発明の他の実施例の回路図であ
る。これは、ｎｐｎトランジスタＱｎのベースに印加さ
れる入力信号ＶIN1と、結合コンデンサＣCを介してｐｎ
ｐトランジスタＱｐのベースに印加される入力信号ＶIN
2の、振幅が異なる場合の実施例である。

【００３０】図１４は、図１３の回路をＥＣＬ回路に適
用した実施例の回路図である。例えば図１等の回路で
は、ｐｎｐトランジスタＱｐのベースに印加される信号
が、ＣCと寄生容量とで分圧されるため、振幅が減少す
ることがある。この振幅減少を、図１３の実施例の回路
をＥＣＬ回路に用いて補償したのが、図１４の実施例で
ある。図１４において、カレントスイッチの負荷抵抗Ｒ
2の適当な点でタップをとり、ｎｐｎトランジスタＱｎ
のベースを駆動している。従って、ｐｎｐトランジスタ
Ｑｐにかかる信号の方がＱｎよりも振幅が大きくなり、
減少分の補償が可能となる。しかし、大抵の応用にはこ
の補償は必要がないので、その場合は勿論使用する必要
はない。

【００３１】図１５は、本発明をＮＴＬゲート回路に適
用した実施例である。破線で示しているのは高速化のた
めのコンデンサであるが、動作上はあってもなくても良
い。ＮＴＬゲートの動作については周知であるのでここ
ではその説明は省く。アクティブ・プルダウン回路の動
作は今までの実施例と同様である。

【００３２】図１６は、本発明の更に他の実施例であ
る。この実施例は、結合コンデンサＣCと並列にバイア
ス回路を挿入した例である。この回路はバイアスの条件
を僅かに補正するための補助であるのでどのようなもの
でも良い。例えば抵抗１個をコンデンサと並列に接続す
ることで、電流源だけのバイアス条件を僅かに変更する
ことができる。このような並列の回路によるバイアス条
件の変更は、僅かにしないと本発明のメリットは得られ
なくなる。

【００３３】図１７は、本発明のエミッタフォロワを、
バイポーラ・トランジスタとＭＯＳトランジスタとで構
成したゲート回路に適用した実施例である。Ｍ1、Ｍ2は
負荷用のＭＯＳであり、Ｍ3は電流源用のＭＯＳであ
る。Ｍ3のゲートには適当な電圧を印加して電流を流
す。これらのＭＯＳトランジスタとしては、エンハンス
メント型、デプリーション型、またはそれらの組み合わ
せのどれであっても良い。相補型エミッタフォロワの動
作はバイポーラのみによるＥＣＬ回路と同じである。

【００３４】図１８は、本発明を、バイポーラとＭＯＳ
で構成したゲート回路に適用した他の実施例である。図
１５のＮＴＬの負荷を、ＭＯＳトランジスタＭ3、Ｍ4に
置き換えたものである。ＭＯＳトランジスタを使用する
ことで、出力の立上りを高速化できる。又、破線で接続
したコンデンサＣＳにより、出力の立ち下がりを高速化
できる。但し、このコンデンサは、動作上はなくても良
い。

【００３５】図１９は、本発明をＣＭＯＳゲートに適用
した実施例である。ゲート部分にもエミッタフォロワに
も、基本的には過渡時にしか大きな電流を流さないの
で、非常に低消費電力で高速の動作を得ることが出来
る。この実施例においては出力はＶCCに比べ１ＶBEだけ
電位が下がっている。その出力と入力とをうまく整合さ
せるには、ＰＭＯＳ Ｍ5、Ｍ6はエンハンスメント型
に、ＮＭＯＳ Ｍ7、Ｍ8はデプレッション型にするのが
好ましい。例えば、出力の振幅が０．８Ｖであるとする
と、Ｍ5、Ｍ6のスレッショルド電圧を例えば−１．０Ｖ
程度に、Ｍ7、Ｍ8のスレッショルド電圧を例えば−１．
４Ｖ程度に設定すると都合がよい。

【００３６】なお、以上の実施例（たとえば図１および
図１０の組合せ等）においては、ｐｎｐトランジスタ
は、コレクタを電源ＶEEに接続した形で使用している。
この場合、ｐｎｐトランジスタのコレクタとｐ基板と
を、分離する必要は無い。

【００３７】図２０は、本発明に使用するｐｎｐトラン
ジスタの１実施例の断面図である。図２０（ａ）は、コ
レクタをｐ型基板と非分離にした構造であり、以上の実
施例に使用できる。図２０（ｂ）は、コレクタを基板と
分離した、通常の構造の縦型ｐｎｐトランジスタであ
る。ｎｐｎトランジスタと同一チップ上に形成する場
合、図２０（ｂ）の構造では、コレクタのｐ層の厚さを
あまり厚くできないため、コレクタ直列抵抗が大きくな
る。このため高性能ｐｎｐトランジスタを、高性能ｎｐ
ｎトランジスタと同時に形成することが比較的困難であ
る。図２０（ａ）の構造ではコレクタはｐ−層とｐ＋層
を用いて、所望の構造が形成できる。このため図２０
（ｂ）の構造に比べ、はるかに高性能のトランジスタを
構成しやすい。以上により、本発明では高性能ｐｎｐト
ランジスタを使用できる利点があり、これにより高速性
能が得られる効果がある。

【００３８】以上の実施例では、ｎｐｎトランジスタの
ベースに入力信号を直接印加し、一方ｐｎｐトランジス
タのベースにコンデンサを介して信号を印加している。
出力電圧はｎｐｎトランジスタのエミッタから出力する
ため、入力電圧よりも低くなる。しかし、回路によって
は入力電圧よりも出力電圧が高い方が望ましい場合があ
る。たとえば、図３等においてコレクタ負荷抵抗が接続
される電源がＶccではなくもっと低い電圧であったり、
カレントスイッチ等がｐｎｐトランジスタで構成されて
いたりして、相補型エミッタフォロワの入力がＶccより
もかなり低い場合は、出力電圧として入力よりも高い電
位が望ましいことが多い。

【００３９】図２１は、そのような場合に適した、本発
明の他の実施例である。この実施例では、入力信号はｐ
ｎｐトランジスタのベースに直接入力され、ｎｐｎトラ
ンジスタのベースには、コンデンサを介して入力されて
いる。バイアス電流を流すためのベース電流源ＩBは、
ｎｐｎトランジスタのベースに接続される。また、出力
Ｖoutをどの電圧レベルまで引き上げるかで電源Ｖcc1、
Ｖcc2を適当に設定する必要がある。これらの電圧は必
要に応じて外部から与えても良いし、または図２３の説
明で後述するように、内部で発生しても良い。クランプ
用ダイオードＤCLの目的は図１等におけるクランプ用ダ
イオードの目的と同じである。この実施例に対するベー
ス電流源としては、以下に示すように、例えば図１０の
ｎｐｎとｐｎｐトランジスタとを交換した回路が使用で
きる。

【００４０】図２２は、図２１の実施例に用いるバイア
ス用電流源の１実施例の回路図である。この回路の動作
は、ｐｎｐとｎｐｎトランジスタを交換し、電源の極性
を逆にすれば、図１０と同じである。詳しい説明は省略
する。ただし、図２１の出力電圧Ｖoutをどこまで持ち
上げるかに応じて、電源Ｖcc1、Ｖc1、Ｖc2として、正
極性の電圧源が必要となる（この事情は図２１の場合と
同様である）。その場合は外部の正極性の電源を使用す
るか、またはチップの内部で発生させる必要がある。チ
ップ内部で正極性の電圧を発生させる方法は周知であ
る。

【００４１】図２３は、図２１および図２２の実施例に
用いる、補助電源の１例の構成図である。図２３では、
電源用の信号発生回路111の出力をコンデンサで交流結
合し、整流回路112で整流し、所望の正極性の直流電圧
を得ている。信号発生回路111としてはどのような回路
を用いても良い。例えば111は、マルチバイブレータで
もよいしリングオッシレータでもよい。また、同期式の
ディジタル回路では、必ずクロック信号が使用されるの
で、図２３の111として、クロック用のバッファ回路を
使用してもよい。また、整流回路112としては所望の電
圧値により単純な整流回路でもよいし必要に応じて二倍
圧、三倍圧整流回路等の適当な倍圧整流回路を使用して
もよい。これらの回路は同業者には周知なので詳しい説
明は省く。

【００４２】ところで、上述の相補型エミッタフォロワ
を使用すると、ＥＣＬ回路の消費電力は、相補型エミッ
タフォロワで低減した分が低減できる。カレントスイッ
チのコレクタ時定数に対する、負荷容量の影響は、エミ
ッタフォロワにより１／ｈFEに低減される。しかし負荷
容量の影響はまだ残っている。従ってさらに高速動作を
行うには、カレントスイッチの動作電流を減らすことは
できない。 また、大きな負荷をさらに高速に駆動する
ためには、瞬間的に大きな電流を負荷に流す必要があ
る。トランジスタの拡散容量は瞬間的な最大電流と定常
電流の差に比例するため、拡散容量も大きくなる。この
ため、高速化のためには、カレントスイッチ部分の電流
を減らすわけにはいかない。またＣ負荷が大きい場合、
Ｃ結合部分に流れる電流が大きくなる。このため、カッ
プリング用のコンデンサの値を大きくする必要があり、
チップ面積も大きくなる。また前述したようにコンデン
サＣCからの放電電流も大きくなり、このためダイオー
ドＤ1も必要になる。

【００４３】図２４は、以上述べた点を改良した、本発
明の他の実施例である。エミッタフォロワをダーリント
ン接続することにより、負荷駆動能力を向上し、特性を
改良している。トランジスタＱ1，Ｑ2，Ｑ3はカレント
スイッチを構成している。Ｑ4，Ｑ5 は、ダーリントン
１段目の相補型エミッタフォロワである。Ｑ6，Ｑ7は、
ダーリントン２段目の相補型エミッタフォロワである。
ＣCはPNPトランジスタＱ5に対する結合コンデンサであ
る。I2はＱ4，Ｑ5のバイアス電流を決める電流源であ
る。Ｑ4，Ｑ5に流れるバイアス電流はダイオードＤ2，
Ｄ3を経て流れる。例えばダイオードＤ2，Ｄ3は、トラ
ンジスタＱ6，Ｑ7と同じ構造、同じサイズのトランジス
タを利用して作る。この場合、Ｑ6，Ｑ7に流れるバイア
ス電流は、Ｑ4，Ｑ5のバイアス電流と同じになる。ま
た、Ｑ6，Ｑ7のエミッタの面積をＤ2，Ｄ3のエミッタ面
積のn倍（n<=1またはn>1）とすれば、トランジスタＱ
6，Ｑ7のバイアス電流をトランジスタＱ4，Ｑ5のn倍に
できる。なお、ダイオードＤ1は放電により減少したＣC
の電荷を補充するもので、図１のダイオードＤ1と同じ
目的のものである。

【００４４】この実施例においては、カレントスイッチ
のコレクタには負荷容量の影響は約１／（ｈFExｈFE）
しか及ばないので、大きな負荷を低消費電力かつ高速で
駆動できる。また、１回のスイッチングにおけるコンデ
ンサからの充放電も少なくなる。このためコンデンサの
値を小さくでき、またダイオードＤ1も通常省略でき
る。

【００４５】図２５は本発明の他の実施例である。ｐｎ
ｐトランジスタＱ5、Ｑ6をダーリントン接続している。
Ｑ7及びダイオードＤ2は、Ｑ4及びＱ5に対するバイアス
回路である。トランジスタの特性のばらつき等があって
も、安定にバイアスするためには、ダイオードＤ2はｐ
ｎｐトランジスタで構成することが望ましい。この場合
も、ｐｎｐトランジスタＱ6のベース電流は極めて小さ
いので、コンデンサＣCの容量は小さくて良い。またダ
イオードＤ1も大抵の場合不要となる。

【００４６】図２６は、ダイオードと並列にコンデンサ
を接続した、本発明のさらに他の実施例である。ダイオ
ードＤ2、Ｄ3と並列にコンデンサＣC2が接続されてい
る。このＣC2はトランジスタＱ7に対する結合コンデン
サである。その目的はトランジスタＱ5に対するコンデ
ンサＣC1と同じである。（しかし通常は、トランジスタ
Ｑ7に対する充放電は、トランジスタＱ5またはダイオー
ドＤ2、Ｄ3により十分に行われる。このためＣC1の場合
と異なり、このコンデンサＣC2は、たいていの場合は必
要ない。）図２７は本発明のさらに他の実施例である。
図２４のダイオードＤ2，Ｄ3を省いたものである。この
場合、トランジスタＱ5，Ｑ6に流れるバイアス電流はト
ランジスタＱ3，Ｑ4に流れるバイアス電流のｈFE倍とな
る。本実施例では、Ｑ3，Ｑ4のバイアス電流がすべてＱ
6のベース電流とならないように、図２４のダイオード
の代わりに点線で示すように抵抗等を接続し電流の１部
をバイパスしても良い。

【００４７】なお、図１から図２７等の実施例では、出
力をカレントスイッチの肯定側からのみ取り出してい
る。もちろん必要に応じて否定側からも取り出してもよ
いことは言うまでもなかろう。 図２８及び図２９は、
本発明をカレントスイッチ以外の論理回路に適用した、
他の実施例である。図２８は、本発明によるダーリント
ン接続の相補型エミッタフォロワを、NTL回路に適用し
た実施例である。また、図２９は、本発明によるダーリ
ントン接続の相補型エミッタフォロワを、ＣMOSゲート
回路に適用した実施例である。

【００４８】これらの実施例では、ｎｐｎ、ｐｎｐトラ
ンジスタともに、ダーリントン接続のトランジスタを使
用している。しかし、結合コンデンサＣCを小さくした
り、クランプ・ダイオードを取ることが目的ならば、図
２５のようにｐｎｐトランジスタのみをダーリントン接
続にすれば良い。これらの実施例から分かるように、本
発明は種々の論理回路に付加しても、効果がえられる。

【００４９】ダーリントン接続した本発明の相補型エミ
ッタフォロワの、バイアス電流を決めるためのベース電
流ＩBの電流源回路は、基本的には図１０に示した電流
源回路と同じでよい。すなわち図１０の101が図２４で
示した電流源Ｉ2であり、ｎｐｎトランジスタＱnB１個
で構成されている。ｐｎｐトランジスタＱpBは、図２４
のｐｎｐトランジスタＱ4と同じ構造、同じ大きさのト
ランジスタで同じ特性を持つと都合がよい。もちろん、
特性が多少異なっていても、動作上はかまわない。この
ｐｎｐトランジスタのコレクタに、定電流源102よりＩB
IASの電流を流す。従って、そのベースからは、コレク
タ電流としてＩBIASを流すに必要なベース電流ＩBが流
れ出す。この電流はダイオード接続したｎｐｎトランジ
スタＱDに流れる。ｎｐｎトランジスタＱnBをＱDと同じ
構造にしておけば、そのコレクタには、ＱnBとＱDの大
きさの比に比例した電流が流れる。例えば、大きさが同
じならＩBが流れる。このベース電流により、図２４の
相補型エミッタフォロワには、所望のバイアス電流ＩBI
ASが流れる。なお、102はＩBIASを流すための定電流回
路の一例であり、ほかのどのような定電流回路を使用し
ても良い。この回路により、ｐｎｐ及びｎｐｎトランジ
スタの特性が、ウェーハ間またはチップ間で相対的にば
らついても、設計値のＩBIASを流し得る。

【００５０】図３０は、ダーリントン接続を用いた、本
発明のさらに他の実施例である。ダーリントン接続した
ｐｎｐトランジスタに信号を直接入力し、ダーリントン
接続したｎｐｎトランジスタにはコンデンサを介して信
号を加えている。この実施例は、図２４の実施例と同様
な特性を持つ回路であるが、図２４では出力電圧が入力
電圧よりも２ＶBEだけ低くなるのに対し、本実施例で
は、出力電圧が入力電圧よりも２ＶBEだけ高くなる点が
異なっている。従って、この回路の入力信号としては、
一般には０Ｖより２ＶBE以上低い値の信号が印加され
る。電源ＶCC1、ＶCC2、ＶCC3、ＶCLとしては必要に応
じて例えば図２３のような補助電源で,または補助電源
の電圧を適当な安定化回路で安定化して、（例えば、＋
１Ｖとか＋２Ｖといった）適当な値の電圧を与える。例
えば、出力の高レベルを０Ｖにしたい場合には、ＶCC3
は１ＶBE程度以上、Ｖcc2は２ＶBE程度以上、ＶCC1及び
ＶCLは３ＶBE程度以上あることが望ましい。また、ダイ
オードＤ２、Ｄ３は、それぞれｎｐｎ及びｐｎｐトラン
ジスタで構成することが望ましい。図２４の実施例と同
様に、この実施例では負荷容量の影響は入力側には殆ど
現れないので、入力信号発生回路（例えばカレントスイ
ッチ）を低消費電力化しても十分に高速な回路を構成で
きる。また、結合コンデンサＣCの値も小さくてもよ
く、ダイオードＤ１も不要となることが多い。

【００５１】図３１は本発明の、さらに他の実施例であ
る。図２５とは逆に、相補型エミッタフォロワのうち、
ｎｐｎトランジスタのみをダーリントン接続している。
図２５の実施例と同様に、この実施例でも、ダーリント
ン・トランジスタＱ4のベース電流は小さいので、ＣCは
小さくてよく、また大抵の場合Ｄ１は不要となる。

【００５２】図３２は、負荷の重い部分に本発明を適用
した、本発明のさらに他の実施例である。実線の四角で
示した、２１０及び２１１は、同一チップ上の論理回路
ブロックまたは異なるチップ上の論理回路ブロックを示
している。２１０、２１１などの論理回路ブロックは、
一般に、かなり離れて配置されることがある。その場
合、ブロック間で信号を伝達するには、出力回路２００
として、駆動能力の大きな回路が必要となる。この回路
２００に、本発明の相補型エミッタフォロワ（結合用の
ＣC比較的大）または相補型ダーリントン・エミッタフ
ォロワを付加した論理回路を使用すると、低消費電力
で、大きな駆動能力を得ることができる。

【００５３】論理ブロック内の、その他の回路２０１、
２０２は、普通の論理回路、例えば通常のエミッタフォ
ロワを使用した論理回路でよい。（あるいは本発明の相
補型エミッタフォロワにおいて結合用のＣCを比較的小
さくしたものを付加した論理回路でもよい。もちろん、
２０１、２０２としても、必要に応じて、本発明の相補
型ダーリントン回路を使用しても良いことはいうまでも
なかろう。なお、２００として本発明の相補型ダーリン
トン・エミッタフォロワを使用している場合、その出力
レベルは、相補型エミッタフォロワや従来ののエミッタ
フォロワを使用している場合に比べて、１ＶBEだけずれ
る。このため入力用の回路２０１のスレッショルド電圧
を、他の回路２０２に比べて、その分だけずらしておく
必要がある。本実施例のような組み合わせを用いること
により、高速性と低消費電力と高実装密度を、合わせて
満たすことができる。

【００５４】以上本発明をディジタル回路に適用する例
を中心に説明してきたが、勿論本発明をアナログ回路に
適用しても同様に負荷駆動能力を増加できることは同業
者には明かであろう。

【００５５】

【発明の効果】先に説明したように、従来の相補型エミ
ッタフォロワの回路構成は、図７乃至図９に示した構成
となっていたので、低消費電力性と動作の高速性とを両
立させることができないという問題点があった。

【００５６】本発明によれば、図１に示したように、相
補型エミッタフォロワを構成する一方のエミッタフォロ
ワ用トランジスタのベースには入力信号を直接に、他方
の電流源用トランジスタのベースにはコンデンサを介し
て、入力信号を印加する。また、この電流源用トランジ
スタのベースから、一定のベース電流を引き抜く構成と
なっている。このため、消費電力は定常状態ではほぼゼ
ロに近くなるという効果がある。また、電流源用トラン
ジスタはオーバドライブされることがないため、該トラ
ンジスタの飽和を防ぐことができる。このため高速動作
が実現できる効果がある。また、出力信号が高レベルの
とき、外部から正パルス雑音が印加され、出力がさらに
上昇することがあっても、電流源用トランジスタによっ
て形成される放電パスがある。このため、すみやかに元
の高レベルの電位に、復帰できる。従って、外部雑音に
対するノイズマージンが大きいという効果がある。

【００５７】本発明によれば、前記電流源用トランジス
タのベースに、クランプ用のダイオードを接続すること
ができる。この場合、入力信号立上り時の、電流源用ト
ランジスタのベース電圧の立下り量（エミッタフォロワ
出力信号の立上り量）が、上記ダイオードによってクラ
ンプされ、大きな容量性負荷に対しても、入力信号のサ
イクル時間の影響を受けることない。従って、安定な高
速駆動動作を実現できるという効果がある。

【００５８】また本発明によれば、前記コンデンサと並
列にバイアス回路を接続することができる。このバイア
ス回路によってバイアス条件を微細調整することで、常
に最適なバイアス電流を保持させることができるという
効果がある。

【００５９】さらに本発明によれば、相補型エミッタフ
ォロワのトランジスタの、片方を複合化（ダーリントン
接続）することができる。これにより、結合用のコンデ
ンサを小さくできる。また、大抵の場合、クランプ用の
ダイオードは不要となる。

【００６０】さらに本発明によれば、相補型エミッタフ
ォロワ・トランジスタの、もう片方のトランジスタも複
合化（ダーリントン接続）することができる。これによ
り、低消費電力で大きな負荷を高速に駆動できる効果が
ある。

【図面の簡単な説明】

【図１】本発明の１実施例の回路図。

【図２】従来のエミッタフォロワの回路図。

【図３】従来の２入力ＥＣＬ回路の回路図。

【図４】ｎｐｎトランジスタを用いたアクティブ・プル
ダウン回路の従来例を示す回路図。

【図５】図４の回路の動作波形図。

【図６】図４の回路の問題点を説明する図。

【図７】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路の従来例を示す回路図。

【図８】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路の別の従来例を示す回路図。

【図９】ｐｎｐトランジスタを用いたアクティブ・プル
ダウン回路のさらに別の従来例を示す回路図。

【図１０】図１の実施例に用いる、バイアス電流回路の
１実施例を示す回路図。

【図１１】図１０のバイアス電流回路に用いる、他の定
電流回路の例。

【図１２】本発明をＥＣＬ回路に適用した実施例の回路
図。

【図１３】本発明の他の実施例の回路図。

【図１４】図１３の回路をＥＣＬ回路に適用した実施例
の回路図。

【図１５】本発明をＮＴＬ回路に適用した実施例の回路
図。

【図１６】本発明のさらに他の実施例の回路図。

【図１７】本発明を、バイポーラとＭＯＳで構成したゲ
ート回路に適用した実施例の回路図。

【図１８】本発明を、バイポーラとＭＯＳで構成したゲ
ート回路に適用した他の実施例の回路図。

【図１９】本発明をＣＭＯＳゲート回路に適用した実施
例の回路図。

【図２０】本発明に使用するｐｎｐトランジスタの１実
施例の断面図。

【図２１】本発明の他の実施例の回路図。

【図２２】図２１の実施例に用いるバイアス用電流源の
１実施例の回路図。

【図２３】図２１、図２２の実施例に用いる補助電源の
１例の構成図。

【図２４】本発明の他の実施例の回路図。

【図２５】本発明の更に他の実施例の回路図。

【図２６】ダイオードと並列にコンデンサを接続した、
本発明のさらに他の実施例の回路図。

【図２７】本発明のさらに他の実施例の回路図。

【図２８】本発明をＮＴＬゲートに適用した、他の実施
例の回路図。

【図２９】本発明をＣＭＯＳゲートに適用した、他の実
施例の回路図。

【図３０】本発明のさらに他の実施例の回路図。

【図３１】本発明のさらに他の実施例の回路図。

【図３２】負荷の重い部分にのみ本発明を適用した、本
発明のさらに他の実施例の回路図。

【符号の説明】

１０１ バイアス電流ＩBの電流源 １０２ 定電流源 Ｃｃ，ＣC1，ＣC2 結合コンデンサ Ｑｎ ｎｐｎトランジスタ Ｑｐ ｐｎｐトランジスタ ＤCL，ＤCL1，ＤCL2，Ｄ1 クランプ用ダイオード Ｑ1、Ｑ2 カレントスイッチ用トランジスタ ＩB バイアス用のベース電流 Ｒ1、Ｒ2 カレントスイッチ（ＥＣＬ）の、コレクタ
負荷抵抗

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】互いに極性の異なる２個のバイポーラトラ
   ンジスタの、エミッタを互いに接続し、コレクタをそれ
   ぞれ対応する電源に接続して成る相補型エミッタフォロ
   ワにおいて、 一方のトランジスタのベースには入力信号を直接入力
   し、 他方のトランジスタのベースにはコンデンサを介して入
   力信号を入力し、 かつ上記他方のトランジスタのベースに、バイアス電流
   用の電流源を接続したことを特徴とする相補型エミッタ
   フォロワ。
2. 【請求項２】上記他方トランジスタの上記ベースに、さ
   らに、クランプ用のダイオードを接続したことを特徴と
   する請求項１に記載の相補型エミッタフォロワ。
3. 【請求項３】上記コンデンサと並列に、バイアス条件補
   正用のバイアス回路を接続したことを特徴とする請求項
   １または請求項２に記載の相補型エミッタフォロワ。
4. 【請求項４】上記他方のトランジスタが、２個のトラン
   ジスタを複合化（ダーリントン接続）した構成により、
   形成されてなることを特徴とする請求項１乃至請求項３
   に記載の相補型エミッタフォロワ。
5. 【請求項５】上記一方のトランジスタおよび上記他方の
   トランジスタの両方が、それぞれ、２個のトランジスタ
   を複合化（ダーリントン接続）した構成により、形成さ
   れてなることを特徴とする請求項４に記載の相補型エミ
   ッタフォロワ。