JPH0575463A - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
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- JPH0575463A JPH0575463A JP23581791A JP23581791A JPH0575463A JP H0575463 A JPH0575463 A JP H0575463A JP 23581791 A JP23581791 A JP 23581791A JP 23581791 A JP23581791 A JP 23581791A JP H0575463 A JPH0575463 A JP H0575463A
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Abstract
(57)【要約】
【構成】抵抗素子Ｒ１〜Ｒ１０を直列に接続し両端に異
なる基準電圧ＶＲＥＦ，接地電位を供給する抵抗列と、
アナログ入力電位Ａ・ＩＮ及び抵抗列の中点電位を比較
する第一の電圧比較器２Ａと、この比較器２Ａの出力に
より制御され且つ抵抗列における各接続点の上位側電位
及び下位側電位をそれぞれ入力して切替える複数のアナ
ログスイッチ１Ａ〜１Ｄ、アナログスイッチ１Ａ〜１Ｄ
に接続されその出力およびＡ・ＩＮをそれぞれ比較する
複数の第二の電圧比較器２Ｂ〜２Ｅとを有する。更に、
これらの電圧比較器２Ａ〜２Ｅの中から順に二つの大小
関係を判定するＥＸ−ＯＲ回路３Ａ〜３Ｄと、この３Ａ
〜３Ｄの出力に基ずき上位側ビット及び下位側ビットを
作成するＯＲ回路４Ａ〜４Ｅと、電圧比較器２Ａの出力
に基ずきＯＲ回路４Ａ〜４Ｅの出力を選択するセレクタ
６とを有する。 【効果】電圧比較器を半減させ、チップ面積や消費電力
の削減及び価格の低減を実現できる。
なる基準電圧ＶＲＥＦ，接地電位を供給する抵抗列と、
アナログ入力電位Ａ・ＩＮ及び抵抗列の中点電位を比較
する第一の電圧比較器２Ａと、この比較器２Ａの出力に
より制御され且つ抵抗列における各接続点の上位側電位
及び下位側電位をそれぞれ入力して切替える複数のアナ
ログスイッチ１Ａ〜１Ｄ、アナログスイッチ１Ａ〜１Ｄ
に接続されその出力およびＡ・ＩＮをそれぞれ比較する
複数の第二の電圧比較器２Ｂ〜２Ｅとを有する。更に、
これらの電圧比較器２Ａ〜２Ｅの中から順に二つの大小
関係を判定するＥＸ−ＯＲ回路３Ａ〜３Ｄと、この３Ａ
〜３Ｄの出力に基ずき上位側ビット及び下位側ビットを
作成するＯＲ回路４Ａ〜４Ｅと、電圧比較器２Ａの出力
に基ずきＯＲ回路４Ａ〜４Ｅの出力を選択するセレクタ
６とを有する。 【効果】電圧比較器を半減させ、チップ面積や消費電力
の削減及び価格の低減を実現できる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル変換
回路、特に並列型のアナログ・デジタル変換回路に関す
る。
回路、特に並列型のアナログ・デジタル変換回路に関す
る。
【０００２】
【従来の技術】従来、この種の並列型アナログ・デジタ
ル変換回路（以下、Ａ／Ｄ変換回路と称す）はｍビット
の変換回路の場合、アナログ入力の最大電圧に等しい電
圧を供給する基準電圧と、基準電圧を２m 個の接点電位
に分圧する抵抗と、アナログ入力電圧および前記２m 個
の接点電位を比較する２m 個の電圧比較器と、これら比
較器出力をデジタルコードに変換するエンコーダとから
構成されている。以下には、説明を簡単にするため、３
ビットのＡ／Ｄ変換回路の場合について説明する。
ル変換回路（以下、Ａ／Ｄ変換回路と称す）はｍビット
の変換回路の場合、アナログ入力の最大電圧に等しい電
圧を供給する基準電圧と、基準電圧を２m 個の接点電位
に分圧する抵抗と、アナログ入力電圧および前記２m 個
の接点電位を比較する２m 個の電圧比較器と、これら比
較器出力をデジタルコードに変換するエンコーダとから
構成されている。以下には、説明を簡単にするため、３
ビットのＡ／Ｄ変換回路の場合について説明する。
【０００３】図３はかかる従来の一例を示すＡ／Ｄ変換
回路図である。図３に示すように、このＡ／Ｄ変換回路
は分圧用の抵抗Ｒ１〜Ｒ９を有し、最上位Ｒ１と最下位
Ｒ９の抵抗値はともにＲ／２であり、その他の抵抗Ｒ２
〜Ｒ８は抵抗値Ｒである。これは電圧比較器２Ａ〜２Ｈ
に加わる電圧を１／２ＬＳＢずらしておくためである。
また、電圧比較器２Ａ〜２Ｈも１個追加してオーバレン
ジ出力ＯＶＲを得ている。また、ＶＲＥＦは基準電圧入
力端子、Ａ・ＩＮアナログ信号入力端子、Ｄ・ＯＵＴ１
〜Ｄ・ＯＵＴ３はデジタル出力端子であり、電圧比較器
２Ａ〜２Ｈの出力が排他的論理和（ＥＸ−ＯＲ）ゲート
３Ａ〜３Ｇに入力される。これらＥＸ−ＯＲ３Ａ〜３Ｇ
の出力は論理和（ＯＲ）ゲート４Ａ〜４Ｃに供給され、
その出力が出力端子Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３に出力
される。
回路図である。図３に示すように、このＡ／Ｄ変換回路
は分圧用の抵抗Ｒ１〜Ｒ９を有し、最上位Ｒ１と最下位
Ｒ９の抵抗値はともにＲ／２であり、その他の抵抗Ｒ２
〜Ｒ８は抵抗値Ｒである。これは電圧比較器２Ａ〜２Ｈ
に加わる電圧を１／２ＬＳＢずらしておくためである。
また、電圧比較器２Ａ〜２Ｈも１個追加してオーバレン
ジ出力ＯＶＲを得ている。また、ＶＲＥＦは基準電圧入
力端子、Ａ・ＩＮアナログ信号入力端子、Ｄ・ＯＵＴ１
〜Ｄ・ＯＵＴ３はデジタル出力端子であり、電圧比較器
２Ａ〜２Ｈの出力が排他的論理和（ＥＸ−ＯＲ）ゲート
３Ａ〜３Ｇに入力される。これらＥＸ−ＯＲ３Ａ〜３Ｇ
の出力は論理和（ＯＲ）ゲート４Ａ〜４Ｃに供給され、
その出力が出力端子Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３に出力
される。
【０００４】例えば、端子ＶＲＥＦの基準電圧をＶＲ、
端子Ａ・ＩＮの入力電圧ＶＸが（５／８）ＶＲとする
と、電圧比較器２Ｄ〜２Ｈまでの出力はＶＸ〉（分圧さ
れた基準電圧）であるので“１”となり、電圧比較器２
Ａ〜２Ｃの出力はＶＸ〈（分圧された基準電圧）である
ので“０”となる。これら電圧比較器２Ａ〜２Ｈの各出
力をＥＸ−ＯＲゲート回路３Ａ〜３Ｇに加える。これら
のＥＸ−ＯＲゲートは２つの入力が異なる時“１”、そ
れ以外は“０”となる。この場合には、電圧比較器２Ｄ
が“１”であり且つ２Ｃが“０”であるから、ＥＸ−Ｏ
Ｒ３Ｃだけが“１”となり、他はすべて“０”になる。
これらＥＸ−ＯＲ回路３Ａ〜３Ｇの各出力をＯＲゲート
４Ａ〜４Ｃに加えるが、このＯＲゲートはいずれかの入
力が“１”であれば出力も“１”になる回路である。こ
の場合、ＥＸ−ＯＲ３Ｃの出力がＯＲゲート４Ａと４Ｃ
に加えられているので、ディジタル出力コードは“１０
１”となる。一方、ＯＶＲ出力は入力電圧がＶＲ−（Ｌ
ＳＢ／２）より大きい時に電圧比較器２Ａが“１”とな
って発生する信号である。かかるオーバーレンジ出力Ｏ
ＶＲは並列比較方式のＡ／Ｄ変換回路を二つ以上組み合
わせてより高分解能のＡ／Ｄ変換回路を構成するときに
使用される。
端子Ａ・ＩＮの入力電圧ＶＸが（５／８）ＶＲとする
と、電圧比較器２Ｄ〜２Ｈまでの出力はＶＸ〉（分圧さ
れた基準電圧）であるので“１”となり、電圧比較器２
Ａ〜２Ｃの出力はＶＸ〈（分圧された基準電圧）である
ので“０”となる。これら電圧比較器２Ａ〜２Ｈの各出
力をＥＸ−ＯＲゲート回路３Ａ〜３Ｇに加える。これら
のＥＸ−ＯＲゲートは２つの入力が異なる時“１”、そ
れ以外は“０”となる。この場合には、電圧比較器２Ｄ
が“１”であり且つ２Ｃが“０”であるから、ＥＸ−Ｏ
Ｒ３Ｃだけが“１”となり、他はすべて“０”になる。
これらＥＸ−ＯＲ回路３Ａ〜３Ｇの各出力をＯＲゲート
４Ａ〜４Ｃに加えるが、このＯＲゲートはいずれかの入
力が“１”であれば出力も“１”になる回路である。こ
の場合、ＥＸ−ＯＲ３Ｃの出力がＯＲゲート４Ａと４Ｃ
に加えられているので、ディジタル出力コードは“１０
１”となる。一方、ＯＶＲ出力は入力電圧がＶＲ−（Ｌ
ＳＢ／２）より大きい時に電圧比較器２Ａが“１”とな
って発生する信号である。かかるオーバーレンジ出力Ｏ
ＶＲは並列比較方式のＡ／Ｄ変換回路を二つ以上組み合
わせてより高分解能のＡ／Ｄ変換回路を構成するときに
使用される。
【０００５】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換回路、特にｍビットの並列型Ａ／Ｄ変換回路は、２
m 個以上の電圧比較器を必要とする。例えば、３ビット
の時には８個、８ビットの場合は２５６個の電圧比較器
を必要とする。従って、ビット数が増えるにつれてＬＳ
Ｉのチップ面積や消費電力を増大し、価格等を大きくす
るという欠点がある。
変換回路、特にｍビットの並列型Ａ／Ｄ変換回路は、２
m 個以上の電圧比較器を必要とする。例えば、３ビット
の時には８個、８ビットの場合は２５６個の電圧比較器
を必要とする。従って、ビット数が増えるにつれてＬＳ
Ｉのチップ面積や消費電力を増大し、価格等を大きくす
るという欠点がある。
【０００６】本発明の目的は、かかる電圧比較器の数を
減少させ、ＬＳＩチップ面積や消費電力を削減し、価格
等を低減できるＡ／Ｄ変換回路を提供することにある。
減少させ、ＬＳＩチップ面積や消費電力を削減し、価格
等を低減できるＡ／Ｄ変換回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＡ／Ｄ変換回路
は、複数の抵抗素子を直列に接続し且つ両端に異なる基
準電圧を供給する抵抗列と、アナログ入力電位および前
記抵抗列の中点電位を比較する第一の電圧比較器と、前
記第一の電圧比較器の出力により制御され且つ前記抵抗
列における各接続点の上位側電位および下位側電位をそ
れぞれ入力して切替える複数のアナログスイッチと、前
記複数のアナログスイッチに接続されその出力および前
記アナログ入力電位をそれぞれ比較する複数の第二の電
圧比較器と、前記第一および第二の電圧比較器の中から
順に二つの大小関係を判定する第一の論理回路と、前記
第一の論理回路の出力に基ずき上位側ビットおよび下位
側ビットを作成する第二の論理回路と、前記第一の電圧
比較器の出力に基ずき前記第二の論理回路の出力を選択
するセレクタとを有して構成される。
は、複数の抵抗素子を直列に接続し且つ両端に異なる基
準電圧を供給する抵抗列と、アナログ入力電位および前
記抵抗列の中点電位を比較する第一の電圧比較器と、前
記第一の電圧比較器の出力により制御され且つ前記抵抗
列における各接続点の上位側電位および下位側電位をそ
れぞれ入力して切替える複数のアナログスイッチと、前
記複数のアナログスイッチに接続されその出力および前
記アナログ入力電位をそれぞれ比較する複数の第二の電
圧比較器と、前記第一および第二の電圧比較器の中から
順に二つの大小関係を判定する第一の論理回路と、前記
第一の論理回路の出力に基ずき上位側ビットおよび下位
側ビットを作成する第二の論理回路と、前記第一の電圧
比較器の出力に基ずき前記第二の論理回路の出力を選択
するセレクタとを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すＡ／Ｄ変換
回路図である。図１に示すように、本実施例は基準電圧
ＶＲＥＦと接地間に接続された抵抗Ｒ１〜Ｒ１０と、こ
れら抵抗の中点に対して上位側および下位側の電圧を入
力して切換えるアナログスイッチ１Ａ〜１Ｄと、電圧比
較器２Ａ〜２Ｅと、これら電圧比較器２Ａ〜２Ｅの出力
を入力する排他的論理和（ＥＸ−ＯＲ）３Ａ〜３Ｄと、
これらＥＸ−ＯＲ３Ａ〜３Ｄの出力の論理和をとる論理
和（ＯＲ）４Ａ〜４Ｅと、エンコーダとしてのセレクタ
６と、オーバーレンジ設定用論理積をとるＡＮＤゲート
５とを有し、セレクタ６からデジタルコードに変換され
た出力Ｄ・ＯＵＴ１〜ＤＯＵＴ３を得る。以下、説明を
簡単にするため、３ビットのＡ／Ｄ変換回路について説
明する。
回路図である。図１に示すように、本実施例は基準電圧
ＶＲＥＦと接地間に接続された抵抗Ｒ１〜Ｒ１０と、こ
れら抵抗の中点に対して上位側および下位側の電圧を入
力して切換えるアナログスイッチ１Ａ〜１Ｄと、電圧比
較器２Ａ〜２Ｅと、これら電圧比較器２Ａ〜２Ｅの出力
を入力する排他的論理和（ＥＸ−ＯＲ）３Ａ〜３Ｄと、
これらＥＸ−ＯＲ３Ａ〜３Ｄの出力の論理和をとる論理
和（ＯＲ）４Ａ〜４Ｅと、エンコーダとしてのセレクタ
６と、オーバーレンジ設定用論理積をとるＡＮＤゲート
５とを有し、セレクタ６からデジタルコードに変換され
た出力Ｄ・ＯＵＴ１〜ＤＯＵＴ３を得る。以下、説明を
簡単にするため、３ビットのＡ／Ｄ変換回路について説
明する。
【００１０】まず、分圧用の抵抗Ｒ１〜Ｒ１０は、最上
位Ｒ１と最下位Ｒ１０と中間レベル用のＲ５とＲ６の抵
抗がともにＲ／２であり、他の抵抗Ｒ２〜Ｒ４およびＲ
７〜Ｒ９が抵抗値Ｒの合計１０個である。これは電圧比
較器２Ａ〜２Ｅに加わる電圧を１／２ＬＳＢずらしてお
くためと、中間レベルを取り出すためである。また、オ
ーバーレンジ出力を得るためにＡＮＤゲート５が挿入さ
れている。一方、ＶＲＥＦは基準電圧入力端子であり、
Ａ・ＩＮはアナログ信号入力端子、ＯＶＲはオーバーレ
ンジ出力端子、Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３はデジタル
出力端子である。ここで、端子ＶＲＥＦの基準電圧をＶ
Ｒ、端子Ａ・ＩＮの入力電圧ＶＸを（５／８）ＶＲとす
ると、電圧比較器２Ａの出力はＶＸ〉（分圧された基準
電圧）であるので“１”となる。この電圧比較器２Ａの
出力が“１”の時、アナログスイッチ１Ａ〜１Ｄは電圧
の高い接点側を選択する。従って、電圧比較器２Ｂ〜２
Ｅには抵抗Ｒ１〜Ｒ５の接点電位が入力される。また、
電圧比較器２Ｅの出力はＶＸ〉（分圧された基準電圧）
であるので“１”となり、電圧比較器２Ｂ〜２Ｄの出力
はＶＸ〈（分圧された基準電圧）であるので“０”とな
る。これら電圧比較器２Ａ〜２Ｅの出力はＥＸ−ＯＲゲ
ート３Ａ〜３Ｄに加えられる。かかるＥＸ−ＯＲゲート
３Ａ〜３Ｄは２つの入力が異なる時に“１”となり、そ
れ以外は“０”となる。この場合には、電圧比較器２
Ａ，２Ｅが“１”であり且つ２Ｂ〜２Ｄが“０”である
ので、ＥＸ−ＯＲ３Ｃだけが“１”になり、他はすべて
“０”となる。これらＥＸ−ＯＲ回路３Ａ〜３Ｄの出力
はＯＲゲート４Ａ〜４Ｅに加えられる。かかるＯＲゲー
トはいずれかの入力が“１”であれば、出力も“１”に
なる。この場合、ＥＸ−ＯＲゲート３Ｃの出力がＯＲゲ
ート４Ａ，４Ｃ，４Ｅに加えられているので、ディジタ
ル出力コードは、電圧比較器２Ａの“１”出力でセレク
タ６がＯＲゲート４Ａ〜４ＥのＯＲ出力を選択すればＤ
・ＯＵＴ１〜Ｄ・ＯＵＴ３のディジタル出力は、“１０
１”となる。一方、ＯＶＲ出力は、入力電圧がＶＲ−Ｌ
ＳＢ／２より大きい時に電圧比較器２Ａ，２Ｂが“１”
となって発生する信号であり、並列比較方式のＡ／Ｄ変
換回路を二つ以上組み合わせてより高分解能のＡ／Ｄ変
換回路を構成するときに使用される。
位Ｒ１と最下位Ｒ１０と中間レベル用のＲ５とＲ６の抵
抗がともにＲ／２であり、他の抵抗Ｒ２〜Ｒ４およびＲ
７〜Ｒ９が抵抗値Ｒの合計１０個である。これは電圧比
較器２Ａ〜２Ｅに加わる電圧を１／２ＬＳＢずらしてお
くためと、中間レベルを取り出すためである。また、オ
ーバーレンジ出力を得るためにＡＮＤゲート５が挿入さ
れている。一方、ＶＲＥＦは基準電圧入力端子であり、
Ａ・ＩＮはアナログ信号入力端子、ＯＶＲはオーバーレ
ンジ出力端子、Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３はデジタル
出力端子である。ここで、端子ＶＲＥＦの基準電圧をＶ
Ｒ、端子Ａ・ＩＮの入力電圧ＶＸを（５／８）ＶＲとす
ると、電圧比較器２Ａの出力はＶＸ〉（分圧された基準
電圧）であるので“１”となる。この電圧比較器２Ａの
出力が“１”の時、アナログスイッチ１Ａ〜１Ｄは電圧
の高い接点側を選択する。従って、電圧比較器２Ｂ〜２
Ｅには抵抗Ｒ１〜Ｒ５の接点電位が入力される。また、
電圧比較器２Ｅの出力はＶＸ〉（分圧された基準電圧）
であるので“１”となり、電圧比較器２Ｂ〜２Ｄの出力
はＶＸ〈（分圧された基準電圧）であるので“０”とな
る。これら電圧比較器２Ａ〜２Ｅの出力はＥＸ−ＯＲゲ
ート３Ａ〜３Ｄに加えられる。かかるＥＸ−ＯＲゲート
３Ａ〜３Ｄは２つの入力が異なる時に“１”となり、そ
れ以外は“０”となる。この場合には、電圧比較器２
Ａ，２Ｅが“１”であり且つ２Ｂ〜２Ｄが“０”である
ので、ＥＸ−ＯＲ３Ｃだけが“１”になり、他はすべて
“０”となる。これらＥＸ−ＯＲ回路３Ａ〜３Ｄの出力
はＯＲゲート４Ａ〜４Ｅに加えられる。かかるＯＲゲー
トはいずれかの入力が“１”であれば、出力も“１”に
なる。この場合、ＥＸ−ＯＲゲート３Ｃの出力がＯＲゲ
ート４Ａ，４Ｃ，４Ｅに加えられているので、ディジタ
ル出力コードは、電圧比較器２Ａの“１”出力でセレク
タ６がＯＲゲート４Ａ〜４ＥのＯＲ出力を選択すればＤ
・ＯＵＴ１〜Ｄ・ＯＵＴ３のディジタル出力は、“１０
１”となる。一方、ＯＶＲ出力は、入力電圧がＶＲ−Ｌ
ＳＢ／２より大きい時に電圧比較器２Ａ，２Ｂが“１”
となって発生する信号であり、並列比較方式のＡ／Ｄ変
換回路を二つ以上組み合わせてより高分解能のＡ／Ｄ変
換回路を構成するときに使用される。
【００１１】次に、アナログ入力端子Ａ・ＩＮの入力電
圧ＶＸが（３／８）ＶＲとすると、電圧比較器２Ａの出
力はＶＸ〈（分圧された基準電圧）であるので“０”と
なる。この電圧比較器２Ａの出力が“０”の時、アナロ
グスイッチ１Ａ〜１Ｄは電圧の低い接点側を選択し、電
圧比較器２Ｂ〜２Ｅには抵抗Ｒ６〜Ｒ１０の接点電位が
入力される。すなわち、電圧比較器２Ｃ〜２ＥはＶＸ〉
（分圧された基準電圧）であるので“１”となり、電圧
比較器２ＢはＶＸ〈（分圧された基準電圧）であるので
“０”となる。これら電圧比較器２Ａ〜２Ｅの各出力は
ＥＸ−ＯＲゲート３Ａ〜３Ｄに加えられる。この場合、
電圧比較基２Ｃ〜２Ｅが“１”、２Ａ，２Ｂが“０”で
あるので、ＥＸ−ＯＲ３Ａ，３Ｂが“１”になり、他の
３Ｂ，３Ｃはすべて“０”になる。これらＥＸ−ＯＲ回
路３Ａ〜３Ｄの各出力をＯＲゲート４Ａ〜４Ｅに加え
る。このとき、ＥＸ−ＯＲ３Ａの出力がＯＲゲート４Ａ
〜４Ｅのすべてに、またＥＸ−ＯＲ３Ｄの出力がＯＲゲ
ート４Ａに加えられているので、電圧比較器２Ａの
“０”出力でセレクタ６が電圧比較器２ＢとＯＲゲート
４Ｄ，４Ｅを選択すれば、ディジタル出力Ｄ・ＯＵＴ１
〜Ｄ・ＯＵＴ３は、“０１１”となる。
圧ＶＸが（３／８）ＶＲとすると、電圧比較器２Ａの出
力はＶＸ〈（分圧された基準電圧）であるので“０”と
なる。この電圧比較器２Ａの出力が“０”の時、アナロ
グスイッチ１Ａ〜１Ｄは電圧の低い接点側を選択し、電
圧比較器２Ｂ〜２Ｅには抵抗Ｒ６〜Ｒ１０の接点電位が
入力される。すなわち、電圧比較器２Ｃ〜２ＥはＶＸ〉
（分圧された基準電圧）であるので“１”となり、電圧
比較器２ＢはＶＸ〈（分圧された基準電圧）であるので
“０”となる。これら電圧比較器２Ａ〜２Ｅの各出力は
ＥＸ−ＯＲゲート３Ａ〜３Ｄに加えられる。この場合、
電圧比較基２Ｃ〜２Ｅが“１”、２Ａ，２Ｂが“０”で
あるので、ＥＸ−ＯＲ３Ａ，３Ｂが“１”になり、他の
３Ｂ，３Ｃはすべて“０”になる。これらＥＸ−ＯＲ回
路３Ａ〜３Ｄの各出力をＯＲゲート４Ａ〜４Ｅに加え
る。このとき、ＥＸ−ＯＲ３Ａの出力がＯＲゲート４Ａ
〜４Ｅのすべてに、またＥＸ−ＯＲ３Ｄの出力がＯＲゲ
ート４Ａに加えられているので、電圧比較器２Ａの
“０”出力でセレクタ６が電圧比較器２ＢとＯＲゲート
４Ｄ，４Ｅを選択すれば、ディジタル出力Ｄ・ＯＵＴ１
〜Ｄ・ＯＵＴ３は、“０１１”となる。
【００１２】図２は本発明の他の実施例を示すＡ／Ｄ変
換回路図である。図２に示すように、本実施例は抵抗Ｒ
１〜Ｒ９と、アナログスイッチ１Ｂ〜１Ｃと、電圧比較
器２Ａ〜２Ｅと、電圧比較器２Ａ〜２Ｅの出力を入力す
る排他的論理和（ＥＸ−ＯＲ）３Ａ〜３Ｄと、論理和
（ＯＲ）４Ａ〜４Ｅと、エンコーダとしてのセレクター
６とで構成される。また、本実施例も前述した一実施例
と同様説明を簡単にするため、３ビットのＡ／Ｄ変換回
路の場合について説明する。
換回路図である。図２に示すように、本実施例は抵抗Ｒ
１〜Ｒ９と、アナログスイッチ１Ｂ〜１Ｃと、電圧比較
器２Ａ〜２Ｅと、電圧比較器２Ａ〜２Ｅの出力を入力す
る排他的論理和（ＥＸ−ＯＲ）３Ａ〜３Ｄと、論理和
（ＯＲ）４Ａ〜４Ｅと、エンコーダとしてのセレクター
６とで構成される。また、本実施例も前述した一実施例
と同様説明を簡単にするため、３ビットのＡ／Ｄ変換回
路の場合について説明する。
【００１３】まず、分圧用の抵抗Ｒ１〜Ｒ９のうち最上
位Ｒ１と最下位Ｒ９の抵抗はともにＲ／２であり、他の
抵抗Ｒ２〜Ｒ８は抵抗値Ｒの合計９個である。これは前
述した実施例と同様電圧比較器２Ａ〜２Ｅに加わる電圧
を１／２ＬＳＢずらしておくためである。また、オーバ
ーレンジ出力を得るために端子ＯＶＲを設けており、Ｖ
ＲＥＦは基準電圧入力端子、Ａ・ＩＮはアナログ信号入
力端子、Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３はデジタル出力端
子である。
位Ｒ１と最下位Ｒ９の抵抗はともにＲ／２であり、他の
抵抗Ｒ２〜Ｒ８は抵抗値Ｒの合計９個である。これは前
述した実施例と同様電圧比較器２Ａ〜２Ｅに加わる電圧
を１／２ＬＳＢずらしておくためである。また、オーバ
ーレンジ出力を得るために端子ＯＶＲを設けており、Ｖ
ＲＥＦは基準電圧入力端子、Ａ・ＩＮはアナログ信号入
力端子、Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３はデジタル出力端
子である。
【００１４】次に、端子ＶＲＥＦの基準電圧をＶＲ、端
子Ａ・ＩＮの入力電圧ＶＸが（５／８）ＶＲとすると、
電圧比較器２Ａ出力はＶＸ〉（分圧された基準電圧）で
あるので“１”となる。この電圧比較器２Ａの出力が
“１”の時、アナログスイッチ１Ｂ〜１Ｄは電圧の高い
接点側を選択し、電圧比較器２Ｃ〜２Ｅには抵抗Ｒ１〜
Ｒ５の接点電位が入力される。しかるに、電圧比較器２
ＥはＶＸ〉（分圧された基準電圧）であるので“１”と
なり、電圧比較器２Ｂ〜２ＤはＶＸ〈（分圧された基準
電圧）であり“０”となる。これら電圧比較器２Ａ〜２
Ｅの各出力をＥＸ−ＯＲゲート３Ａ〜３Ｄに加える。こ
の場合、電圧比較器２Ａ，２Ｅが“１”であり且つ２Ｂ
〜２Ｄが“０”であるから、ＥＸ−ＯＲゲート３Ｃだけ
が“１”になり他はすべて“０”になる。更に、これら
ＥＸ−ＯＲ回路３Ａ〜３Ｄの各出力をＯＲゲート４Ａ〜
４Ｅに加える。この場合、ＥＸ−ＯＲゲート３Ｃの出力
がＯＲゲート４Ａ，４Ｃ，４Ｅに加えられているので、
ディジタル出力コードは、電圧比較器２Ａの“１”出力
でセレクタ６がＯＲ４Ａ〜４Ｃを選択すれば、ディジタ
ル出力Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３は、“１０１”とな
る。尚、ＯＶＲ出力は、入力電圧がＶＲ−ＬＳＢ／２よ
り大きい時に電圧比較器２Ｂが“１”となって発生する
信号であり、並列比較方式のＡ／Ｄ変換回路を二つ以上
組み合わせてより高分解能のＡ／Ｄ変換回路を構成する
ときに使用される。
子Ａ・ＩＮの入力電圧ＶＸが（５／８）ＶＲとすると、
電圧比較器２Ａ出力はＶＸ〉（分圧された基準電圧）で
あるので“１”となる。この電圧比較器２Ａの出力が
“１”の時、アナログスイッチ１Ｂ〜１Ｄは電圧の高い
接点側を選択し、電圧比較器２Ｃ〜２Ｅには抵抗Ｒ１〜
Ｒ５の接点電位が入力される。しかるに、電圧比較器２
ＥはＶＸ〉（分圧された基準電圧）であるので“１”と
なり、電圧比較器２Ｂ〜２ＤはＶＸ〈（分圧された基準
電圧）であり“０”となる。これら電圧比較器２Ａ〜２
Ｅの各出力をＥＸ−ＯＲゲート３Ａ〜３Ｄに加える。こ
の場合、電圧比較器２Ａ，２Ｅが“１”であり且つ２Ｂ
〜２Ｄが“０”であるから、ＥＸ−ＯＲゲート３Ｃだけ
が“１”になり他はすべて“０”になる。更に、これら
ＥＸ−ＯＲ回路３Ａ〜３Ｄの各出力をＯＲゲート４Ａ〜
４Ｅに加える。この場合、ＥＸ−ＯＲゲート３Ｃの出力
がＯＲゲート４Ａ，４Ｃ，４Ｅに加えられているので、
ディジタル出力コードは、電圧比較器２Ａの“１”出力
でセレクタ６がＯＲ４Ａ〜４Ｃを選択すれば、ディジタ
ル出力Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３は、“１０１”とな
る。尚、ＯＶＲ出力は、入力電圧がＶＲ−ＬＳＢ／２よ
り大きい時に電圧比較器２Ｂが“１”となって発生する
信号であり、並列比較方式のＡ／Ｄ変換回路を二つ以上
組み合わせてより高分解能のＡ／Ｄ変換回路を構成する
ときに使用される。
【００１５】次に、アナログ入力端子Ａ・ＩＮの入力電
圧ＶＸを（３／８）ＶＲとすると、電圧比較器２Ａの出
力はＶＸ〈（分圧された基準電圧）であるので“０”と
なる。この電圧比較器２Ａの出力が“０”の時、アナロ
グスイッチ１Ｂ〜１Ｄは電圧の低い接点側を選択する。
従って、電圧比較器２Ｃ〜２Ｅには抵抗Ｒ６〜Ｒ９の接
点電位が入力される。すなわち、電圧比較器２Ｃ〜２Ｅ
の出力はＶＸ〉（分圧された基準電圧）であるので
“１”となり、電圧比較器２Ｂの出力はＶＸ〈（分圧さ
れた基準電圧）であるので、“０”となる。かかる電圧
比較器の各出力がＥＸ−ＯＲ３Ａ〜３Ｄに印加される
と、電圧比較器２Ｃ〜２Ｅの出力が“１”であり、２
Ａ，２Ｂの出力が“０”であるから、ＥＸ−ＯＲゲート
３Ａ，３Ｄの出力が“１”になり且つ他はすべて“０”
になる。これらＥＸ−ＯＲ回路３Ａ〜３Ｄの出力がＯＲ
ゲート４Ａ〜４Ｅに加えられると、ＥＸ−ＯＲゲート３
Ａの出力がＯＲゲート４Ａ〜４Ｅに、またＥＸ−ＯＲゲ
ート３Ｄの出力がＯＲゲート４Ａに加えられているの
で、電圧比較器２Ａの“０”出力によりセレクタ６が電
圧比較器２ＢとＯＲゲート４Ｄ，４Ｅの出力を選択すれ
ば、ディジタル出力Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３は、
“０１１”となる。
圧ＶＸを（３／８）ＶＲとすると、電圧比較器２Ａの出
力はＶＸ〈（分圧された基準電圧）であるので“０”と
なる。この電圧比較器２Ａの出力が“０”の時、アナロ
グスイッチ１Ｂ〜１Ｄは電圧の低い接点側を選択する。
従って、電圧比較器２Ｃ〜２Ｅには抵抗Ｒ６〜Ｒ９の接
点電位が入力される。すなわち、電圧比較器２Ｃ〜２Ｅ
の出力はＶＸ〉（分圧された基準電圧）であるので
“１”となり、電圧比較器２Ｂの出力はＶＸ〈（分圧さ
れた基準電圧）であるので、“０”となる。かかる電圧
比較器の各出力がＥＸ−ＯＲ３Ａ〜３Ｄに印加される
と、電圧比較器２Ｃ〜２Ｅの出力が“１”であり、２
Ａ，２Ｂの出力が“０”であるから、ＥＸ−ＯＲゲート
３Ａ，３Ｄの出力が“１”になり且つ他はすべて“０”
になる。これらＥＸ−ＯＲ回路３Ａ〜３Ｄの出力がＯＲ
ゲート４Ａ〜４Ｅに加えられると、ＥＸ−ＯＲゲート３
Ａの出力がＯＲゲート４Ａ〜４Ｅに、またＥＸ−ＯＲゲ
ート３Ｄの出力がＯＲゲート４Ａに加えられているの
で、電圧比較器２Ａの“０”出力によりセレクタ６が電
圧比較器２ＢとＯＲゲート４Ｄ，４Ｅの出力を選択すれ
ば、ディジタル出力Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３は、
“０１１”となる。
【００１６】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換回路は、電圧比較器を半分に減らすことができ、ＬＳ
Ｉのチップ面積や消費電力の削減および価格等の低減を
実現できるという効果がある。
換回路は、電圧比較器を半分に減らすことができ、ＬＳ
Ｉのチップ面積や消費電力の削減および価格等の低減を
実現できるという効果がある。
【図１】本発明の一実施例を示すＡ／Ｄ変換回路図であ
る。
る。
【図２】本発明の他の実施例を示すＡ／Ｄ変換回路図で
ある。
ある。
【図３】従来の一例を示すＡ／Ｄ変換回路図である。
１Ａ〜１Ｄ アナログスイッチ ２Ａ〜２Ｅ 電圧比較器 ３Ａ〜３Ｄ ＥＸ−ＯＲ ４Ａ〜４Ｅ ＯＲゲート ５ ＡＮＤゲート ６ セレクタ Ｒ１〜Ｒ１０ 抵抗 Ａ・ＩＮ アナログ入力端子 Ｄ・ＯＵＴ１〜Ｄ・ＯＵＴ３ デジタル出力端子 ＶＲＥＦ 基準電圧入力端子 ＯＶＲ オーバーレンジ出力端子
Claims (2)
- 【請求項１】 複数の抵抗素子を直列に接続し且つ両端
に異なる基準電圧を供給する抵抗列と、アナログ入力電
位および前記抵抗列の中点電位を比較する第一の電圧比
較器と、前記第一の電圧比較器の出力により制御され且
つ前記抵抗列における各接続点の上位側電位および下位
側電位をそれぞれ入力して切替える複数のアナログスイ
ッチと、前記複数のアナログスイッチに接続されその出
力および前記アナログ入力電位をそれぞれ比較する複数
の第二の電圧比較器と、前記第一および第二の電圧比較
器の中から順に二つの大小関係を判定する第一の論理回
路と、前記第一の論理回路の出力に基ずき上位側ビット
および下位側ビットを作成する第二の論理回路と、前記
第一の電圧比較器の出力に基ずき前記第二の論理回路の
出力を選択するセレクタとを有することを特徴とするア
ナログ・デジタル変換回路。 - 【請求項２】 前記第一の論理回路はＥＸ−ＯＲ回路を
用い、前記第二の論理回路はＯＲ回路を用いて構成する
ことを特徴とする請求項１記載のアナログ・デジタル変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23581791A JPH0575463A (ja) | 1991-09-17 | 1991-09-17 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23581791A JPH0575463A (ja) | 1991-09-17 | 1991-09-17 | アナログ・デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575463A true JPH0575463A (ja) | 1993-03-26 |
Family
ID=16991700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23581791A Pending JPH0575463A (ja) | 1991-09-17 | 1991-09-17 | アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
-
1991
- 1991-09-17 JP JP23581791A patent/JPH0575463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620986B1 (ko) * | 1999-07-21 | 2006-09-07 | 엘지전자 주식회사 | 에이디 컨버터의 비트 확장 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |