JPH0575596A

JPH0575596A - 信号撹拌装置および暗号装置

Info

Publication number: JPH0575596A
Application number: JP3230147A
Authority: JP
Inventors: Noboru Katsuta; 昇勝田; Susumu Ibaraki; 晋茨木; Seiji Nakamura; 誠司中村; Hironori Murakami; 弘規村上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】本発明は、秘密通信を行なう暗号装置に関す
るもので複数の暗号アルゴリズムの処理が可能な暗号装
置を提供することを目的とする。【構成】レジスタ９７とレジスタ９８にそれぞれ入力
信号の左右半分を入力する。信号撹拌装置９６では、暗
号化鍵とレジスタ９８の出力をクロックパルスが入力さ
れる毎に繰り返し撹拌処理する。パルス制御回路９９
は、あらかじめ設定された数のクロックパルスが入力さ
れるとレジスタ９７とレジスタ９８へ更新信号を送り、
レジスタ９７とレジスタ９８の内容を書き換える。以上
の処理を１段の処理として各段でのパルス数を独立に設
定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号の秘密
通信を行なう暗号装置に関するものである。

【０００２】

【従来の技術】従来の暗号装置としては、例えば"高速
データアルゴリズムＦＥＡＬ"（電子情報通信学会論文
誌J-70-D No.7 p.p.1413-1423）に示されている。

【０００３】（図６）は従来の暗号装置における基本処
理の構成図をである。ここで、１２４,１２５,１２６,
１２７は、３２ビットのレジスタ、１２８は信号撹拌装
置、１２９は、ビット演算の排他的論理和回路である。
６４ビットの入力信号は、３２ビットずつの信号ブロッ
クＬ_n-1,Ｒ_n-1に分けられそれぞれレジスタ１２４,レジ
スタ１２５に入力される。ここで、信号撹拌装置１２８
に鍵kと右信号ブロックＲ_n-1が入力され、その出力が左
信号ブロックとビット演算の排他的論理和がとられる。
すなわち、信号撹拌装置での処理をｆ(R,k)とすると、
新しくできる信号Ｌ_n,Ｒ_nは、

【０００４】

【数１】

【０００５】となり、それぞれレジスタ１２６,１２７
に納められる。（図７）は、信号撹拌装置１２８内での
処理の構成図である。ここで、１３０,１３１,１３２,
１３３は、Ｓボックスと呼ばれる暗号処理装置であり、
入力をｘ,ｙとするとき出力は、

【０００６】

【数２】

【０００７】で表わされる。ただし、ＲＯＴ２は、２ビ
ット巡回シフトを示す。１３４,１３５,１３６,１３７
はビット演算の排他的論理和回路である。入力信号を
α,鍵をβとすると、αは８ビットの等ビット長のブロ
ックα₀,α₁,α₂,α₃に分割される。そして、βを８ビ
ットずつに分割したブロックβ₀,β₁とそれぞれα₁,α₂
のビット演算の排他的論理和を行なった後、各ブロック
間で排他的論理演算およびＳボックスでの処理をあみだ
状に処理して３２ビットの出力ｆ(α,β)を得る。

【０００８】前記のような信号処理を１段の処理として
この処理を数回行なって暗号化を行なう。（図８）は、
８段で構成したＦＥＡＬの暗号処理部である。ここで１
３８から１４５は、信号撹拌装置、１４６から１５７は
ビット演算の排他的論理和回路である。（図６）の暗号
処理部を８段有し、それぞれは異なった鍵が入力され
る。この鍵は、別に６４ビットの鍵から各段に入力する
暗号化鍵を生成する鍵生成部で生成されるが、ここでは
説明を省略する。また、８段の処理以外に暗号処理の最
初と最後に暗号化鍵との排他的論理和と左ブロックと右
ブロックとの排他的論理和処理が行なわれる。以上のよ
うな暗号装置では、信号撹拌装置は、分割した各ブロッ
ク間であみだ状に処理を行なうため、各ブロック間で必
ず他のブロックに影響をおよぼし、効果的に信号を撹拌
できる。したがって、このような信号撹拌装置１２８を
具備した（図６）で説明した処理を数段行なうことで平
文データを乱数に近い暗号文データに変換することがで
きる。また、実際のハードウエアで実現する場合は、
（図６）で示したような１段分の暗号処理部のみを用意
し、以後の段の処理は、フィードバックして繰り返し処
理することができ回路規模が小さくできる。

【０００９】

【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、解読の困難さの決め手となる信号撹拌装
置が、暗号処理の各段で常に同じであるため、信号の撹
拌性は十分であってもその構造上の特徴を利用した解読
が試みられ易い問題があり、実際に本従来例の暗号装置
も開発された当時は、４段の処理であったが安全上の問
題で８段の処理となり、現在は段数をさらに大きくする
といった仕様変更が行なわれてきた。このように構造上
の特徴を利用した解読に対しては、より複雑な信号撹拌
装置を用意することや複数の信号撹拌装置を用意して各
段毎に異なる処理を行なうなどが考えられるが、いずれ
もハードウエアでの回路規模を考えた場合よい方法とい
えない。また、暗号処理の段数を増やすような変更を行
なった場合、装置の処理速度が変化してしまうし、暗号
アルゴリズム自体を変更することもソフトウエアでは容
易であるが、ハードウエアでは困難である。

【００１０】本発明は、前記課題を解決し、少ない回路
規模で複雑な撹拌処理が可能で、また、必要に応じて撹
拌処理の複雑さを変更でき、複数の信号撹拌処理が行え
る信号撹拌装置を提供し、１つの暗号装置で複数の暗号
アルゴリズムの処理が行え、また、アルゴリズムの変更
が暗号処理速度を変化させずに可能である暗号装置を提
供し、さらに、入力データによって暗号処理自体が変化
することで解読を困難にする暗号装置を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明は、更新命令が入
力される毎にその時点で入力されている信号を出力とし
て記憶する記憶手段を入力データのビット数用意し、そ
れらを順番に並べて隣り合う出力と入力を直接または、
記憶手段の出力の論理演算値をもう一方の入力とするよ
うな排他的論理和回路を介して接続し、入力データに依
存した初期値を各記憶手段に与え、各記憶手段に数回更
新命令を与えて信号撹拌処理を行なう信号撹拌装置とす
るとともに、入力データを２つの等しいビット長の信号
ブロックに分け、一方の信号ブロックと暗号化鍵を入力
とした撹拌装置の出力と他方の信号ブロックとをビット
演算の排他的論理和処理することを含む暗号処理段の処
理を数回繰り返す暗号装置の各段の信号撹拌装置に前記
の撹拌装置に代表されるような一定の撹拌処理を繰り返
し行なう信号撹拌装置を用い、各段での信号撹拌装置で
の撹拌処理の回数を各段で別々に設定してやり、さらに
その設定の方法として信号撹拌装置に入力される信号ブ
ロックの各ビットの値と暗号化鍵の値で決定するもので
ある。

【００１２】

【作用】本発明は前記した構成により、信号撹拌器装置
内での処理は、更新命令毎に一定の撹拌処理を行い、そ
の処理を繰り返し行なうことで、回路規模が小さくても
複雑な撹拌処理が行なうことができ、また更新命令を与
える回数を変えることで複数の異なった撹拌処理を実現
でき、要求される秘匿度に応じて処理の複雑度を変更で
きる。そして前記信号撹拌装置に代表されるように一定
の撹拌処理を繰り返し行なう信号撹拌装置を用いて暗号
処理の各段を構成した暗号装置では、各段で信号撹拌処
理の繰り返し回数を別々に設定するので信号撹拌装置が
１つである暗号処理の１段分の処理部を用意した暗号装
置であっても各段で異なった撹拌方法でデータを撹拌で
き、また、撹拌処理の繰り返し回数の設定値を変更する
ことで容易に異なった暗号処理を行える。また、その際
に全暗号処理を通して信号撹拌装置で行なう撹拌処理の
繰り返し回数の合計を一定にしてその条件のもとで各段
に与える繰り返し回数の振り分け方を変更することで、
全体としての処理時間を変えることなくアルゴリズムを
変更できる。また、さらに各段での撹拌処理の繰り返し
回数を信号撹拌装置への入力である信号ブロックと鍵に
よって決定するので暗号アルゴリズムの構造上の特徴か
らの解読を困難にできる。

【００１３】

【実施例】（図１）は本発明の第１の実施例における信
号撹拌装置の構成図である。（図１）において、１から
３２は、クロック付きのＤフリップフロップで共通のク
ロックパルス信号が入力される。３３から７９は、排他
的論理和回路である。８０から９５はＮＡＮＤ回路であ
る。奇数番目のＤフリップフロップの出力と偶数番目の
Ｄフリップフロップの入力は直接接続され、偶数番目の
Ｄフリップフロップの出力と奇数番目のＤフリップフロ
ップの入力間は、それぞれ排他的論理和回路３３から４
７を介して、偶数番目のフリップフロップの出力が排他
的論理和回路の一方の入力へ、排他的論理和回路の出力
が奇数番目のＤフリップフロップへの入力へ接続した形
で接続される。排他的論理和回路３３から４７へのもう
一方の各入力およびＤフリップフロップ１への入力は、
排他的論理和回路４８から７９とＮＡＮＤ回路８０から
９５により生成されるＤフリップフロップ１から３２の
出力の論理演算値が入力される。１から３２までの各Ｄ
フリップフロップの出力をＰ₁からＰ₁₅とし、排他的論
理和回路３３から４７までの各入力でＤフリップフロッ
プの出力からでないもう一方の各入力Ｆ₁からＦ₁₅およ
びＤフリップフロップ１への入力Ｆ₀は、以下のように
なる。

【００１４】

【数３】

【００１５】また、（図１）では、省略したが、各Ｄフ
リップフロップへは、３２ビット入力データと３２ビッ
ト鍵データとのビット演算の排他的論理和演算を行なっ
たデータの各ビットの値がＤフリップフロップ１から３
２の初期値として与えられる。

【００１６】以上のように構成された実施例の信号撹拌
装置において以下の動作を説明する。はじめ、入力デー
タと鍵データのビット演算の排他的論理和をとったデー
タの各ビットの値がＤフリップフロップ１から３２の初
期値として与えられる。その後、クロックパルス信号が
各Ｄフリップフロップ１から３２に入力される。各Ｄフ
リップフロップ１から３２は、クロックパルスが入力さ
れた時点での各Ｄフリップフロップ１から３２へ入力さ
れている信号を読み取り、新しく出力信号とする。その
結果、クロックパルス入力後の各フリップフロップの出
力は、以下のようになる。まず偶数番目のＤフリップフ
ロップの出力には、クロックパルス入力前のすぐ前の奇
数番目のＤフリップフロップの出力がそのままシフトさ
れ、奇数番目のＤフリップフロップの出力は、それぞれ
排他的論理和回路３３から４７の出力であるクロックパ
ルス入力前のすぐ前の偶数番目のＤフリップフロップの
出力とＦ_i（ただし、ｉは１から１５までの整数）との
排他的論理演算の値なる。ただし、Ｄフリップフロップ
１の出力は、クロックパルス入力時のＦ₀の値となる。
したがって、１クロックパルス毎に半分のビットが他の
Ｄフリップフロップの出力の影響を受ける。２クロック
パルス入力されるとすべてのビットが初期値のうちの複
数ビットの影響をうける。

【００１７】以上のように本実施例によれば、データ中
の半分のビットだけにしか影響をおよぼさないような簡
単な回路構成であってもクロックパルスを複数回入力す
ることで複雑な撹拌処理を行なうことができ、回路規模
が小さくできる。

【００１８】（図２）は、本発明の第２の実施例におけ
る暗号装置の構成図である。９６は、本発明の第１の実
施例の信号撹拌装置、９７,９８は、３２ビットのレジ
スタである。９９は、パルス制御回路であり、制御信号
によって決定される数のクロックパルスが入力される毎
にパルス信号を１つ発生する。１００は、ビット演算の
排他的論理和回路、（図２）では省略したがレジスタ９
７とレジスタ９８には、それぞれ右半分３２ビット左半
分３２ビットの平文データが入力される手段が具備され
ている。レジスタ９７の出力は、排他的論理和回路１０
０へ入力される。排他的論理和回路１００のもう一方の
入力には、信号撹拌装置９６の出力が接続されている。
信号撹拌装置９６へは、レジスタ９８の出力が接続され
るとともに暗号化鍵とクロックパルス信号が入力され
る。そして、排他的論理和回路１００の出力は、レジス
タ９８の入力へ接続されている。レジスタ９８の出力
は、信号撹拌装置９６の入力とレジスタ９７の入力へ接
続されている。

【００１９】以上のように構成された実施例の暗号装置
において以下にその動作を説明する。はじめ、６４ビッ
ト平文データがそれぞれ左右半分ずつレジスタ９７,レ
ジスタ９８の出力値として設定され、さらにレジスタ９
８の出力と暗号化鍵によって信号撹拌装置９６内の各Ｄ
フリップフロップの出力が初期化される。その後、クロ
ックパルス信号によって信号撹拌装置９６での処理が行
なわれる。パルス制御回路９９は、クロックパルス信号
を受け取り、設定されたクロックパルス数が入力される
とレジスタ９７とレジスタ９８および信号撹拌装置９６
へパルス信号を送る。レジスタ９７と９８では、パルス
信号を受け取るとそれぞれの現在入力されている信号を
読み取り、その値を新しく出力として更新する。また、
信号撹拌装置９６内では、パルス制御回路からのパルス
信号によって信号撹拌装置９６内の各Ｄフリップフロッ
プの出力を初期化する。なお、初期化される際には、パ
ルス制御回路９９のパルス信号によって新しく更新され
たレジスタ９８の出力と次段の暗号処理段での暗号化鍵
で決まる初期値によって初期化されるようにタイミング
等を考慮した回路とする。なお、暗号化鍵の値は、信号
撹拌装置の初期化後、直ちに、次段の暗号化鍵に更新さ
れたものが入力される。

【００２０】以上の処理を暗号処理段数分だけ繰り返
す。すなわち、平文データ入力後、暗号化装置にクロッ
クパルスを入力していくとパルス制御信号のパルスが発
生する毎に１段の暗号処理が終了し、暗号処理段数分の
パルス制御回路からのパルスが発生した後のレジスタ９
７,レジスタ９８の出力が暗号文データとなる。例え
ば、各段でクロック数を独立に設定すると（図３）のよ
うな暗号装置の処理と等価になる。（図３）において１
０１から１０８は、信号撹拌装置であり、１０９から１
１６は、３２ビットのビット演算の排他的論理和回路で
ある。各段の信号撹拌処理は、信号撹拌装置に入力する
クロックパルス数を独立に変えることで異なる撹拌処理
となる。

【００２１】以上のような本発明の実施例によれば、１
つの撹拌装置を具備するだけで各段異なった撹拌処理を
行なう暗号装置を実現できる。また、暗号処理全体で入
力するクロックパルス数を決めておき、クロックパルス
数を各段に振り分ければ、処理速度を変更することなく
暗号処理だけ変更することができ、通信の際の送受信の
タイミング等の変更をする必要がない。例えば、８段の
暗号処理で暗号処理全体でのクロックパルス数をデータ
ビット長と同じ６４ビットとし、少なくとも各段で２ク
ロックパルス分の処理は行なうとすると、残りの４８ク
ロックパルス分を８段に振り分ける方法は、４９⁷／７
！通りあり、同じ処理時間で４９⁷／７！通りの暗号処
理を１つの暗号装置で選択できる。

【００２２】（図４）は、本発明の第３の実施例におけ
る暗号装置の構成図である。１１７,１１８は、３２ビ
ットのレジスタ、１１９は、信号撹拌装置、１２０は、
３２ビットの排他的論理和回路、１２１は、パルス制御
回路である。本実施例と前記第２の実施例の暗号化装置
との違いは、３２ビットレジスタ１１８の出力と暗号化
鍵をパルス制御回路１２１に入力していることである。
それ以外は、第２の実施例の構成と同じである。

【００２３】以上の構成において、以下に動作について
説明する。本実施例の動作は、ほとんど第２の実施例と
同じである。ただ各段での信号撹拌装置１２０に与える
クロックパルス数を決定するパルス制御回路の制御信号
がレジスタ１１８の出力と暗号化鍵となり、各暗号処理
段での信号撹拌処理は入力平文データによって変化す
る。例えば、レジスタ１１８の出力と暗号化鍵のビット
演算の排他的論理和演算の結果の下位３ビットの値に２
を加算した数値を信号撹拌装置１２０に与えるクロック
パルス数に設定してやるとすると、各段でのクロックパ
ルス数は、２クロックパルスから９クロックパルスの間
で変化するから、例えば、８段の暗号処理では、８⁸通
りの構造が考えられ、どの構造によって暗号化されたか
決定することは困難であり、解読が困難になる。

【００２４】なお、第１の実施例において排他的論理和
回路を偶数番目のＤフリップフロップの出力と奇数番目
のＤフリップフロップの入力との間に配したが、奇数番
目のＤフリップフロップの出力と偶数番目のＤフリップ
フロップの入力の間でもよいし、不規則に配してもよ
く、配置する数を増減してもよく、すべてのＤフリップ
フロップ間を排他的論理和回路を介して接続してもよ
い。また、排他的論理和回路へのもう一方の入力である
各Ｄフリップフロップの出力の論理演算も異なるもので
あってもよい。さらに、信号撹拌後の出力を各Ｄフリッ
プフロップの出力としたが、Ｄフリップフロップの入力
を信号撹拌後の出力としてもよく、また、両方の組合せ
でもよい。

【００２５】また、第２の実施例においてクロックパル
ス数の合計に制約をつけた例を示したが、処理速度の変
更等が問題にならない場合には、各段のクロックパルス
数を自由に設定してもよい。

【００２６】第３の実施例におけるパルス制御回路１２
１で設定する１段の処理内のクロックパルス数をレジス
タ１１８の出力と暗号化鍵の排他的論理和をとり、その
下位３ビットによって決定しているが、他の演算法で決
定してもよい。

【００２７】また、第２の実施例および第３の実施例に
おいて信号撹拌装置を第１の実施例の信号撹拌装置とし
たが、他の信号撹拌装置でもよく、例えば、（図５）に
示されるような信号撹拌装置でもよい。（図５）で、１
２２は簡単な信号撹拌器、１２３は、３２ビットレジス
タであり、クロックパルスが入力される毎にレジスタ１
２３は、その時点の入力値を出力値とし、数クロック入
力後のレジスタ１２３の出力を信号撹拌装置の出力とす
る。以上の信号撹拌装置でも同様の効果が期待できる。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
入力されている信号を出力信号として記憶する記憶手段
を入力データのビット数用意し、隣あう入力と出力を直
接または、一方の入力が記憶素子の出力の論理演算にな
っている排他的論理和回路を介して接続して構成し、更
新命令を数回入力することで少ない回路規模で複雑な撹
拌処理が可能であり、また、更新命令回数を変えること
で異なった撹拌処理が行え、必要な秘匿度に応じた複雑
さの撹拌が行える信号撹拌装置が提供できる。

【００２９】また、暗号処理段で信号撹拌装置の撹拌処
理の繰り返し回数を各段毎に独立に設定するので、信号
撹拌装置を１つ用意するだけで各段での信号撹拌処理
は、異なったものが実現でき、１つの暗号装置で多くの
暗号処理が実現でき、また、暗号装置を交換することな
く暗号アルゴリズムを変更できる。また各段での撹拌処
理の繰り返し回数の設定値を秘密にすれば、暗号処理自
体の構造も決定できないので解読が困難になる暗号装置
が提供できる。

【００３０】さらに、各暗号処理段での信号撹拌処理の
繰り返し回数をその段での信号撹拌装置への入力と暗号
化鍵で決定するので、入力データ毎に暗号化アルゴリズ
ムの構造自体が変化し解読を困難にできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における信号撹拌装置の
構成図

【図２】本発明の第２の実施例における暗号装置の構成
図

【図３】本発明の第２の実施例における暗号装置の暗号
処理の説明図

【図４】本発明の第３の実施例における暗号装置の構成
図

【図５】本発明の第２および第３の実施例に用いること
が可能な信号撹拌装置の例の構成図

【図６】従来の暗号装置の構成図

【図７】従来の暗号装置で用いられている信号撹拌装置
の構成図

【図８】従来の暗号装置における暗号処理部の説明図

【符号の説明】

１〜３２Ｄフリップフロップ３３〜７９排他的論理和回路８０〜９５ＮＡＮＤ回路９６,１１９第１の実施例の信号撹拌装置９７,９８,１１７,１１８,１２３,１２４〜１２７３
２ビットレジスタ９９,１２１パルス制御回路１００,１０９〜１１６,１２０,１２９,１４６〜１５７
３２ビットのビット演算の排他的論理和回路１０１〜１０８信号撹拌装置１２２信号撹拌器１２８,１３８〜１４５信号撹拌装置１３０〜１３３Ｓボックス１３４〜１３７８ビットのビット演算の排他的論理和
回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者村上弘規大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】入力データのビット数をｎビットとする
とき、入力されている信号を出力信号として記憶する記
憶手段を第１の記憶手段から第ｎの記憶手段まで有し、
ｉを１からｎ−１までの任意の整数として第ｉ番目の記
憶手段の出力と第ｉ＋１番目の記憶手段間で第ｉ番目の
記憶手段の出力と第ｉ＋１番目の記憶手段の入力が直接
または一方の入力が前記記憶手段のうちのいくつかの出
力の論理演算である排他的論理和装置を介して接続され
ており、第１番目の記憶手段にいくつかの記憶手段の出
力の論理演算を入力する手段を有し、入力データに依存
するｎビットのデータを各記憶手段の初期値として与え
る手段を具備することを特徴とする信号撹拌装置。
【請求項２】入力データと等ビット長の暗号化鍵との
排他的論理和演算手段を有し、入力データと暗号化鍵の
排他的論理和演算の値を各記憶手段の出力として設定す
る手段を具備することを特徴とする請求項１記載の信号
撹拌装置。
【請求項３】入力データを２つの等ビット長の信号ブ
ロックに分け、一方の信号ブロックのデータを、一定の
撹拌処理を設定された回数だけ繰り返し行なう信号撹拌
装置に入力し、その出力と他方の信号ブロックとのビッ
ト演算の排他的論理和演算した結果を新しく他方の信号
ブロックとする処理を含む暗号処理段を、暗号処理全体
で数段行なう手段を具備し、前記撹拌装置での撹拌処理
の繰り返し回数を各処理段毎に制御する制御手段を有す
ることを特徴とする暗号装置。
【請求項４】各処理段で信号撹拌装置での撹拌処理の
繰り返し回数を信号撹拌装置に入力される信号ブロック
と暗号化鍵によって決定する手段を有することを特徴と
する請求項３記載の暗号装置。