JPH0577087B2 - - Google Patents

Description

請求の範囲 １ 各々が集積回路チツプを受けるように構成お
よび配置されかつ各々が少なくとも１つの内部導
電層を含む多層構造を有する複数の回路ボードを
含むデータ処理システムのためにデスキユ（DE
−SKEW）されたクロツクを自動的に供給する
方法であつて、 各ボードの前記内部導電層のエツジに沿つて10
インチより大きい長さを有するストリツプ伝送ラ
インが形成され、 前記ボード内に形成されたメツキされたスルー
ホールによつて前記伝送ラインに電気的に接続さ
れたクロツク集積回路チツプが前記エツジ上に配
置され、 前記方法は、 各ボードに入力クロツクを与えるステツプと、 各ボード上において前記クロツク集積回路チツ
プによつて、精密基準遅延を用いて、前記入力ク
ロツクに応答して自動クロツクデスキユを行なつ
て必要なデスキユの量を決定することにより、ボ
ード上の他のチツプにデスキユされたクロツクを
分配するステツプと、 前記伝送ラインを形成することによつて各ボー
ドに前記精密基準遅延を供給するステツプとを備
える、方法。 ２ 前記自動クロツクデスキユは、 前記入力信号に応答して、前記入力信号に対し
て異なる遅延を有する複数の遅延信号を発生する
ステツプと、 出力クロツクを発生するために前記遅延信号の
うちの１つを選択するステツプと、 前記出力クロツクから得られる第１信号と、前
記入力クロツクから得られる第２信号との間の時
間関係を比較して、選択された遅延信号によつて
提供された遅延が予め定められた所望の遅延に実
質的に等しいかを、前記伝送ラインによつて提供
された遅延に基づいて、決定するステツプと、 現在選択されている遅延信号によつて提供され
た遅延が前記所望の遅延と実質的に等しくないと
判定された場合、異なる遅延信号を自動的に選択
するステツプと、 現在選択されている遅延信号が前記所望の遅延
を実質的に提供すると判定されるまで、比較およ
び自動的選択のステツプを繰返すステツプと、 現在選択されている遅延信号が、前記所望の遅
延に実質的に等しい遅延を提供すると判定された
場合、異なる遅延信号の選択を妨げるステツプと
を含む、請求項１に記載の方法。 ３ 前記妨げるステツプは、選択された入力信号
が前記所望の遅延に実質的に等しい遅延を提供す
ると判定された場合、前記選択された入力信号の
選択をロツクインすることを含む、請求項２に記
載の方法。 ４ 前記第２信号が、前記伝送ラインを介して前
記入力クロツクを通過させることによつて抽出さ
れる、請求項３に記載の方法。 ５ 前記自動的選択のステツプが、前記比較のス
テツプに応答してカウンタのカウントを変更し、
現在選択されている遅延信号が前記所望の遅延を
提供しないと判定し、かつ前記カウンタのカウン
トに応じて前記回路に与えるためのもう１つの遅
延信号を選択することを含む、請求項２に記載の
方法。 ６ 前記変更が、カウントの各変更が、選択され
た遅延信号によつて提供された遅延を増加するよ
うな態様で起こる、請求項５に記載の方法。 ７ 選択された入力信号を前記回路に与える前に
前記カウンタを初期のカウントに設定するステツ
プを含む、請求項６に記載の方法。 ８ 各々が集積回路チツプを受けるように構成お
よび配置されかつ各々が少なくとも１つの内部導
電層を含む多層構造を有する複数の回路ボードを
含むデータ処理システムにおいて、デスキユされ
たクロツクを前記チツプに自動的に提供するため
の改良された装置であつて、 各ボードに入力クロツクを与える手段と、 各ボード毎に設けられ、ボードに装着された複
数の集積回路チツプの各々にデスキユされたクロ
ツクを分配するクロツク分配手段とを備え、 前記クロツク分配手段は、精密基準遅延手段を
有する自動クロツクデスキユ回路を含み、 前記精密基準遅延手段は、各ボードの前記内部
導電層のエツジに沿つて形成された10インチより
大きい長さを有するストリツプ伝送ラインを含
み、 前記精密基準遅延手段以外の前記自動クロツク
デスキユ回路の部分は、前記ボードに装着された
クロツク集積回路チツプ上に設けられ、 前記クロツク集積回路チツプは前記エツジ上に
配置され、さらに前記伝送ラインは、前記ボード
内に形成されたメツキされたスルーホールによつ
て前記クロツク集積回路チツプに電気接続され
る、装置。 ９ 前記自動クロツクデスキユ回路は、 前記入力クロツクに応答し、前記入力クロツク
に対して異なる遅延を有する複数の遅延信号を発
生するための遅延手段と、 各ボード上の他のチツプに供給するための複数
の出力クロツクを提供するクロツク駆動回路と、 前記遅延信号のうちの１つを前記クロツク駆動
回路に与えるための手段と、 前記精密基準遅延手段を含み、かつ出力クロツ
クからの信号に応答して、前記入力クロツクおよ
び前記出力クロツクの間に所望の予め定められた
遅延が存在するかを判定するための検出手段と、 前記入力クロツクおよび前記出力クロツク間の
位相差が、前記所望の予め定められた遅延に実質
的に等しくないと判定された場合、異なる遅延信
号を自動的に選択するための手段とを含む、請求
項８に記載の装置。 １０ 前記クロツクデスキユ回路は、現在選択さ
れている遅延信号が、前記入力クロツクおよび前
記出力クロツクの間において、前記所望の予め定
められた遅延に実質的に等しい遅延を提供すると
判定された場合、異なる遅延信号の選択を妨げる
ための手段を含む、請求項９に記載の装置。 １１ 前記クロツクデスキユ回路の動作がパワー
オン初期設定の間に開始され、かつ選択された遅
延信号が前記入力クロツクおよび前記出力クロツ
クの間で、前記所望の予め定められた遅延に実質
的に等しい遅延を提供すると前記検出手段が判定
する場合、前記妨げるための手段は、選択される
遅延信号の選択をロツクインするための手段を含
む、請求項１０に記載の装置。 １２ 前記検出手段は、前記入力クロツクに対し
て予め定められた遅延を有する比較信号を得るた
めの前記精密基準遅延手段を含む手段を含み、前
記検出手段はまた、前記入力クロツクおよび前記
出力クロツク間の遅延が前記所望の予め定められ
た遅延に実質的に等しいかを判定するために、前
記比較信号と、前記出力クロツクから得られた信
号との間の時間関係を比較するための手段を含
む、請求項１０に記載の装置。 １３ 前記自動的選択のための手段は、カウント
手段と、選択された遅延信号によつて提供された
遅延が前記所望の予め定められた遅延に等しくな
いと前記検出手段が判定するのに応答して前記カ
ウント手段のカウントを変更するための手段と、
前記カウント手段のカウントに応じて前記回路に
与えられるためのもう１つの遅延信号を選択する
ための手段とを含む、請求項１２に記載の装置。 １４ 前記自動的選択のための手段は、前記カウ
ント手段のカウントに応答して、前記遅延信号の
うちの１つの選択するためのマルチプレクサ手段
を含む、請求項１３に記載の装置。 １５ 前記カウント手段のカウントの前記変更
が、前記入力信号に対して以前に選択された遅延
信号のものより大きな遅延を有する遅延信号の選
択を引起こすように、もう１つの遅延信号を選択
するための前記手段が作動する、請求項１４に記
載の装置。 １６ 前記カウント手段を初期のカウントに設定
するための手段を含む、請求項１５に記載の装
置。 １７ 前記妨げるための手段は、選択された遅延
信号が前記所望の遅延に実質的に等しい遅延を提
供すると判定された場合に選択された遅延信号の
選択をロツクインするための手段を含む、請求項
１６に記載の装置。 １８ 前記入力クロツクに応答する前記遅延手段
は多タツプ遅延手段を含む、請求項９に記載の装
置。 １９ 前記遅延手段は、直列接続された複数のゲ
ートを含み、かつ前記遅延信号が前記ゲート間の
接続から得られる、請求項１８に記載の装置。 背 景 この開示は概してデータ処理システムに関する
ものであり、より詳細には、同期式デジタルデー
タ処理システムにおける伝播時間の変動の有害な
影響を克服するための、改良された手段および方
法に関するものである。 同期式データ処理システムにおける伝播時間の
変動によつて引き起こされる特別な問題は、クロ
ツク分配システムの設計に関連して生じる。たと
えば、伝播時間の変動は、システムの異なる部分
に与えられたクロツクに重大なスキユーを引き起
こし得る。このスキユーがタイミングの問題を引
き起こすのを防ぐために、従来の解決策は最小の
システムサイクルタイムに最大のスキユーを与え
ることによつて、すべてのデータ信号がその目的
地記憶エレメント（たとえば、フリツプフロツ
プ）にクロツクが到達する前に到達することを保
証する。今日の高性能のシステムにおいては（コ
ンピユータであろうがあるいは、デジタル装置を
使用して設計された他のシステムであろうと）、
このサイクルタイムの増加はシステム速度に大変
有害な影響を及ぼし得る。 データ処理システムにおけるスキユーの第１の
原因は、製造工程における公差のために集積回路
チツプ間に生じる伝播時間の変動に起因する。チ
ツプ間の伝播時間の遅延はシステム全体に分配さ
れたクロツクにスキユーを生み出すであろうか
ら、これはクロツク分配回路の場合にはとくに微
妙な問題である。 スキユー問題の１つの解決策としては、より均
一なチツプを製造し、その結果チツプごとの公差
がより小さくなるようチツプ制作工程を改良する
というものがある。しかしながら、必要なコスト
が増加するためこの解決策は経済的に非実用的で
ある。 スキユーを最小化するために用いられるもう１
つの解決策は、たとえば1944年５月８日に発行さ
れた、エス・エイ・タグー（S.A.Tague）その他
の発明者による米国特許第4447870号「データ処
理システムにおいて基本クロツクタイミングをセ
ツトするための装置」に開示されたように、クロ
ツク分配システムの手動（あるいはオペレータ制
御の）調整を提供するというものである。手動の
あるいはオペレータ制御の調整を提供せねばなら
ないう不都合の他に、この解決策はまた必要とさ
れる労力および／または装備が増加するために不
経済である。さらに、そのような初期のスキユー
調整では、温度変動といつた後程生じる要因に起
因するスキユーを保証することはできない。 クロツクスキユーはまた、システムクロツクと
正しく同位相にないときに信号が受信されるかも
しれない通信受信回路に関して問題を呈し得ると
いうことが留意されるべきである。非同期受信信
号を処理するために、たとえば1975年９月23日に
発行された、発明者ピー・アール・ウイレー（P.
R.Wiley）による米国特許第3908084号「高周波
数キヤラクタ受信器」に開示されたような、特別
な同期化技術が開発されてきた。しかしながら、
様々な要因が含まれているため、そのような技術
はチツプ間伝播時間変動の問題を解決するには適
切ではない。

【図面の簡単な説明】

第１図は、この発明の好ましい実施例における
データ処理システムの複数の回路ボードにクロツ
キングがどのように設けられるかを概して示す、
電気的ブロツク図である。 第２図は、この発明の好ましい実施例による第
１図のクロツク分配チツプ５ａの好ましい実現を
示す、電気的ブロツク図である。 第３Ａ図および第３Ｂ図は、第２図のクロツク
分配チツプ５ａの全動作を示す、タイミングのグ
ループを含む。 第４図は、第２図に示されたクロツク分配チツ
プ５ａのより特定的な実現を示す、電気的ブロツ
ク図である。 第５図は、この発明の好ましい実施例による自
動クロツク遅延調整の或る特定の例に関する第４
図の実現の動作を示す、タイミング図を含む。 第６図は、第４図を実現するためにエラー検査
がさらにどのように提供されるかを示す、電気的
ブロツク図である。 第７図は、第６図の動作を示すタイミング図を
含む。 第８図は、前述の実施例において用いられるか
もしれない、多層ボード構成の概略的断面図であ
る。 第９図は、第８図に示された多層ボード構成の
導電面の平面図であり、正確な遅延ラインがその
中にどのように設けられ得るかを示す。

【発明の詳細な説明】

全図面を通して、同じ番号および文字は同じエ
レメントを示す。 まず第１図を参照に、ここに示されるのはデー
タ処理システムの複数の回路ボード２である。各
回路ボード２は、それに装着されかつ電気接続
（図示されず）によつて従来の方法で相互接続さ
れる複数の集積回路チツプ５および５ａを含む。
次にボード２は、その他のボード、バツクプレイ
ンなど（同様に図示されず）を使用する従来の方
法で相互接続される。 各ボード２上のチツプ５ａはクロツク分配チツ
プであり、それに入力クロツクCiが印加され、各
入力クロツクCiはメインクロツクＣから抽出され
る。このクロツク分配チツプ５ａは、与えられた
メインクロツクＣに応答して動作し、その結果ボ
ード上のその他のチツプ５のうちの適切なチツプ
に、それらにクロツキングを提供するために分配
される出力クロツクを提供するように、構成され
かつ配置される。 クロツクスキユーを防ぐために、ボード２のク
ロツク分配チツプに与えられる、結果として得ら
れるメインクロツクＣが実質的に互いに同位相で
あるように導体の長さを選択するのが従来の方法
である。またクロツクスキユーを防ぐために、同
じボード上の各チツプに与えられる、結果として
得られるクロツクが実質的に互いに同位相である
ように、クロツク分配チツプ５ａのクロツク出力
とボード上の他のチツプ５のクロツク入力との間
に同じ導体の長さを提供するというのも従来の方
法である。これらの処置はクロツクスキユーを低
減させるのには役立つが、分配チツプ５ａによつ
て提供される伝播時間の差異が異なるボードの出
力に関してスキユーを生み出し得るので、そのよ
うな差異もまた考慮に入れられなければならな
い。この問題を解決するための好ましい方法は、
クロツク駆動回路において一般的に生じる伝播遅
延の変動にもかかわらず、すべてのクロツク分配
チツプ５ａの出力を実質的に互いに同期化するで
あろう自動クロツクデスキユ回路を各ボード２上
に設ける。この有利な結果を得るための好ましい
方法は、各クロツク分配チツプ５ａ上に自動クロ
ツクデスキユ回路を結合する。 第２図は、出力クロツクC_sと与えられたメイン
システムクロツクＣとの間の遅延を望ましい一定
値に自動的に調整するための回路を組込んだ、第
１図のクロツク分配チツプ５ａの或る特定の好ま
しい実現を示す。第１図に示されたすべてのチツ
プ５ａは同様に実現されるのが好ましいというこ
とが理解されるべきである。 第２図に示されたクロツク分配チツプ５ａの好
ましい実現がここでより詳細に検討されるであろ
う。図示されたように、メインクロツクＣは多タ
ツプ遅延ライン１２に与えられ、これは多タツプ
遅延ライン１２に沿うそれらの位置に応じてメイ
ンクレームＣに対し連続的により大きな遅延を有
する複数の出力１２ａを提供する。図示されたよ
うに、多タツプ遅延ライン１２は、たとえば一連
のゲート１２ｂを含む。 第２図の遅延ライン出力１２ａはマルチプレク
サ１４に与えられ、それは出力１２ａのうちの特
定の１つを、遅延ラインカウンタ１８からそれに
与えられるカウント出力１８ａによつて決定され
たものとして選択する。マルチプレクサ１４の出
力に現われる、結果として得られる選択されたク
ロツクC′は、同じボード（第１図）上の他のチツ
プ５に分配されるべき出力クロツク信号C_sを発生
するために、従来のクロツク駆動回路１６に与え
られる。 第２図から、多タツプ遅延ライン１２に与えら
れるほかに、メインクロツクはまた、メインクロ
ツクＣに関して遅延d₀を有する遅延クロツク信号
C_dを発生する精密な固定基準遅延２４（細長い
破線ブロツクによつて第２図に示された）にも与
えられることが理解されるであろう。この発明に
よると、この精密な固定遅延２４は、各ボードに
設けられ特別に形成された導体によつてオフチツ
プに提供されるが、その構成および配置について
はのちほどより特定的に検討されるであろう。 基準遅延２４によつて提供された、結果として
得られる遅延クロツク信号C_dは位相コンパレー
タ２６の１つの入力２６ａに与えられ、一方クロ
ツク駆動回路１６からの代表的な出力クロツク信
号C_sはもう一方の位相コンパレータ入力２６ｂに
フイードバツクされる。基本的には、第２図の好
ましいクロツク分配チツプ５ａの動作は、クロツ
ク信号C_dおよびC_sがメインクロツクＣに関して
異なつた遅延（例えば第３Ａ図においてはｄによ
つて示されたような）を有することを位相コンパ
レータ２６が検出するたびに、カウント信号が位
相コンパレータ出力２６ｃに発生させられるとい
つたものになる。このカウント信号は、マルチプ
レクサ１４によつて選択された出力１２ａがメイ
ンクロツクＣに関して遅延クロツクC_dと実質的
に等しい遅延d₀を有する出力クロツク信号C_sを発
生するようなカウントにカウント出力１８ａが達
するまで（たとえば第３Ｂ図に示されたように）、
カウンタ１８にカウントさせ（カウンタリセツト
入力Ｒに与えられるスタート信号Ｓによつてセツ
トされた初期カウントから）、そのときメインク
ロツクＣに関してC_sに与えられた、存在する遅延
d₀が一定のままであるように、カウント信号は除
去される。 このように、第２図の回路は、メインクロツク
Ｃに関して、精密な遅延２４によつて決定された
ような精密な遅延を有する出力クロツク信号C_sを
提供するよう自動的に調整されているであろう。
第１図のすべてのクロツク分配チツプ５ａは同様
に設計され得るので、クロツク分配システムのす
べてのチツプ５ａからのクロツク信号C_sにはこの
有利な方法によつて、メインクロツクＣに対して
実質的に同じ遅延が自動的に提供され得、これは
たとえば電源オンの初期設定の間に完了されるか
もしれない。 第２図に示された好ましい実施例の特別な利点
は、精密な基準遅延２４を設けることによつて、
多タツプ遅延ライン１２に使用される一連のゲー
ト１２ｂを簡単にかつ経済的に実現することが可
能となる。そのような一連のゲート１２ｂを使用
することによつて得られるタイミング精度は不十
分なものであるが、誤りは、タイミング精度に関
して基準遅延２４に依存するフイードバツク動作
によつて自動的に調整されるであろうから、回路
の性能に有害な影響はない。 次に第４図を参照すると、ここには第１図の遅
延５ａのより特定的な好ましい実施例が示され
る。既に第２図に関連して検討されたものと同様
の機能を果たす構成要素には同じ記号が与えられ
た。また、第２図において特定的には示されなか
つた第４図の構成要素には100より大きな番号が
与えられた。 第２図におけるように、第４図のメインクロツ
クＣは多タツプ遅延ライン１２に与えられ、その
出力１２ａは次にマルチプレクサ１４に与えら
れ、それはカウンタ１８によつて与えられたカウ
ンタ出力１８ａに応答して動作し、出力クロツク
信号C_sを発生するクロツク駆動回路１６に与える
ためにこれらの出力１２ａのうちから特定の１つ
を選択する。 また第２図におけるように、第４図のメインク
ロツクＣは精密遅延２４を介して位相コンパレー
タ入力２６ａに与えられ、一方クロツク駆動回路
１６からの代表出力クロツク信号C_sはもう一方の
位相コンパレータ入力２６ｂに与えられる。第４
図は、この位相コンパレータ２６が一般的にはフ
リツプフロツプ１２４を含んでもよいことを示
し、その中のフリツプフロツプ入力Ｄは遅延クロ
ツク信号C_dが与えられる位相コンパレータ入力
２６ａとして働き、フリツプフロツプクロツク入
力Ｋは出力クロツク信号C_sが与えられる位相コン
パレータ入力２６ｂとして働き、さらにフリツプ
フロツプ出力Ｑは位相コンパレータ出力２６ｃと
して働く。第４図に見られるように、クロツク信
号C_sは、クロツクドコンポーネント（カウンタ１
８およびフリツプフロツプ１２４など）のクロツ
ク入力Ｋに与えられるクロツクとして使用され、
一方スタート信号Ｓ（たとえばパワーアツプ初期
設定の間に与えられる）はこれらのコンポーネン
トのリセツト入力Ｒに、それらを所望の初期状態
にリセツトするために与えられる。 第５図は、第４図の実施例におけるクロツク
Ｃ、遅延クロツクC_d、出力クロツクC_s、位相コ
ンパレータ出力２６ｃおよびその他関連の出力に
関する、自動クロツク遅延調整の一般的な例の間
の典型的グラフを示す。より一層簡潔にするため
に、第５図ならびに第３Ａ図、第３Ｂ図および第
７図に示された波形は理想化された形態で示され
る。 第４図に示されたように、位相コンパレータ出
力２６ｃ（第５図のグラフＤ）は、２−クロツク
遅延位相コンパレータ信号２６ｄ（グラフＥ）を
提供する２つのフリツプフロツプ１１１の連鎖を
介してORゲート１１０に与えられる。このフリ
ツプフロツプ１１１の連鎖の使用は、その後に続
く論理において準安定度の問題を低減するという
点において有利である。クロツクC_s（グラフＣ）
の立上がりにおいて、メインクロツクＣに対する
C_sの遅延がグラフＣ（第３Ａ図も参照のこと）に
おいてd₁によつて示されたようなC_dと等しくない
ために、遅延クロツクC_d（グラフＢ）がローであ
れば、位相コンパレータ出力２６ｃ（グラフＤ）
もまたローであろう。この位相コンパレータ出力
信号２６ｃは、２つのフリツプフロツプ１１１か
らなる連鎖に与えられるので、遅延位相コンパレ
ータ出力信号２６ｄ（グラフＥ）は２クロツク期
間早い位相コンパレータ出力信号２６ｃのそれに
対応するであろう。 第４図に示されたように、遅延位相コンパレー
タ出力信号２６ｄ（グラフＥ）はORゲート１１
０の入力に与えられ、一方ロツクフリツプフロツ
プ１１２はロツク信号１１２ａ（これは当初ロー
の値に設定される）をORゲート１１０のもう１
つの入力に与える。ORゲート１１０は、OR出
力１１０ａおよび反転OR出力１１０ｂの２つの
出力を有する。したがつて、位相コンパレータ出
力信号２６ｃ（グラフＤ）がローのとき、OR出
力１１０ａはロー、反転OR出力１１０ｂはハイ
であろうし、さらに位相コンパレータ出力信号２
６ｃがハイであるときにはその逆である。 さらに第４図に関して、反転OR出力１１０ｂ
はANDゲート１１４の入力に与えられ、一方OR
出力１１０ａはANDゲート１１６の入力に与え
られる。ANDゲート１１４および１１６の各々
の他の２つの入力に与えられるのは２ービツトカ
ウンタ１１７の出力１１７ａおよび１１７ｂであ
り、その４つのカウント（０、１、２および３）
は第５図のグラフＦに示される。２−ビツトカウ
ンタ１１７に関連してORゲート１１０ならびに
ANDゲート１１４および１１６によつて遂行さ
れる論理は、３のカウントにおいてはカウンタ出
力１１７ａおよび１１７ｂがともにハイであろう
から２−ビツトカウンタ１１７のカウントが３に
達するたびに、ANDゲート１１４および１１６
が能動化されるであろうというものであることが
理解されよう。したがつて、ANDゲート１１４
および１１６が能動化されるたびに（カウンタ１
１７がカウント３に達した結果として）、ANDゲ
ート出力１１４ａ（グラフＧ）は反転OR出力１
１０ｂの状態に対応するであろうし、それは次に
遅延位相コンパレータ出力信号２６ｇ（グラフＥ）
の現行の状態の反転に対応し、一方、ANDゲー
ト出力１１６ａ（グラフＨ）はOR出力１１０ａ
の現行の状態に対応するであろうし、それは次に
ロツク信号１１２ａの状態に対応する。 第５図に示された例から理解されるであろうよ
うに、２−ビツトカウンタ１１７（グラフＦ）が
最初にカウント３に達すると（ANDゲート１１
４および１１６が能動化されるようにする）、出
力クロツクC_s（グラフＣ）の遅延が遅延クロツク
C_dより少ないため（グラフＣの遅延差d₁によつて
示されたように）遅延位相コンパレータ出力２６
ｄ（グラフＥ）はローであろう。結果として、反
転OR出力１１０ｂに現れる、結果として得られ
るハイレベルのためにAND出力１１４ａ（グラフ
Ｇ）は２−ビツトカウンタ１１７（グラフＦ）の
カウントが３である間ハイとなるであろうし、そ
れによつて次に遅延ラインカウンタ１８（グラフ
Ｈ）はその初期のカウント０からカウント１へと
進み、マルチプレクサ１４が次に大きな遅延ライ
ンタツプ１２ａを選択するようにする。これによ
つてC_sの遅延が増加し、その結果C_sおよびC_dの
間で低減された遅延差d₂（グラフＣ）が得られる。
２−ビツトカウンタ１１７のカウントが３である
間OR出力１１０ａはローであろうから、ANDゲ
ート出力１１６ａ（グラフＩ）はまた誤りであろ
うし、その結果、ORゲート１２０を介してロツ
クフリツプフロツプ１１２のデータ入力Ｄに与え
られると、ロツクフリツプフロツプ出力１１２ａ
（第５図のグラフＩ）はローのままであろう。 ２−ビツトカウンタ１１７（第５図のグラフ
Ｆ）が２度目にカウント３に達するとき、遅延位
相コンパレータ出力（グラフＥ）は、C_sおよび
C_dの間に残つている遅延差d₂（グラフＣ）のため
に依然としてローのままであろう。したがつて、
２−ビツトカウンタ１１７のカウント３への以前
の到着に関して説明されたように（グラフＦ）、
AND出力１１４ａは再びハイとなり、ここで遅
延ラインカウンタ１８（グラフＨ）をカウント２
へと進めるであろうし、一方ロツクフリツプフロ
ツプ出力１１２ａは再びローのままである。 第５図に示された特定の例に関して、遅延ライ
ンカウンタ１８の第２のカウントへの前進は、C_s
のメインクロツクＣ（グラフＡ）に対する遅延が
C_dのＣに対する遅延と、第５図のグラフＣにお
いてd₃＝０の表示によつて示されたように、実質
的に等しくなるようにC_sの遅延を増加させると仮
定される。C_sおよびC_d′の間にこの一致が達成さ
れた結果、第５図のグラフＤに示されたように今
度は位相コンパレータ出力２６ａがハイとなり、
それによつて次に遅延位相コンパレータ出力２６
ｄ（グラフＥ）が２クロツク期間遅れてハイにな
り、その期間は２−ビツトカウンタ１１７のカウ
ント３への第３の到達に対応する（グラフＦ）。
したがつて、２−ビツトカウンタ１１７のカウン
ト３のこの第３の発生の間に、AND出力１１４
ａ（グラフＧ）は今度はローとなるであろうし、
一方、AND出力１１６ａ（グラフＨ）はハイとな
り（グラフＩ）、ORゲート１２０を介してロツ
クフリツプフロツプ１１２の入力へと進み、その
結果また、グラフＪに示されたように、ロツク信
号１１２ａをハイにセツトするであろう。 今説明されたように、ロツク信号１１２ａがハ
イになると、ロツク信号１１２ａはORゲート１
２０を介してロツクフリツプフロツプ１１２のデ
ータ入力へフイートバツクされるので、それはこ
のハイ設定にロツクされるであろうことが理解さ
れるであろう。また、ロツク信号１１２ａはまた
ORゲート１１０に与えられるので、ロツク信号
１１２ａのハイレベルにロツクされたこれはその
後ANDゲート１１４にローレベルの出力が与え
られるようにし、それが能動化されるのを防ぐで
あろうことが理解されるであろう。したがつて、
遅延ラインカウンタ１８のさらなる進行は妨げら
れ、それによつてC_dおよびC_sの間の所望の一致
した関係にロツクする。これに関して、２−ビツ
トカウンタ１１７は、C_dおよびC_sの間の位相差
の検出ならびにカウンタ１８の進行の交互の繰返
しを提供し、それによつてC_sおよびC_dの間の所
望の一致した関係のロツクを容易にするという点
において有利であることが留意されよう。 第６図は、第４図の実現のためにエラー検査が
さらにどのように提供されるかを示す。第６図に
はエラー検査の２つのタイプが示される。まず、
第２図の遅延ラインカウンタ１８のカウントが与
えられるカウンタデコーダ１３０が設けられる。
デコーダ１３０は、ORゲート１３２を介してエ
ラーフリツプフロツプ１３４のデータ入力Ｄにハ
イ出力信号１３０ａを提供するように従来の方法
で構成され配置される。遅延ラインカウンタ１８
のカウントが予め定められた最大カウントを越え
ると（C_dに一致するためにC_sに加えられる必要
のある遅延が遅延ライン１２によつて提供され得
るものより大きいことを示す）、デコーダ出力１
３０ａはハイになり、エラーフリツプフロツプ出
力１３４ａをハイにセツトしてエラーを示すよう
にエラーフリツプフロツプ１３４をセツトする。 第６図に示されたエラー検査の第２のタイプ
は、エラーフリツプ−フロツプ１３４への遅延ク
ロツク信号C_dを（ORゲート１３２を介して）、
さらに遅延クロツク信号C_deを発生するエラー検
査遅延回路１３６に与えることによつて提供され
る。第７図のグラフＡ、ＢおよびＣはＣ、C_dお
よびC_deの典型的な波形を各々示す。第７図にお
いてｄ＋によつて示されたように、メインクロツ
クＣに対するC_sの遅延がC_deより大きい場合（そ
の場合C_sおよびC_dの間には適切な一致は得られ
ないが）、エラーフリツプフロツプ１３４は（C_s
およびC_deはともにハイであろうから）エラーフ
リツプフロツプ出力１３４ａをハイにセツトし、
エラーを示すようにセツトされるであろうことが
理解されよう。一旦セツトされると、エラーフリ
ツプフロツプ出力１３４ａはORゲート１３２を
介してエラーフリツプフロツプ１３４の入力Ｄに
フイードバツクされるので、エラーフリツプフロ
ツプ１３４はセツトされたままである。 前に指摘されたように、精密な基準遅延（第２
図および第４図）は、クロツク分配チツプ５ａ上
に設けられた自動クロツクデスキユー（de−
skew）回路の重要な要因である。出力処理シス
テムの典型的な技術状態においては、基準遅延２
４は、たとえば、６ナノ秒の精密な遅延を提供す
るために必要とされよう。必要な精度を伴なうそ
のような遅延は、チツプ上においてもあるいは一
固まりの遅延としても設けるのが大変難しくかつ
経費が高くつくであろう。この発明によると、こ
の精密遅延ライン２４は各ボード２（第１図）の
ために使用される従来の型の多層回路ボードの内
面のエツジから形成されるストリツプライン導体
として設けられるのが有利である。 第１図の各ボード２に使用されてもよい多層ボ
ード構造の概要が第８図に示される。第８図に示
されたように、このボードは絶縁誘電層２０２，
２０４，２０６および２０８によつて分離された
導電面２０１，２０３，２０５，２０７および２
０９を含み、マルチワイヤ磁気配線２１０が上部
および基底部の導電面２０１および２０９に隣接
して設けられる。典型的には、集積回路チツプ
（第１図の５および５ａによつて示されたような）
は上部面２０１に隣接して装着される。導電面２
０１，２０５および２０９はたとえば接地面とし
て働くかもしれず、導電面２０３および２０７は
電圧面として働くかもしれない。また、２１５に
示されたような、メツキされたスルーホールが従
来のように、導電面および磁気配線２１０および
集積回路チツプの間に所望の接続を形成するため
にボード構造を突き抜けて設けられる。また従来
のように、メツキされたスルーホール２１５を望
ましいパターンで電気接続するために、表面２０
９に隣接してフローはんだ付け技術が使用される
かもしれない。この発明においても使用されるか
もしれない様々なタイプの多層回路ボード構成は
米国特許第4047132号および4560962号ならびにそ
こに示された引例から明らかであろう。 伝送ラインとして働き、かつ第８図に示された
多層ボード構造の導電面２０７のエツジ部分から
形成された、予め定められた長さの導電ストリツ
プ２２４として、基準遅延２４（第２図および第
４図）がどのように設けられ得るかを示す第９図
がここで参照される。導電面の他の部分もまた使
用され得よう。内部導電面が好ましいが、これは
それが所望のインピーダンスの維持を容易にし、
またさおれによつて提供される伝播遅延がストリ
ツプ２２４の長さによつて決定されるからであ
る。 或る特定の実施例においては、ストリツプ２２
４に関して26から30インチの長さが選択され、そ
れによつて約６ナノ秒の遅延が提供される。断面
の厚さは一般に３ミルであり、ストリツプの幅は
一般に８−10ミルである。スリツプ２２４が辿る
特定の経路は、所望の長さを提供するように、ま
た他の目的のために多層ボード構造に設けられる
かもしれないいかなるホールをも避けて通過する
ように選択される。ストリツプ２２４の端部はパ
ツド２２４ａおよび２２４ｂとして形成される。
これらのパツド２２４ａおよび２２４ｂはめつき
されたスルーホールに接続され、そのスルーホー
ルは、第２図および第４図に示された自動デスキ
ユ（DE−SKEW）回路および基準遅延２４の間
に電気接続を提供するために、ボードのトツプま
で延びかつクロツク分配チツプ５ａ（第１図）の
各ターミナルを受ける。ストリツプ２２４の長さ
は既知のストリツプ形成技術によつて極めて精密
に制御され得るので、大変精密な伝播遅延が自動
デスキユ（DE−SKEW）回路のために提供され
得ることが理解されよう。 第９図に示されたストリツプ２２４は、図示さ
れたように導電ストリツプ２２４のみが残るよう
にプレーン２０７のエツジ部分２０７ａを選択的
にエツチングすることによつて形成されるかもし
れない。好ましくは、メツキされたスルーホール
を使用してストリツプパツド２２４ａおよび２２
４ｂならびに、クロツク分配チツプ５ａの各ター
ミナル間に電気接続が容易に提供され得るよう
に、クロツク分配チツプ５ａ（第１図）はこのエ
ツジ部分２０７ａ上に装着されるのがよい。第９
図に示されたプレーン２０７の残りの部分は従来
のとおりである。 この発明は特定の好ましい実施例を参照に説明
されてきたが、この発明の真の範囲および精神か
ら逸脱することなく、構成、配置および使用にお
いて様々な修正が可能であることが理解されよ
う。たとえば、ここに開示された発明はまた、ク
ロツク信号以外の他のタイプの信号間に現われた
遅延をデスキユーあるいは制御するために使用可
能であるのみならず、他のタイプの配線および／
またはボード構成においても使用可能である。し
たがつて、この発明は、添付された請求の範囲の
範囲内にある、考えられ得るすべての修正および
変更を包含するものと考えられるべきである。