JPH0577103B2

JPH0577103B2 -

Info

Publication number: JPH0577103B2
Application number: JP63161080A
Authority: JP
Inventors: Kosutesu Mitsusheru; Gaashu Aran; Arutoman Ibu; Paironenko Mitsusheru
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-08-20
Filing date: 1988-06-30
Publication date: 1993-10-26
Also published as: EP0303751B1; EP0303751A1; DE3779313D1; JPS6455668A; US4999769A

Description

【発明の詳細な説明】

Ａ産業上の利用分野この発明は２つの装置の間の情報交換を改善す
るため情報処理システムで使用されるインターフ
エース機構に関するものである。詳細にいえば、
入出力装置によるメモリへの直接アクセスを改善
するためのインターフエース機構に関するもので
ある。Ｂ従来技術システムの構成部品間で情報を交換するため、
情報処理システムではバスが広く使用されてい
る。バスには次の２つの型式がある。同期バスと
非同期バスである。非同期バスによる情報の交換
は、ハンドシエーク・プロトコルによつて制御さ
れるが、これはスループツトを遅くする。さら
に、これらには比較的多くのワイヤが必要であ
る。同期バスによる情報の交換は、特定のデータ・
フレーム構成によつて制御される。直接メモリ・アクセス（DMA）は情報処理シ
ステムでしばしば使用される機能である。たとえば、通信制御装置などの情報処理システ
ムには、1987年４月30日付け出願のヨーロツパ特
許願第86430015.7号に記載されているような高速
回線アダプタによつて、高速回線を接続する機能
が提供されている。このような型式の制御装置に
おいて、DMAバスは直接パスからなつており、
このパスによつて回線アダプタが情報をメモリに
読み書きし、高速回線と情報を送受することが可
能となる。通信制御装置の作動を改善するため、
このパスを改善することが強く望まれている。Ｃ発明の目的この発明の目的は、装置間の情報交換のために
使用されるバスのスループツトを改善するインタ
ーフエース機構を提供することである。この発明の他の目的は、使用するワイヤの数が
最小限のものであるインターフエース機構を提供
することである。Ｄ発明の概要この発明のインターフエース機構は、複数の線
からなるバスによつて２台の装置の間の情報交換
を制御するために使用できるものである。この機
構は次のものからなつている。 −第１装置に配置され、バスの第１クロツク線に
第１クロツク信号を与える第１クロツク手段３
２，２４ −第２装置に配置され、第１クロツク信号を受信
し、第１クロツク信号から導かれる第２クロツク
信号をバスの第２クロツク線に与える第２クロツ
ク手段３４，３８ −第１装置に配置され、転送を第１装置から第２
装置に向かつて行なう場合に、第１クロツク信号
の制御によつてデータをバスのデータ線に送出し
転送を第２装置から第１装置に向かつて行なう場
合に、バスのデータ線から受信したデータを第２
クロツク信号の制御によつてサンプルする第１転
送制御手段２２ −第２装置に配置され、転送を第２装置から第１
装置へ向かつて行なう場合に、第２クロツク信号
の制御によつてデータをデータ線を介して第１装
置へ送らせ、かつ転送を第１装置から第２装置へ
向かつて行なう場合に、第１クロツク信号の制御
によつてデータ線を介して第１装置から受信した
データをサンプルさせる第２転送制御手段９。以下の実施例では、インターフエース機構を、
第１装置がDMA制御装置であり、第２装置が選
択された入出力装置であるシステムに組み込まれ
たものとして説明する。このシステムはメモリを
介した中央制御装置と入出力装置の間の情報の交
換を制御するものである。前記メモリはバスのデ
ータ線によつて入出力装置から受信したデータ・
バイト、あるいは入出力装置へ送られるデータ・
バイトを記憶する。バスはｋビツトのバイトをｍ個並列に搬送する
ｎ本のデータ線からなつている（ｎ＝mk）。説明
を簡単にするため、ｍが２、ｋが９に等しいもの
と想定して、この発明を説明する。Ｅ実施例第１図に示すように、この発明の機構を組み込
むことのできる通信制御装置は、メモリ２に記憶
されているネツトワーク制御プログラムの制御に
よつて作動する中央制御装置CCU１を含んでい
る。メモリ２は線３または中央演算処理装置
CPU４からのデータ及び制御情報の記憶機構と
しても用いられる。CCU１はユーザ（すなわち、
端末装置またはその他の通信制御装置）に接続さ
れた線３と、CPU４との間のデータ交換を制御
する。線３は回線アダプタ５及び入出力バス６を介し
て中央制御装置１に接続される。回線アダプタ５
は高速回線３に接続され、DMAバス１０を介し
てメモリ２に直接アクセスする高速回線アダプタ
であると想定する。メモリ２へのアクセスはメモリ制御回路１１を
介して制御される。このメモリ制御回路は1987年
４月22日付け出願のヨーロツパ特許願第
87430014.8号記載のように実施されたものであつ
てもかまわない。第２図は、メモリ制御回路１１のDMA制御装
置１２と、アダプタの間の、この発明によるイン
ターフエースを略示したものである。第２図に
は、アダプタが１個だけ示されている。 DMA制御装置１２はDMAバス１０上のデー
タの交換を制御する。この制御装置１２はメモリ
２から読み取られ、選択されたアダプタ５へ転送
されるデータ・バースト、及び選択されたアダプ
タ５から受信し、メモリ２へ書き込まれるバース
トを記憶するためのバツフア手段２０を含んでい
る。メモリ２とバツフア２０の間のデータ・バー
ストの転送は説明しないが、これは任意の周知の
方法によつて行なわれるものである。バツフア２
０は必須のものではないが、それはデータ・バー
ストをメモリ２に対し直接読み書きすることがで
きるからである。バツフア２０手段を設けること
によつて、アダプタ５とDMA制御装置１２の間
のデータ・バーストの転送中に、メモリ２を利用
することが可能となる。 DMA制御装置１２は制御およびサンプリング
論理回路２２を含んでおり、この回路はクロツク
回路２４からの線２６及び２６−１上の内部クロ
ツク信号、ならびに線２８上のDMAクロツク信
号及び線３０上のアダプタ・クロツク信号の制御
によつて作動する。 DMAバス１０は同期モードで作動するので、
DMA制御装置１２はクロツク回路３２によつて
与えられる同期クロツク信号を、バス１０に接続
されているすべてのアダプタ５に送る。選択され
たアダプタはレシーバＲ３４によつて線２８から
のこのクロツク信号を受信し、それ自体のクロツ
ク信号を発生し、DMA制御装置１２との間で転
送されるタグ及びデータをサンプルする。線２８上の同期クロツク信号は自励方形波クロ
ツク回路３２によつて与えられるが、その周期は
DMAバス・サイクルに等しい。この発明の好ま
しい実施例において、この周期は150nsに等しい。このクロツク信号はDMA制御装置１２から送
られるデータと同期している。この信号は共通分
配線によつて、すべてのアダプタ５に送られる。
アダプタ５はこの信号を使用して、DMAバス１
０上のデータをサンプルし、アダプタ自体のクロ
ツクを線３６上に発生する。線３６上のこのアダプタ・クロツク信号は選択
されたアダプタから、DMA制御装置１２へ送ら
れる。この信号はインバータＩ３８によつて反転
され、DMA制御装置１２に戻される線２８上の
受信同期DMAクロツク信号からなつている。こ
のクロツク信号は制御装置１２のレシーバ４０に
よつて受信され、線３０上にアダプタ・クロツク
信号をもたらす。このアダプタ・クロツク信号は
DMAバス１０から受信したデータをサンプルす
るために使用される。それ故、DMA制御装置１２は線２８及び３０
上の２種類のクロツク信号を利用し、一方アダプ
タ５はクロツク・システムを１種類だけ使用す
る。アダプタ５はアダプタ回路７及びDMA制御回
路９を含んでいる。回路７は詳細には説明しな
い。この回路は、ヨーロツパ特許願第86430015.7
号に記載されているような論理回路およびメモリ
の構成を含んでおり、線３上でのデータの送受を
制御する。線３から受信され、メモリ２に書き込
まれるデータは、DMA制御回路９への４バイ
ト・バス１３へ送られる。メモリ２から読み取ら
れ、線３へ送られるデータは、DMA制御回路９
によつて、バス１３を介してアダプタ回路７へ送
られる。線４２上の非活動化タグはアダプタ回路７によ
つて送られ、DMA制御装置１２を待機状態にす
る。バースト転送は中断できないので、この非活動
化線が付勢された場合、DMA制御装置１２は進
行している動作を終了させる。この場合、他のア
ダプタ要求が認められることはない。要求線４４は、DMAサービスを要求する場合
に、アダプタ回路７によつて付勢される。すべて
のアダプタの要求はこの線によつて送られる。要求に対する応答として、許諾線４６がDMA
制御装置１２によつて付勢される。許諾線４６は
デイジー・チエイン機構によつてシリアル・モー
ドでアダプタ５に分配される。このデイジー・チ
エイン機構によつてアダプタの１個を選択するこ
とが可能となる。チエイン内の最初の要求元アダ
プタは線４６上の許諾信号をトラツプし、選択さ
れたものとなる。この発明に関連して使用することのできる特定
のデイジー・チエイン機構が、1986年10月30日付
け出願のヨーロツパ特許願第86430045.4号に記載
されている。許諾信号を、非活動化線４２が不作動の場合に
のみ、付勢できるようにすることもできる。この
場合、非活動化信号がインバータ４８に与えられ
る。このインバータ４８の出力線は、要求線４４
とともに、ANDゲート５０に接続される。許諾
信号はANDゲート５０の出力線の条件付き要求
信号によつて発生させられる。有効線５２は許諾信号をトラツプした、選択さ
れたアダプタによつて付勢される。有効信号は
DMA制御装置１２と選択されたアダプタの間の
データ転送のエンベロープである。この信号はラ
ツチ５４によつて発生させられる。ラツチ５４は
ANDゲート５６の出力の活動信号によつてセツ
トされる。このANDゲート５６の入力線は許諾
線４６及びアダプタ・クロツク線３６である。有
効信号はインバータ５８によつて反転された要求
信号によつてリセツトされる。 DMAレデイ線６０は次の２つの態様でDMA
制御装置１２によつて付勢される。＊DMA書込み操作の場合、DMA制御装置１２
が読み書き（Ｒ／Ｗ）線６２の書込み信号をデコ
ードすると同時に付勢される。＊DMA読取り操作の場合、DMA制御装置１２
がメモリ２からのデータ・バーストをバツフア２
０に転送し、これをアダプタ５に転送できるよう
になつたときに付勢される。Ｒ／Ｗ線６２上の信号はアダプタ回路７によつ
て送られる。この信号は選択されたアダプタが要
求した操作がメモリ読取り操作であるか、メモリ
書込み操作であるかを示す。 DMA制御装置１２が線６２の読取り信号をデ
コードし、双方向DMAバス・データ線６６のド
ライバ／レシーバのゲート動作を可能としたとき
に、ターンアラウンド（TAR）線６４がDMA制
御装置１２によつて付勢される。バイト選択（BS）線６８は送信側によつて制
御される。この線は交換パラメータ及びデータの
転送の際（最終転送を除く）に常に付勢されてい
る。この線は２バイトを転送する場合には、最後
の半ワード転送の際に付勢される。１バイトだけ
が転送される場合には、この線は付勢されない。３本のエラー線７０をDMA制御装置１２が使
用して、各種のエラーをアダプタ５に報告する。
最大７種類のエラーをこれらのエラー線でコード
化することができる。この発明の好ましい実施例において、線６６は
18本の双方向ワイヤで構成されており、これらの
ワイヤはアダプタ５とメモリ２との間で、半ワー
ド（２バイト）のデータをパリテイ・ビツトとと
もに搬送する。最初の２つの半ワードは交換パラ
メータの搬送に使用され、後続の半ワードがデー
タ。バーストを形成する。各半ワードは２つのバイト０及び１で構成され
ており、これらのバイトはそれぞれ線６６−Ｂ０
及び６６−Ｂ１によつて搬送される。アダプタ５がDMA制御装置１２へ送る最初の
半ワードにおいて、バイト０のビツト０ないし７
はメモリ開始アドレスの最下位バイトを搬送す
る。このメモリ開始アドレスから、転送方向に応
じて、バーストの読取り、または書込みが行なわ
れる。バイト１はカウント・バイトと呼ばれ、転送さ
れるデータ・バーストのバイト数を搬送する。アダプタ５がDMA制御装置１２に送る第２の
半ワードはメモリ開始アドレスの残りの２バイト
を搬送する。このように、バスは同期及び非同期の両モード
の動作の利点を利用することになる。データ転送
は同期しているので、ハンドシエーク・プロトコ
ルで時間が無駄になることはない。データ転送間
の非同期性により、バスはDMA制御装置内部の
データ処理手法、メモリの型式及びメモリのアク
セス時間とは無関係となる。第３図は制御及びサンプリング論理回路２２
を、アドレス・レジスタ及びデータ・レジスタと
ともに示すものである。これらのレジスタによつ
て、バツフア２０を介して線６６とメモリ２の間
でデータを送受することが可能となる。この論理回路は制御論理回路１００を含んでお
り、この制御論理回路１００はANDゲート５０
の出力における線５１上の要求信号から、線４６
上に許諾信号を発生する。制御論理回路１００は
線２６，２６−１，２８及び３０上のクロツク信
号、線６２上のＲ／Ｗ信号、ならびに線５２上の
有効信号に応答する。制御論理回路１００はメモ
リ読取り操作中に線６８上にDMAバイト選択
（BS）信号を発生し、またメモリ書込み操作中に
線６８上のバイト選択信号をチエツクして、バイ
ト・カウントが奇数の場合に、バイト選択信号が
最後の転送の際に非活動とならないときに、線７
０上にエラー信号を発生する。さらに、メモリ２に書き込まれるデータ・バー
ストの転送が完了しないときに、有効線５２が非
活動となつた場合に、制御論理回路１００はエラ
ー信号を発生する。また、制御論理回路１００は線１０２に転送終
了信号を発生し、書込み操作が要求された場合に
は、線１０４に活動信号を発生し、また読取り操
作が要求された場合には、線１０６に活動信号を
発生する。書込み論理回路１０８は線２６，２８及び３０
上のクロツク信号、線１０４上の書込み信号、線
１０２上の転送終了信号、及び線４６上のDMA
許諾信号に応答し、線１１０に書込みDMAレデ
イ信号を発生し、また線１１２，１１６，１１８
にゲート信号を発生する。４バイト・データ・レ
ジスタ１２０へのカウント・バイトのローデイン
グ及び３バイト・アドレス・レジスタ１２２への
アドレス・バイトのローデイングを制御する。読
取り論理回路１４０によつて制御されるTAR線
６４は、アダプタ５からDMA制御装置１２への
情報の転送時に０にセツトされ、またDMA制御
装置１２からアダプタ５への転送時に１にセツト
される。TAR信号はインバータ１２３によつて
反転され、反転されたTAR信号はレシーバ１２
４及び１２６に与えられて、線１１２，１１６及
び１１８上のゲート信号の制御によつて、線６６
からのビツトをレジスタ１２０及び１２２に記憶
することを可能とする。メモリ書込み操作を行な
うため、TAR線６４はバースト転送の全期間に
わたつて０にセツトされる。メモリ読取り操作を行なうために、TAR線６
４はカウント・バイト及びアドレス・バイトの転
送の際に０にセツトされ、次いで、後述するよう
に、データ・バイトをバス線６６に送るために１
にセツトされる。線１１８上のカウント／AOセツト信号はOR
ゲート１３０を介してドライバ１２８に与えられ
る。ORゲート１３０によつて、レジスタ１２０
の位置Ｄ２に記憶されているカウント・バイト
を、線１１８上の信号によつてカウント・レジス
タ１３２へゲートすることが可能となる。カウン
ト値がバス１３４によつて制御論理回路１００に
与えられ、この制御論理回路１００において、転
送終了信号を発生させるために使用される。データ・バイトをアダプタ５から受信した場合
に付勢される線１１６−１及び１１６−２上の信
号はドライバ１３６に印加され、データ・レジス
タ１２０からのデータ・バイトをバツフア２０に
与える。線６４上のTAR信号はドライバ１３８に与え
られる。ドライバ１３８はバス線６６を駆動し、
読取り論理回路１４０の制御によつて、読取りデ
ータ・バイトをアダプタ５へ与える。読取り論理回路１４０は書込み論理回路１０８
からの線１４１上のパラメータ・フエーズ終了表
示、線２６−１，２８及び３０上のクロツク信
号、ならびに線１０２上の転送終了信号に応答す
る。回路１４０は線１４２上に読取りDMAレデ
イ信号を発生し、この信号は線１１０上の書込み
DMAレデイ信号と共にOR回路１４４によつて
論理和が取られ、DMAレデイ信号を線６上に与
える。回路１４０は線１４６上にゲート信号を発生す
る。この信号はレシーバ１４８に与えられ、これ
によつてバツフア２０から読み取られたデータ
を、バス１５０を介してレジスタ１２０に与える
ことが可能となる。データ・レジスタ１２０の内
容はOR回路１３０を通過するTAR信号の制御を
受けて、ドライバ１２８を介してバス線６６に与
えられる。第４図は制御論理回路１００を示すものであ
る。この回路は極性保持ラツチ２００を含んでい
る。このラツチ２００のセツト入力ＳはANDゲ
ート５０の出力の要求線５１に接続されている。
クロツク入力Ｃは内部クロツク線２６に接続され
ており、またリセツト入力Ｒは転送終了線１０２
に接続されている。それ故、ラツチ２００はその
出力線４６にDMA許諾信号をもたらし、出力線
４６は線５１上の要求信号の前縁に続く次のクロ
ツク信号を受けて付勢される。カウンタ２０２には、線３４２（第５図）上の
ロード信号の制御によつて、転送数がロードされ
る。この数はバイト・カウントが偶数（最下位ビ
ツト＝０）の場合には２で割つたバイト・カウン
トに１をプラスした数等しく、カウントが奇数
（最下位ビツト＝１）の場合には２＋１で割つた
バイト・カウントに等しい。それ故、カウンタ２
０２にはバス１３４を介してレジスタ１３２内の
値がロードされ、このレジスタはバイト・カウン
トが奇数であるか、偶数であるかにかかわらず、
１位置左へシフトされ、かつ１だけ増分される。カウンタ２０２の内容は比較器２０５によつて
「０」と比較される。この比較器２０５は０のカ
ウントが検出された場合に、その出力線２０６に
活動信号を与える。読取り操作を行なう場合、データ・バーストが
DMAバス６６に送られていたときには、転送終
了信号を付勢しなければならない。書込み操作を
行なう場合、DMAバス６６から受信したデー
タ・バーストがメモリ２に転送されていたときに
は、転送終了信号を付勢しなければならない。こ
のことは線２０７上にメモリ制御回路１１がもた
らすメモリ転送終了信号によつて示される。転送終了信号はラツチ２１７のＱ出力線１０２
に発生される。ラツチ２１７のクロツク入力Ｃは
線２６−１に接続され、リセツト入力Ｒはラツチ
２００の出力に接続される。この出力は許諾信
号が活動状態でなくなつた場合に、ラツチ２１７
をリセツトする。ラツチ２１７はORゲート２１
１の出力線上の信号によつてセツトされる。読取り操作中、線１０６上の読取り信号によつ
て条件付けされるANDゲート２１３は、線２０
６が活動状態になつたときに、ORゲート２１１
の入力の一方に活動信号を与える。これは第９図
に示すように、ラツチ２１７をセツトする。書込み操作中、線１０４上の書込み信号によつ
て条件付けされるANDゲート２１５は、メモリ
転送の終了時に、ORゲートのもう一方の入力に
活動信号を与える。これは第７図に示すように、
ラツチ２１７をセツトする。線２０６はインバータ２０８に接続されてい
る。それ故、このインバータ２０８はカウンタ２
０２の内容が０以外の場合に、活動信号を与え
る。この信号はANDゲート２１０の条件付けを
行なう。ゲート２１０はDMAバス６６との間で
２バイトが転送されるたびに、線２０４上に活動
減分信号をもたらす。減分信号はORゲート２０
３によつて与えられる。このゲートの入力は線３
８１（第６図）及び４３２（第８図）である。デコーダ２１２はバス１３４からカウント値を
受け取り、カウント値が奇数の場合に、出力線２
１４に活動信号をもたらす。カウント値が奇数で
あるということは、最後の転送を構成するものが
２バイトではなく、１バイトだけであるというこ
とを意味する。カウンタ２０２の内容は比較器２
１６によつて「１」と比較される。比較器２１６
は最後の転送の開始時にその出力線２１８に活動
信号を発生する。線２１４及び２１８はANDゲ
ート２２０に接続されており、このゲート２２０
は線１０６上の読取り信号によつて条件付けられ
る。この信号はこの発明の実施例においては、
Ｒ／Ｗ線６２から受け取る信号である。それ故、ANDゲート２２０は、最後の転送が
１バイトだけで構成されている場合には、最後の
転送中に線２２２上に活動信号をもたらす。この
信号は常態的にセツトされているラツチ２２４の
リセツト入力に与えられる。ラツチ２２４の出力
線２２６はドライバ２２８に接続されており、こ
のドライバ２２８は線１０６上の読取り信号によ
つて付勢されて、読取り操作を行なつた場合に、
BS線６８にBS信号を送る。書込み操作を行なつた場合、BS信号がアダプ
タ内の同様な回路によつて発生させられる。この
信号は線１０４上の書込み信号によつて付勢され
るレシーバ２３０によつて受信される。この書込
み信号はその入力がＲ／Ｗ線６２であるインバー
タ２３２によつて与えられる。線６８から受信さ
れたBS信号は、最後の転送が１バイトだけで構
成されている場合の最後の転送の際を除き、「１」
である。レシーバ２３０の出力のBS信号は、
ANDゲート２３４の入力の一方に与えられる。
ANDゲート２３４の他の２つの入力は、線２１
８及び２１４に接続されている。それ故、AND
ゲート２３４は、奇数のバイトで構成されている
バーストの最後の転送の際に、BS信号が「０」
でない場合、その出力線２３６にエラー信号をも
たらす。さらに、インバータ２３２の出力の書込み線１
０４はANDゲート２３８を条件付ける。この
ANDゲート２３８の入力は、インバータ２０８
の出力線２０９に接続され、かつインバータ２４
２の出力線２４０に接続されている。インバータ
２４２は有効線５２上の信号を反転させる。それ
故、アダプタ５からDMA制御装置１２へのデー
ター・バーストの転送中に有効信号がなくなる
と、ANDゲート２３８はその出力線２４４にエ
ラー信号をもたらす。所定のエラー状態を示す線２４４及び２３６上
のエラー信号はコード化装置（図示せず）でコー
ド化され、エラー線７０に送られる。第５図は書込み論理回路１０８を、また第６図
は書込み操作中のアドレス・レジスタ１２２及び
データ・レジスタ１２０のローデイングを示して
いる。第７図は対応するタイミング図を示すもの
である。第５図において、ANDゲート３００の入力は
書込み線１０４、有効線５２及び許諾線４６に接
続されている。ANDゲート３００の出力線３０
２は極性保持ラツチ３０４のセツト入力Ｓへ接続
される。このラツチ３０４のクロツク入力Ｃは内
部クロツク線２６に接続され、そのリセツト入力
Ｒは転送終了線１０２に接続されている。それ
故、ラツチ３０４は書込みDMAレデイ信号を、
その出力線１１０に与える。この出力線１１０は
第７図に示すように、アダプタによつて送られる
有効信号の前縁に続く次の内部クロツク期間に付
勢される。アダプタ５が受信する書込みDMAレ
デイ信号は、パラメータ・バイトとデータ・バイ
トの間の時間遅延なしに、パラメータ（バイト・
カウント及びメモリ開始アドレス）及びデータ・
バイトの転送を開始する。第７図のタイミング図からわかるように、アダ
プタ５からの連続した２バイトの転送は、１５０
ナノ秒ごとに線３０上のアダプタ・クロツク信号
によつてタイミングが取られる。２つの連続したバイト（パラメータまたはデー
タ）はウインドー内でDMA制御装置１２によつ
てサンプルされる。このことはその有効性を保証
する。これはラツチ３０６，３０８，３１０及び
３１２、ならびにANDゲート３１４，３１６，
３１８，３２０，３２２，３２４，３２６，３２
８及び３３０からなる、第５図に示すシーケンス
装置によつて行なわれる。 ANDゲート３１４は線５２からの有効信号に
よつて条件付けられる。この信号はORゲート３
１３を介してゲート３１４の入力に与えられるも
のである。条件付けられた場合、ゲート３１４は
線３０上のアダプタ・クロツク信号を、ラツチ３
０６のセツト入力Ｓに与える。このラツチ３０６
はそのクロツク入力Ｃに内部クロツク信号を受け
取る。それ故、ラツチ３０６はアダプタ・クロツ
ク信号の前縁に続く最初の内部クロツク期間でセ
ツトされる（第７図参照）。ラツチ３０６がオン
になつていると、これは次の内部クロツク期間に
リセツトされる。これはDMAバス線６６からの
２バイトを次のようにサンプルする。バイト・カ
ウントをデータ・レジスタ１２０の位置Ｄ２に記
憶し、最下位アドレス・バイトＡ０をアドレス・
レジスタ１２２の位置Ａ０に記憶する（第６図参
照）。ラツチ３０６からの第２の信号は残つている２
つのアドレス・バイトを、アドレス・レジスタ位
置１２２−Ａ１及び１２２−Ａ２へサンプルす
る。ラツチ３０６からの第３の活動信号は最初のデ
ータ・バイトをデータ・レジスタ位置１２０−Ｄ
０及び１２０−Ｄ１ヘロードさせる。ラツチ３０６からの第４の活動信号は以降のデ
ータ・バイトをデータ・レジスタ位置１２０−Ｄ
２及び１２０−Ｄ３へロードする。最後のデータ・バイトを送つたのち、アダプタ
５からの有効信号がなくるまで、同じシーケンス
が継続する。第５図に示した回路は線１１２，１１８，１１
６−１及び１１６−２にゲート信号を発生する。 ANDゲート３１６は線５２及び４６からの有
効信号及び許諾信号によつて条件付けられ、ラツ
チ３０６のＱ出力線３３４上の同期入力信号をラ
ツチ３０８のセツト入力Ｓにもたらす。このラツ
チ３０８はそのクロツク入力Ｃに、線２６からの
内部クロツク信号を受信し、また線１０２からの
転送終了信号でリセツトされる。ラツチ３０８のＱ出力線３３６上のパラメー
タ・ロード信号は線３３４，５２（有効）及び１
０４（書込み）からの信号とともに、ANDゲー
ト３１８に与えられる。ANDゲート３１８の出
力線３４０はラツチ３１０のセツト入力Ｓに接続
されている。ラツチ３１０のクロツク入力Ｃは内
部クロツク線２６に接続され、そのリセツト入力
Ｒは転送終了線１０２に接続されている。ラツチ３０８及び３１０の出力線３３８及び
３４６は、有効線５２とともにANDゲート３２
４の入力に接続されている。それ故、ANDゲー
ト３２４はその出力線１１８に、カウント／AO
セツト信号を与え、この信号はカウント・バイト
及び最下位アドレス・バイトをデータ・レジスタ
位置１２０−Ｄ２の入力と、アドレス・レジスタ
位置１２２−Ａ０の入力とにもたらす。ラツチ３
１０の出力線３４６はANDゲート３２６の一
方の入力に接続されている。このゲート３２６の
他方の入力はラツチ３０８のＱ出力線３３６に接
続されている。それ故、ANDゲート３２６はそ
の出力線１１２に、Ａ１／Ａ２セツト信号をもた
らし、この信号はアドレス・バイトＡ１及びＡ２
をアドレス・レジスタ位置１２２−Ａ１及び１２
２−Ａ２の入力にもたらす。このように、ラツチ３０６及び３０８はパラメ
ータのローデイングをシーケンスする。次いで、
データのローデイングが次のようにして、AND
ゲート３２０及び３２２ならびにラツチ３１２に
よつてシーケンスされる。ANDゲート３２０の
入力は同期入力線３３４及びＱ出力線３４２であ
る。ANDゲート３２０の出力線３４８はピンポ
ン・ラツチ３１２のセツト入力Ｓに接続されてい
る。ラツチ３１２のＱ出力線３５０はANDゲー
ト３２２の一方の入力に接続されている。この
ANDゲート３２２はその第２の入力に、線３３
４からの同期入力信号を受け取る。ラツチ３１２
のクロツク入力Ｃは内部クロツク線２６に接続さ
れている。それ故、ラツチ３１２は第７図に示し
たゲート信号をその出力線３５０にもたらし、ま
たその出力線３５２に相補信号をもたらす。線３
５２及び３４２はANDゲート３３０の入力に接
続され、このANDゲートはそれ故、その出力線
１１６−１にＤ０／Ｄ１セツト信号をもたらす。線３４２及び３５０はANDゲート３２８の入
力に接続されており、このANDゲートはそれ故、
その出力線１１６−２にＤ２／Ｄ３セツト信号を
もたらす。有効信号がなくなると、ラツチ３０６の出力の
最後の活動信号は、データ・ラツチ３１０の出力
における活動信号から発生させられ、これはOR
ゲート３１３を介してANDゲート３１４に与え
られる。転送のデータ・フエーズの開始時にオンになる
データ・ラツチ３１０のＱ出力線３４２上の信号
は、ロード信号として、DMA転送カウンタ２０
２（第４図）に与えられる。第７図において、データ・バーストが６バイト
からなつており、したがつてカウンタ２０２の内
容がデータ・フエーズの開始時に３にロードさ
れ、次いで各転送ごとに１ずつ減らされるものと
想定する。第６図に示すように、バス６６のバイト０線６
６−Ｂ０及びバイト１線６６−Ｂ１は、ANDゲ
ート・アセンブリを介してアドレス・レジスタ１
２２及びデータ・レジスタ１２０にもたらされ
る。ANDゲート・アセンブリは線１１２，１１
８，１１６−１及び１１６−２上の信号によつて
条件付けられる。線６６−Ｂ０はANDゲート・アセンブリ３７
０及び３７２に接続されている。これらのアセン
ブリは線１１８上のカウントメ／AOセツト信号
によつて条件付けられ、アドレス・バイトAO及
びバイト・カウントをレジスタ１２２の位置AO
の入力およびレジスタ１２０の位置Ｄ２の入力に
もたらす。線６６−Ｂ０及び６６−Ｂ１はANDゲート・
アセンブリ３７４及び３７６に接続されている。
これらのアセンブリは線１１２上のＡ１／Ａ２セ
ツト信号によつて条件付けられ、アドレス・バイ
トＡ１及びＡ２をアドレス・レジスタ１２２の位
置Ａ１及びＡ２の入力にもたらす。レジスタ１２０及び１２２のローデイングは
ANDゲート３８０によつて線３８１にもたらさ
れるロード信号によつて行なわれる。このAND
ゲートの入力は線３３４及び２６に与えられる。データ・レジスタ１２０の位置Ｄ２のカウン
ト・バイトはドライバ１２８を介して与えられ、
カウント・レジスタ１３２にロードされる。線６６−Ｂ０及び６６−Ｂ１はANDゲート・
アセンブリ３８２及び３８４に接続されている。
これらのアセンブリは線１１６−１上のＤ０／Ｄ
１セツト信号によつて条件付けられ、受け取つた
データ・バイトをレジスタ１２０の位置Ｄ０及び
Ｄ１の入力にもたらす。これらのデータ・バイト
はANDゲート・アセンブリ３８６及び３８８に
ももたらされる。これらのアセンブリは線１１６
−２上のＤ２／Ｄ３セツト信号によつて条件付け
られ、受け取つたバイトをレジスタ１２０の位置
Ｄ２及びＤ３の入力にもたらす。 ANDゲート３８０の出力線３８１上の信号は、
受け取つたデータ・バイトをレジスタ１２０にロ
ードさせる。これらのデータ・バイトは線１１６
−１及び１１６−２上の信号によつて制御され
て、ドライバ１３６−１及び１３６−２を介して
バツフア２０にもたらされる。第７図に示すように、同期入力ラツチ３０６を
リセツトする内部クロツクによつて、データのロ
ーデイングが行なわれる。２バイトがデータ・レ
ジスタ１２０の２つの位置にロードされると、こ
れらはバツフア２０へ転送され、これらの位置を
解放する。アダプタ５と有効線５２の接続が絶たれたとき
に、DMAバス・シーケンスは完了する。最後の
２（または１）バイトがサンプルされ、バツフア
２０の内容がメモリ２に転送される。転送終了線
１０２が活動状態となつたときに、ラツチ２００
（第４図）及び３０４，３０８，３１０（第５図）
がリセツトされ、DMA制御装置１２がアイドル
状態になつて、新しい転送を待つ。第８図および第９図を参照して、読取り論理回
路１４０を説明する。読取り論理回路１４０はTAR線６４を制御す
る。この線はDMA制御装置１２からアダプタ５
への情報の転送時には１にセツトされ、またアダ
プタ５からDMA制御装置１２への転送の際に
は、０にセツトされるものである。読取りシーケンスは、書込みシーケンスと同じ
く、アダプタ５のひとつが要求線４４を付勢した
ときに開始される。第４図に示す制御論理回路は
線４６上に許諾信号を戻し、次いでパラメータ
（カウント及びメモリ開始アドレス）がアダプタ
５によつてDMA制御装置１２に送られる。これ
らのパラメータはラツチ３０６及び３０８による
書込み論理回路１０８の制御を受け取られる。ラ
ツチ３０６及び３０８は線１１８及び１１２上の
カウント／AOセツト記号及びＡ１／Ａ２セツト
信号を付勢する。このフエーズの終了時に、線１
０６上の読取り信号、ならびに線３３６及び３４
２（第５図）からの信号に応答するシーケンサ４
００は、線４０２上にメモリ要求信号をもたら
す。メモリ２はアドレス・レジスタ１２０によつて
与えられるメモリ開始アドレスによつてアクセス
され、またバイト・カウントによつて決定される
バイト数で構成されるデータ・バーストがバツフ
ア２０へ転送させる。この転送の詳細は説明しな
い。バースト全体がバツフア２０に記憶されたら、
メモリ制御回路１１（第１図）は線２０７にメモ
リ転送終了信号をもたらし、この信号はシーケン
サ４００にもたらされる。シーケンサ４００は線
１４６上にDMAバス転送開始信号を発生する。
第３図に示すように、この信号はレシーバ１４８
を付勢させるので、バツフア２０から読み取られ
たデータ・バイトをバス１５０を介してデータ・
レジスタ１２０へ与えることが可能となる。読取り信号１０６がバス転送開始信号１４６と
ともにANDゲート４０６に与えられ、したがつ
てラツチ４０８をセツトする。線２６−１上の
75nsのクロツク信号がラツチ４０８のクロツク入
力に与えられ、このラツチのリセツト入力Ｒは転
送終了線１０２に接続される。ラツチ４０８はその出力線６４にTAR信号を
もたらし、この信号はドライバ１２８及び１３８
（第３図）を付勢させるので、ラツチ４１０，４
１２及び４１４ならびにその制御論理回路からな
るシーケンサの制御によつて、データをデータ・
レジスタ１２０からDMAバス６６へ転送するこ
とが可能となる。ラツチ４１０は線２６−１上の75nsのクロツク
信号から線２８上にDMAクロツク信号を発生す
る。線２６−１はラツチ４１０のクロツク入力Ｃ
に接続されており、このラツチの入力および出力
は相互接続され、Ｑ出力線２８に150nsのDMA
クロツクをもたらす。線６４上のTAR信号および線２８上のDMAク
ロツクはANDゲート４１６の入力に与えられる。
ANDゲート４１６の出力線４１８はラツチ４１
２のセツト入力Ｓに接続されており、このラツチ
のリセツト入力Ｒは転送終了線１０２に接続れ、
そのクロツク入力Ｃは線２６−１に接続されてい
る。それ故、ラツチ４１２は第９図に示すよう
に、読取りDMAレデイ信号をそのＱ出力線１４
２にもたらす。 ANDゲート４２０及び４２２は線１４２上の
読取りDMAレデイ信号により、また線６４上の
TAR信号によつて条件付けられる。 ANDゲート４２０には３本の入力線がある。
第１の入力線は線１４２に接続され、第２の入力
線は線６４に接続され、第３の入力線は線２８に
接続されている。ゲート４２０の出力線はラツチ
４１４のセツト入力Ｓに接続されている。AND
ゲート４２２には３本の入力線がある。第１の入
力線は線１４２に接続され、第２の入力線は線２
８に接続され、第３の入力線はラツチ４１４のＱ
出力線４２８に接続されている。ANDゲート４
２２の出力線はラツチ４１４のリセツト入力Ｒに
接続されている。ラツチ４１４のクロツク入力Ｃ
は線２６−１に接続されている。それ故、ラツチ４１４は出力線４２８に、第９
図に示すピンポン信号をもたらす。バツフア位
置が読み取られるたびに受け取られる４つのバイ
トはレシーバ１４８を介して、バス１５０−０、
１５０−１、１５０−２及び１５０−３にもたら
され、レジスタ１２０のD0、D1、D2及びD3位
置に記憶される。レジスタ１２０のローデイングはANDゲート
４３４によつてもたらされる、線４３２上の信号
によつて制御される。ANDゲート４３４の入力
は線２８及び２６−１であるから、レジスタ１２
０にもたらされる２つのバイトだけを150nsのク
ロツク期間内にロードすることが可能となる。バス１５０からレジスタ１２０へのゲートは４
つのANDゲート・アセンブリ４３６，４３８，
４４０及び４４２によつて制御される。これらの
ANDゲート・アセンブリの一方の入力はDMA
クロツク線２８に接続されている。 ANDゲート・アセンブリ４３６及び４３８の
第２の入力は線４３０に接続され、バス１５０−
０及び１５０−１にもたらされるバイトをレジス
タ１２０の位置D0及びD1の入力にもたらす。 ANDゲート・アセンブリ４４０及び４４２の
第２の入力は線４２８に接続され、バス１５０−
２及び１５０−３にもたらされるバイトをレジス
タ１２０の位置D2及びD3の入力にもたらす。線４３２上のロード信号はレジスタ１２０の入
力にもたらされるバイトを、第９図に示すよう
に、データ・レジスタ１２０にロードさせる。線１４２上の読取りDMAレデイ信号によつて
条件付けられるANDゲート・アセンブリ４４４，
４４６，４４８及び４５０はレジスタ１２０の位
置Ｄ０，Ｄ１，Ｄ２及びＤ３の内容を、適切な時
期にドライバ１２８を介して、データ線６６−Ｂ
０及び６６−Ｂ１へ転送することを可能とする。Ｄ０及びＤ１からのバイトは線４２８上の信号
の制御を受けて、ANDゲート・アセンブリ４４
４及び４４８を介して、ドライバ１２８の入力へ
転送され、線４２８上の信号が活動状態となつた
ときに、線６６−Ｂ０及び６６−Ｂ１へ送られ
る。Ｄ２及びＤ３からのバイトは線４３０上の信号
（これは線４２８上の信号の相補信号である）の
制御を受けて、ANDゲート・アセンブリ４４６
及び４５０を介して、ドライバ１２８の入力に転
送され、線４３０上の信号が活動状態となつたと
きに、線６６−Ｂ０及び６６−Ｂ１へ送られる。第９図はこれらの作動のタイミングを明確に示
すものである。 DMA転送カウンタ２０２は線４３２が活動状
態となり、DMAバス線６６への転送が生じるた
びに、１だけ減分される。２バイトの各々の転送
は150ns間継続する。転送終了フエーズはカウン
タ２０２が０に達したときに開始される。最後のデータ転送も150ns間継続しなければな
らないので、転送はラツチ４１２，２００，３０
８がリセツトされてから75ns後に停止する。最後のバツフア転送は、第９図で４，５，Ｘ，
Ｙで示されている４バイトをデータ・レジスタに
ロードするが、有意なものは２バイトだけである
（バイト・カウントが６に等しいと想定する）。残
つている２つのバイトＸ及びＹは、次の書込みま
たは読取りシーケンス中にクリアされる。かくして、DMAバスは解放され、新しいアダ
プタ要求を処理できるようになる。第１０図はアダプタ５のDMA制御回路９の一
部を示すものであつて、カウント及びアドレス・
バイトならびにデータ・バイトを、アダプタ５か
らDMAバス線６６−Ｂ０及び６６−Ｂ１へ送
り、またデータ・バイトをDMAバス線６６−Ｂ
０及び６６−Ｂ１を介してアダプタ５が受け取る
ことを可能とするものである。線６４上のTAR信号によつて付勢されるレシ
ーバ５００は、メモリ２から読み取られ、DMA
制御装置１２によつてバス線６６−Ｂ０及び６６
−Ｂ１にもたらされるデータ・バイトを受け取
る。これらのバイトは読取りシーケンサ回路５０２
の制御を受けて、アダプタ回路にもたらされ、通
信線３上に送られる。ドライバ５０４はインバータ５０６によつて与
えられる反転されたTAR信号によつて付勢され、
読取りまたは書込み操作のためアダプタ回路７に
よつて送られなければならないカウント及びアド
レス・バイト、ならびに書込みシーケンサ回路５
０８の制御を受けたメモリ書込み操作のため、通
信線３からバス線６６−Ｂ０及び６６−Ｂ１に送
られなければならないデータ・バイトをもたら
す。 BS検査及び発生回路５１０は読取り操作中は
BS線６８を検査し、また書込み操作中はBS線６
８上に信号を発生する。回路５１０は転送カウンタ５１２を含んでお
り、このカウンタ５１２は回路５０２及び５０８
の制御を受けて、２バイトをバス線６６との間で
送受信するたびに減分される。この回路はDMA
制御装置１２においてBS線６８とインターフエ
ースする、第４図に示されている手段と同様な手
段を含んでいる。これらの手段の相違は、BS線
６８が回路５１０によつて付勢されて書込み操作
を行ない、また読取り操作について検査されるこ
とだけである。アダプタ回路７はバス１３を介して、書込みま
たは読取り操作に関するカウント及びアドレス・
バイトを送る。これらのバイトは線５１６上の信
号によつて付勢されるレシーバ５１４によつて、
データ・レジスタ５１８にもたらされる。これらのバイトは線３６上のアダプタ・クロツ
クの制御を受けて、線４６上の許諾信号に応答す
る回路５０８によつて、バス６６−Ｂ０及び６６
−Ｂ１にもたらされる。読取り操作のパラメータ送信期間中、及び書込
み操作中に、線５１６が付勢される。線５１６は
OR回路５２０の出力線である。OR回路５２０
の入力は線６２上のＲ／Ｗ信号を反転するインバ
ータ５２２より、またANDゲート５２４によつ
て与えられる。ANDゲート５２４は線６２上の
Ｒ／Ｗ信号が「１」である場合（読取り操作）、
及びインバータ５２６によつてもたらされる反転
されたTAR信号が「１」である場合に、活動信
号をもたらす。読取りシーケンサ回路５０２及び書込みシーケ
ンサ回路５０８は、線６２上のＲ／Ｗ信号、線６
４上のTAR信号、及び線６上のDMAレデイ信号
に応答し、かつそれぞれ、線２８上のDMAクロ
ツク信号および線３６上のアダプタ・クロツク信
号の制御を受けて、作動する。書込み操作を行なうため、DMAレデイ信号が
活動状態となつたときに、書込みシーケンサ回路
５０８はレシーバ５１４を介してデータ・レジス
タ５１８が受信したアダプタ回路７からのデー
タ・バイトを、アダプタのクロツク速度で、バス
線６６−Ｂ０及び６６−Ｂ１にもたらす。読取り操作を行なうため、読取りシーケンサ回
路５０２は線６０上のDMAレデイ信号に応答
し、バス６６−Ｂ０及び６６−Ｂ１から受け取る
データ・バイトを、データ・レジスタ５１８及び
線６４上のTAR信号によつて付勢されるドライ
バ５２８を介して、アダプタ回路７にもたらす。

【図面の簡単な説明】

第１図は、この発明によるインターフエース機
構を組み込んだシステムのブロツク図である。第
２図は、インターフエース機構のブロツク図であ
る。第３図は、第２図のサンプリング及び制御論
理回路２２のブロツク図である。第４図は、第３
図の制御論理回路１００のブロツク図である。第
５図は、第３図の書込み制御論理回路１０８のブ
ロツク図である。第６図は、パラメータをバスか
ら受信した場合、及びメモリ書込み操作中にアド
レス・レジスタ及びデータ・レジスタをロードす
る方法を示すブロツク図である。第７図は、第５
図および第６図に示されている構成のタイミング
図である。第８図は、第３図の読取り制御回路１
４０のブロツク図である。第９図は、第７図に示
した構成のタイミング図である。第１０図は、第
２図のDMA制御論理回路９のブロツク図であ
る。１……中央制御装置CCU１、２……メモリ、
４……中央演算処理装置CPU、５……回線アダ
プタ、６……入出力バス、７……アダプタ回路、
９……DMA制御論理回路、９，５６，５４……
第２制御およびサンプリング手段、１０……直接
アクセス・メモリDMAバス、１１……メモリ制
御回路、１２……直接メモリ・アクセスDMA制
御装置、１３……４バイト・バス、２０……バツ
フア手段、２２，５１，２００……第１制御およ
びサンプリング手段、２４，３２……クロツク発
生手段、２６……インターロツク・クロツク線、
３４，３８……第１クロツク受信手段、３６……
Ｔクロツク線、３８，４８，５８，１２３，２０
８，２３２，２４２，５０６，５２２，５２６…
…インバータ、４４……要求線、４６……許諾
線、５０，５６，２１０，２１３，２１５，２２
０，２３４，２３８，３００，３１４，３１６，
３１８，３２０，３２２，３２４，３２６，３２
８，３３０，３８０，４０６，４１６，４２０，
４２２，４３４，５２４……ANDゲート、５１
……要求線、５２……有効線、５４，２１７，２
２４，３０４，３０６，３０８，３１０，３１
２，４０８，４１０、４１２，４１４……ラツ
チ、６０……DMA作動可能線、６４……ターン
アラウンドTAR線、６６……双方向DMAバス・
データ線、６８……バイト選択線BS、１００…
…制御論理回路、１０２……転送線、１０８……
書込み制御論理回路、１２０，５１８……デー
タ・レジスタ、１２２……アドレス・レジスタ、
１２４，１２６，１４８，２３０，５００，５１
４……受信機、１２８，２２８，５０４，５２８
……ドライバ、１３０，２０３，２１１，３１３
……ORゲート、１３２……カウント・レジス
タ、１３４，１５０……バス、１３４，１３８…
…ドライバ、１４０……読取り論理回路、２０
０，３０４……極性保持ラツチ、２０２……カウ
ンタ、２０５，２１６……比較器、２１２……デ
コーダ、３７０，３７２，３７４，３７６，３８
２，３８４，３８６，３８８，４３６，４３８，
４４０，４４２，４４４，４４６，４４８，４５
０……ANDゲート・アセンブリ、４００……シ
ーケンサ、５０２……読取りシーケンサ回路、５
０８……書込みシーケンサ回路、５１０……BS
チエツク及び発生回路、５１２……転送カウン
タ、５２０……OR回路。

Claims

【特許請求の範囲】１複数の線によつて構成されているバスを介し
て第一装置と第二装置の間でデータを転送するた
めのインターフエース機構であつて、前記第一装置に設けられ、前記バスの第一クロ
ツク線を介して、第一クロツク信号を送出する第
一クロツク手段と、前記第二装置に設けられ、前記第一クロツク手
段に接続されており前記第一クロツク信号を受信
する第一クロツク信号受信手段であつて、第二ク
ロツク信号を発生し前記バスの第二クロツク線を
介して前記第二クロツク信号を前記第一装置に送
出する第一クロツク信号受信手段と、前記第一装置に設けられ、前記第二クロツク線
に接続され前記第二クロツク信号を受信する第二
クロツク信号受信手段と、前記第一装置に設けられた第一転送制御手段で
あつて、バースト転送すべきデータ数と該バースト転送
を開始するアドレスにかかわる情報をバースト転
送の開始に先立つて前記第二クロツク信号に同期
して保持するレジスタ手段と、前記バスの要求線を介して前記第二装置によつ
てなされる転送要求信号に応答し、許諾信号を送
出するとともに、転送の完了に際して転送完了信
号を発生させる論理手段と、を含む第一転送制御手段と、前記第二装置に設けられ、前記第一制御手段か
らの前記許諾信号に応答して転送を開始する第二
転送制御手段とを含み、前記第一転送制御手段は、前記第一装置から前
記第二装置へデータ転送をする場合には前記第一
クロツク信号の制御のもとに前記バスへデータを
送出し、前記第二装置から前記第一装置へデータ
を転送する場合には前記第二クロツク信号の制御
のもとに前記バスからデータを受け取り、前記第二転送制御手段は、前記第一装置から前
記第二装置へデータを転送する場合には前記第一
クロツク信号の制御のもとに前記バスからデータ
を受け取り、前記第二装置から前記第一装置へデ
ータを転送する場合には前記第二クロツク信号の
制御のもとに前記バスへデータを送出する、ことを特徴とするインターフエース機構。