JPH057737B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタルコンピユータ、更に特定す
るに高速デジタルコンピユータにおける浮動小数
点演算を実行するための方法及び装置にかかわる
ものである。

高速計算には、通常、多くの重複した反復せる
算術演算（加算、減算、乗算、除算、累乗など）
が必要である。かかる演算の１つ又はそれ以上の
能率向上は直ちにコンピユータの動作時間を比較
的に節約することにつながる。

ところで、数値演算数ｘ（≠０）がｅが整数で
ｆが１｜ｆ｜＜２を満足して結果的にはｘ＝2^e
ｆとして一義的に演算されるというように、任意
の数値演算数(x)が一対の数（ｅ，ｆ）によつて表
わされる浮動小数点演算における加算及び減算動
作は、逆説的には通常の場合での乗算、除算及び
累乗の演算よりもはるかにやつかいである。かく
して、浮動小数点加減算における能率の改善は特
に重要である。

ボーム（Bohm）による米国特許第3315069号
は、いずれかの２値算術入力（ａ，ｂ）、（ａ，
ｃ）、（ａ，ｄ）、（ｂ，ｃ）、（ｂ，ｄ）又は（ｃ，
ｄ）に応答して、量Ｆ（ａ，ｂ，ｃ，ｄ）＝（ａ±
ｂ）×ｃ÷ｄを常に形成するように構成され、他
の２つの算術入力が所望とされる特定の演算結果
を作り出すために選び出されるコンピユータを開
示している。例えば、もしも差ａ−ｂが所望なら
ば、関数Ｆ及びその４つの入力は、Ｆ（ａ，−ｂ，
１，１）＝（ａ−ｄ）×１＝ａ−ｂとなり；そして
もしも商ａ÷ｂ（ｄ＝０）が要請されるならば、
関数Ｆ及びその入力は、Ｆ（ａ，０，１，ｄ）＝
ａ／ｄとなる。１つが入力ａ，（±）ｂ，ｃ及び
ｄの各々を含んでいるグループとしての４つのレ
ジスタは、Ｆ（ａ，ｂ，ｃ，ｄ）＝（ａ÷ｂ）×ｃ／
ｄという結果が常に作り出されるように論理的に
接続されている。この構成における加算又は減算
に対する時間は、通常の方法における加算又は減
算に要する時間よりも実質的に長い。また、浮動
小数点数の使用は、更に別な問題を提起し、そし
て付加的なコンピユータ時間を必要とする。

キンデル（Kindell）その他による米国特許第
3699326号は、正及び負数を浮動小数点数の２の
補数表示を用いることによつて一貫して“丸め”
るためのコンピユータ装置を開示している。正及
び負の数に対して異なつている丸め定数は、記憶
又は比較用としてかかる数に加えられる。使用さ
れるロジツクは、もしも切捨てられていない実際
の数からｎビツトの切捨てられた数を差し引いた
数が、ｎ番目のビツトにおいて切捨てられた数に
最も接近しているか或いはその数の“上位”（“下
位”）２つの隣接せる値間で等距離にあるならば、
ｎビツト数への一貫した切り上げ（切り下げ）を
実施する。２つの浮動小数点数の和又は差を形成
する手段については論議されていない。

シユミツト（Schmidt）の所有する米国特許第
3721821号には、２つの高速フーリエ変換
（FFT）アルゴリズムに対する係数についての近
似的且つ同時的コンピユータ計算及び処理のため
の方法及び装置が開示されている。１つの実施例
において、シユミレツトの発明は、２つの高速フ
ーリエ変換（FFT）が実質的に同時に計算され
て、それにより、FFTの計算に通常必要とされ
て時間を約50％程度減少させるように、単一の直
列アクセス・メモリーにおける適切なデータの２
つの直列せる流れを組合せている。しかしなが
ら、その発明は、浮動小数点表示の数の加算及び
減算についての同時的演算については全く触れて
いない。

本発明は、コンピユータにおいて、２つの浮動
小数点（２進）数x_A＝（2^eA）f_Aおよびx_B＝（2^eB）
f_B（１f_A，f_B＜２、e_Aおよびe_Bは整数）について
の加算及び減算のような浮動小数点演算動作を時
間的に能率良く実行するための方法及び装置を対
象としている。

本発明による１つの目的は、従来の方法に比較
して一層少ない計算時間で浮動小数点加算及び減
算を行なう方法を提供するにある。

本発明の他の目的は、浮動小数点加算及び減算
を同時に実施するための方法を提供するにある。

本発明の別な目的及びその利点は、添付図面を
参照しての以下の詳細な記載から明らかとなろ
う。

本発明による前述の目的を達成するために、浮
動小数点演算動作を行なうための正視化、加算及
び再正規化という従来の３ステツプ・プロセス
は、２ステツプ・プロセスの各々がその３ステツ
プ・プロセスでのステツプの１つを本質的に除去
した２つの並列せる２ステツプ・プロセスへと分
解される。その２つの工程は、その指数が接近し
ているか（指数差１）又はより離れている（＞
１）かという２つの場合に対して正しい答を与え
る。浮動小数点演算動作は、どの条件が実際に真
であるかに関係なく、両工程において同時に実施
され、そして正しい答は、その答の３ビツトにつ
いての簡単な検査の結果から選択される。指数が
接近している場合（指数差１）、予備正規化ス
テツプはそれらの数の１つが多くて１ビツトシフ
トされなければならないので除外されており；シ
フトされていない又は１ビツトシフトされた数
は、選択信号を与えるのにその指数の下位２ビツ
トについての簡単な検査を利用するマルチプレク
サによつて選択される。指数がはるかに離れてい
る場合（指数差＞１）、その事後正規化ステツプ
は、そこでの数が一旦予備正規化されてそして加
えられるので除外されており、そこでの結果は、
多くて１ビツトの右シフト又は左シフトを必要と
し、そのシフト方向の選択は、その結果の３ビツ
トについての簡単な比較を利用するマルチプレク
サに適切な選択信号を与えることによつて行なわ
れる。

１つの好ましい実施例において、その第１の工
程は、指数の各下位２ビツトを比較して、そして
この場合には０か又は１のいずれかである制御信
号r_A＝max（０、e_B−e_A）、r_B＝max（e_A−e_B、０）
を形成する（短）整列シフト計算器によつて履行
される。入力f_A，1/2f_A及びf_B，1/2f_Bをそれぞれ
持つ一対の２入力マルチプレクサの各出力は、加
算器／減算器へ適切な入力（シフトされていない
か又は１ビツトだけシフトされているかのいずれ
か）を与えるために、選択信号r_A及びr_Bによつて
それぞれ制御されて加算器／減算器へ入力され、
加算器／減算器においてf_tnp＝f_A2^-rA＋f_B2^-rBでも
つて表わされる和を形成する。和f_tnpは関数Ｓ＝
〔log₂｜f_tnp｜〕を発生する優先エンコーダへと入
力される。シフターは、f_tnpをＳビツトだけシフ
トすることによつて、f′_r＝f_tnp2^-Sで示される結果
を作り出し、そして加算器は、e′_r＝e_nax＋Ｓで示
される結果を作り出す。

第２の工程は、全指数を見てそして制御信号r_A
及びr_B（この場合には、指数差＞１）を形成する
（全）整列シフト計算器によつて履行される。制
御信号r_A及びr_Bは、f_tnp＝f_A2^-rA＋f_B2^-rBという和
を形成する加算器／減算器へと適切な入力を与え
るためにf_A及びf_Bをそれぞれシフトして適切に予
備整列させる一対のバレル・シフターへと入力さ
れる。f_tnpの３ビツト、すなわち点f_tnp(1)及びf_tnp
（０）の前の２ビツト及び点f_tnp（−１）の後のビ
ツトを“１”があるかどうかを検査することによ
り、３つの答のうちの１つが４入力マルチプレク
サ1/2f_tnp，f_tnp、又は2f_tnpから選択される。もし
もこれらのビツト検査のいずれもが満足されない
（３つの検査ビツトのいずれもが１でない）とす
ると、これは、その第２の工程が正しい答を与え
ず、マルチプレクサへの第４の入力である第１の
工程の結果が正しい答であることを示す。このビ
ツト検査はまた、もしもビツト検査の１つが満足
されるならば、加算器を用いて形成される正しい
指数、e_nax＋１，e_nax又はe_nax−１の選択を、又、
もしもビツト検査のうちのいずれもが満足されな
いならば第１の工程の結果の選択を可能し、４つ
の選択は４入力マルチプレクサへの入力となる。

第１の工程における同時的加算及び減算を行な
うために、排他的論理和ゲートが、f_A及びf_Bの記
号ビツトを比較し、そしてシフトされていないか
又は１ビツトシフトされたかのいずれかの記号付
けされた入力を４入力マルチプレクサから選択す
るために付加されている。第２の工程において、
減算器回路は加算器に対して並列に置かれる。

明細書に編入されてその一部を形成している添
付図面は、この発明の実施例を例示しており、明
細書中の記載と一緒になつて、本発明の原理を説
明する役割を果している。

本発明は改良された浮動小数点算術演算のため
の方法及び装置を提供する。従来技術において、
浮動小数点加算／減算は、基本的に、正規化、加
算及び再正規化という３ステツプ・プロセスであ
る。本発明は、従来技術における第１又は第３ス
テツプを本質的に除外することによつて従来のプ
ロセスを短縮している。本発明によると、被演算
数は、まず始めに、その指数が著しく異なつてい
るのか又は近接しあつているのかを決定するため
に比較される。これら２つの場合に応じて処理手
順が異なるからである。比較結果の応じて２通り
の２−ステツプ・プロセスのうちの一方が選択さ
れる。演算作業は２つの並列せる別々な回路にお
いて同時に行なわれ、そして正しい答は、特定の
基準に従つてこれらの２つの回路において作り出
された答から選択される。もしも指数差が大きけ
れば、再正規化ステツプの必要性はなくなり、結
果的に演算プロセスは正規化及び加算のみにな
る。同様にして、もしも指数が近接しあつている
ならば、正規化ステツプが除外され、演算プロセ
スは加算及び再正規化となる。このように指数同
志の初期比較を行なうことによつて、３ステツプ
のうちの１つがはるかに短い演算に置き換えら
れ、これによつて全プロセス時間を減少させられ
ることになる。これは、１つのみが正しい２つの
異なる答を作り出す並列ハード・ウエアによつて
達成され、正しい答は簡単な検査によつて選ばれ
る。この発明は、一方が最初の２−ステツプ・プ
ロセスを通して他方が次の２−ステツプ・プロセ
スを通して、並列して別々に行なわれる演算Ａ＋
Ｂ及びＡ−Ｂを対として実施するのに利用でき
る。

この発明によれば高速計算を目的として加算及
び減算のような浮動小数点減算における“待ち時
間”を減少させることができる。動作の“待ち時
間”とは、特定の演算処理動作が初めて開始され
たときに始まり、その演算処理動作に依存したす
ぐ次動作が開始されるときに終了する経過時間の
ことである。コンピユータ演算動作には、各場合
において、処理動作の多くが主要処理動作に依存
しているために多くの待ち時間がある。高速ナン
バー・クランチング・コンピユータ動作において
は、処理機器が演算／論理動作の反復性シーケン
スを“パイプライン処理”を通して迅速に行なう
かどうかが問題となるために、持ち時間は極めて
重要である。かくして、最小の待ち時間と高いパ
イプライン処理率とを持つ浮動小数点加算／減算
に対するコンピユータ・ハードウエアの設計は非
常に魅力的である。

浮動小数点数はｘは、一対の数（ｅ，ｆ）とし
表わされ、そこにおいて、仮数すなわち端数ｆ
（２進法において示される）は、その大きさが１
と２との間、即ち、 １｜ｆ｜＜２（但しｘ＝０を除く） にあるｐ−ビツト固定小数点端数である。

また、指数ｅは整数であり、浮動小数的数ｘ
は、ｘ＝2^eｆとして一義的に表わされる。２つの
浮動小数点数をx_A＝（e_A，f_A）及びx_B＝（e_B，f_B）
と仮定すると、第１図において概略的に例示され
ている正規化された浮動小数点和を算出する従来
の方法は、まず始めにe_nax（e_A，e_B）を決定し、
そしてf_A2^eA-emax及びf_B2^eB−emaxを形成するため
に、全整列シフト計算器及び一対の右シフトを使
用してe_nax２進位置だけ下方に両x_A及びx_Bをシフ
トする。但し、これはそれらの指数が共に正でな
いことを条件とする。和を形成する２つの修正さ
れた数は加算器／減算器において加えられる。

f_nax＝f_A2^eA-emax＋f_B2^eB-emax そして、関数 g_tnp＝log₂｜f_tnp｜及び Ｓ＝〓g_tnp〓 が先導部の零を計数する優先エンコーダによつて
形成される。尚、〓ｇ〓は最大整数（実数ｇ）
である。また数f_tnp及びg_tnpは次の条件、すなわ
ち、 ｜f_tnp｜＜４、 −∞＜g_tnp＜２ を満足する。浮動小数点演算の結果は、加算器及
びＳビツトの全シフトによつて以下のように得ら
れる： e_r＝e_nax＋Ｓ、 f_r＝2^-sftmp ここで、（e_r、f_r）は、所望とする浮動小数点
和を表わしている対としての数である。以上のよ
うに、従来の方法では、第１のシフトではまず演
算数を正視化させ、第２のシフトでは加算／減算
動作の結果を再正視化するという、２つの大きな
シフト作業を直列に行なわなければならなかつ
た。直列に実行されるこうした全シフトは、従来
の浮動小数点加算及び減算作業の全待ち時間（経
過された時間）の大きな部分を占めている。

この発明は、浮動小数点和（又は差）x_A＋x_B
＝f_A2^eA＋f_B2^eBの計算が２つの相互に排他的でし
かも徹底的な条件へと場合分けされる事を利用し
た新しい方式を提供するものである。そして、こ
れらの各条件では、処理工程は独立しており、ま
た互いに対応したハードウエアを利用すると同時
に、それぞれが従来の方法を使用することによる
よりも迅速な演算を達成している。即ち、第２図
以下の図面を用いて説明すれば、まずその差｜e_A
−e_B｜が指数比較器（図示されていない）におい
て形成される。２つの独立せる並列演算は、第２
図及び第３図にそれぞれ概略的に示されている回
路において、２つの条件の各々に対して行なわ
れ、そして正しい答はその２つの結果を試験する
ことによつて選択される。次の条件１、２のそれ
ぞれの場合の処理工程について説明する。

条件１：｜e_A−e_B｜＝０又は１の場合。

２｜e^A−e^B｜ による通常の除算を履行するのに
使用される右シフト動作は、２進形態での数に対
する１位置の右シフトか又はシフトなしのいずれ
かであり；そしてそのシフト自体は各指数e_A及び
e_Bの最下位の２ビツトのみを調べることにより決
定される。第２図の回路ではその下位２ビツトの
みがチエツクされ、そしてその計算は、あたかも
その指数差が１以下又は１に等しいかのように実
行される。この場合に対して、第２図の回路は、
動作の待ち時間を最小にすると言う点において最
善となつている。その試験がそれら指数の上位ビ
ツトを用いて行なわれる場合には真とならないこ
とは勿論である。その答の正しさは、以下に述べ
るように、その結果をチエツクすることによつて
決定され、第３図の答が正しい結果であつた場合
には第２図の答は拒否される。

この条件１における和（又は差）の形成は、第
２図の装置を使用して、以下の如く履行される。

e_nax＝max（e_A，e_B）をセツト； e_A＝e_B＋１ならば、r_A＝０及びr_B＝１をセツト； e_A＝e_Bならば、r_A＝r_B＝０をセツト； e_A＝e_B−１ならば、r_A＝１及びr_B＝０をセツト； つまり、一般的には、r_A＝max（e_B−e_A、０）＝
e_nax−e_A、及びr_B＝max（e_A−e_B、０）＝e_nax−e_B
をセツト。条件１の場合、r_A及びr_Bの値は０又は
１のいずれかとなる。もしも｜e_A−e_B｜＜１の場
合、e_nax、r_A及びr_Bを決定するには、各指数の下
位２ビツトを比較するのみで良く、これは、e_A及
びe_Bのすべてのビツトを比較するよりもはるかに
早い。第２図に示すこの装置は、次いで以下の関
数及び結果を形成する。

f_tnp＝f_A2^-rA＋f_B2^-rB Ｓ＝〓log₂｜f_tnp｜〓 e′r＝e_nax＋Ｓ f′r＝２−^Sfmax この条件１において、e_nax、r_A及びr_Bを決定する
のに要する時間は、e_A及びe_Bの２ビツトのみが比
較されるだけで良いので、それだけ小さい。

第２図を参照するに、整数e_A及びe_Bは、e_nax＝
max（e_A，e_B）を発生する短整列／シフト計算器
１１へと入力され、e_naxは図示されているように
最終の加算器２３へと入力される。また、短整
列／シフト計算器１１は、選択信号としての一対
の２入力マルチプレクサ１３及び１５へとそれぞ
れ入力される２つの数値信号r_A＝max（e_B−e_A、
０）＝e_nax−e_Aとそしてr_B＝max（e_A−e_B、０）＝
e_nax−e_Bとを発生する。マルチプレクサ１３は、
例えば、適切なビツトからなるf_Aをマルチプレク
サ１３の入力へと接続することにより、入力量f_A
及ひf_B／２を受けて、そして単一の出力、 f_A（r_A＝０の場合） 又は、f_A／２（r_A＝１の場合） を作り出すが、しかしマルチプレクサ１３によつ
て実行されるこれらの計算には時間の消費の必要
がない。同様にして、マルチプレクサ１５は、入
力量f_B及びf_B／２を受けてそして単一の出力、 f_B（r_B＝０の場合） 又は、f_B／２（r_B＝１の場合） を作り出す。数値信号f_A2^-rA及びf_B2^-rB（マルチプ
レクサ１３及び１５のそれぞれからの出力）は、
共に、和を形成しそして出力する中間の加算器／
減算器１７へと入力され；そしてこの出力は、い
ずれか（実、正）の数値入力ｆに対する数値量〓
log₂｜ｆ｜〓を形成してそして出力する優先エン
コーダ１９へと入力される。優先エンコーダ１９
の出力Ｓ＝〓log₂｜f_A2^-rA＋f_B2^-rB｜〓と計算器１
１の出力e_naxとは共に、e′_r＝e_nax＋Ｓで示される
和を形成する最終の加算器２３へと入力される。
中間の加算器／減算器１７の出力f_tnp＝f_A2^-rA＋f_B
2^-rBと優先エンコーダ１９の出力Ｓとは、数値量
f_r＝2^-Sf′_tnpを形成してそして出力するシフター２
１へと入れられる。Ｓは整数であるので、2^-Sに
よるf_tnpの乗算は、f_tnpをＳ位置だけ単に右シフ
トすることによつて達成される。この条件１で
は、予備正視化シフトが除外されているので、唯
一回の全シフト動作すなわちＳビツトだけの再正
視化シフトが必要とされることに注意されたい。
予備正規化動作は、シフトされていない数か又は
１ビツト右シフトされた数のいずれかを選択する
一対のマルチプレクサへの適切な選択信号を決定
するために、その指数の２つの下位ビツトを単に
比例することによつて行なわれる。

条件２：｜e_A−e_B｜２の場合。

この場合には、２｜e_A−e_B｜による除算には、
予備正規化のためには任意に大きい右シフト（２
又はそれ以上の位置だけ）を必要とするが、事後
正規化には多くて１位置シフトを必要とするだけ
である。これを証明してみると次のようになる。
e_A−e_B２の場合に対して、次式が実行される。

｜f_A＋f_B2^-(eA-eB)｜ ｜f_A｜−｜f_B｜2^-(eA-eB)｜ １−2^1-(eA-eB)１−１／２＝１／２、 ｜f_A＋f_B2^-(eA-eB)｜ f_A＋f_B2^-(eA-eB)｜ ２＋2^1-(eA-eB)５／２ かくして、x_Aとx_Bとの加算（又は減算）の結
果は、和x_A＋x_Bを再正視化させるために１位置
以上の右又は左シフトを必要とする程大きくも小
さくもならない。この条件２における和（又は
差）の形成は、第３図において例示されているよ
うに、以下の如く履行される。

e_nax（e_A，e_B）をセツト； r_A＝max（e_B−e_A、０） ＝e_nax−e_A及び r_B＝max（０、e_A−e_B） ＝e_nax−e_B f_tnp＝f_A2^-rA＋f_B2^-rBを計算； ｜f_tnp｜２ならば、f_r＝1/2f_tnp 及びe_r＝e_nax＋１をセツト； （1a） ｜｜f_tnp｜２ならば、f_r＝f_tnp 及びe_r＝e_naxをセツト； （1b） 1/2｜f_tnp｜＜１ならば、f_r＝2f_tnp 及びe_r＝e_nax−１をセツト； （1c） f_tnp（１／２｜f_tnp｜５／２）の大きさを既知
とした時のf_rの形成には、多くて１位置だけの
f_tnpの右又は左シフトに加えて、結果物である指
数e_rを得るためのe_naxからの零又は１の（同時
的）加算又は減算を必要とする。

こうした演算は第３図の装置によつて履行され
る。整数e_A＋１及びe_Bは、e_nax、r_A及びr_Bを発生
する（全）整列計算器３１へと入力される。出力
e_naxは、３つの信号すなわち、e_nax及びe_nax−１
を形成してそして出力し、更にそうした３つの信
号はマルチプレクサ４５へと供給する指数インク
リメント手段４３へと入力される。

第２図の短整列シフト計算器１１と、そして第
３図の全整列シフト計算器３１とは、それらが同
じ入力を受けて、同様の動作を正確に実行し、そ
して同様の変数が出力する単体のユニツトに組合
せてもよいが、本発明においては｜e_A−e_B｜１
の条件下ではシフト動作はe_A及びe_Bの下位２ビツ
トの検査をするのみでよいことになるのでこの条
件においては独立した短整列／シフト計算器を用
いた方がx_Aとx_Bとの和あるいは差の形成はより
迅速化する。

シフト計算器３１からの信号r_A及びr_Bは、それ
ぞれ制御信号として、２つの右シフト手段（バレ
ル・シフター）３３及び３５へと入力される。シ
フト手段３３及び３５はまた、入力f_A及びf_Bをそ
れぞれ受けてそして、それぞれr_A及びr_B位置だけ
f_A及びf_Bを右シフトすることによつてそれぞれの
出力f_A2^-rA及びf_B2^-rBを形成する。右シフト手段
３３及び３５の出力は、和f_tnp＝f_A2^-rA＋f_B2^-rBを
形成しそして出力する中間の加算器／減算器３７
へと入れられる。３つの信号1/2f_tnp、f_tnp及び
2f_tnpは、例えば、適切なビツトをその入力へと
接続することによつて、式（1a、1b、1c）にお
ける３つの不等式のどれが真であるのかを決定す
る複数入力の大きさ比較器／マルチプレクサ４１
へと入力される。もしも不等式（1a）が満足さ
れるならば、比較器４１はf_r＝1/2f_tnpを出力しそ
して正のラツチ信号LS３をマルチプレクサ４５
へと送出し、その後、そのマルチプレクサ４５
は、e_r＝e_nax＋１を出力する。もしも不等式
（1b）が満足されるならば、比較器４１はf_r＝f_tnp
を出力しそして正のラツチ信号LS４をマルチプ
レクサ４５へと送出し、その後、そのマルチプレ
クサ４５は、e_r＝e_naxを出力する。もしも不等式
（1c）が満足されるならば、比較器４１はf_r＝
2f_tnpを出力しそして正のラツチ信号LS５をマル
チプレクサ４５へと送出し、その後、そのマルチ
プレクサ４５は、e_r＝e_nax＋１を出力する。もし
も条件がすべて満足されない（すなわち、｜f_tnp
｜＜1/2）とするならば、第２図の回路から、f_r
＝f′_r及びe_r＝e′_rをセツトする。

かくして、第３図の回路からの正しい出力は、
比較器４１におけるf_tnpの大きさを試験してその
適切な結果f_r＝1/2f_tnp・f_tnp又は2f_tnpを出力する
ことによつて決定される。このプロセスは、ま
た、正しい指数をマルチプレクサ４５から選択す
る。しかしながら、３つのすべての検査１ａ，１
ｂ，１ｃは、｜e_A−e_B｜２という初期前提が正
しくなかつた場合には失敗することになり、この
場合｜e_A−e_B｜＝０又は１であるので、正しい答
は第２図の回路によつて与えられる。従つて、第
２図の回路からの結果f′_rは比較器４１への第４の
入力となり、そして上記した３つの大きさ検査が
失敗することを条件に出力され；また、第２図の
回路の結果e′_rはマルチプレクサ４５への第４の
入力となり、上記大きさ検査が最終的に失敗する
ときに、ラツチ信号LL６を加えることによつて
出力される。全プロセス時間は、あたかも各ケー
スが真であるかのように第２図及び第３図の計算
を同時に行ない、それから、最後に、正しい答を
選択する簡単な比較を行なうことによつて減少さ
れる。

第４図及び第５図は、２つの数の和及び差、す
なわち、x_A±x_B＝f_A2^eA±f_B2^eBを同時に発生する
のに有用な本発明の第２の実施例を示しており、
第２図及び第３図に示されている数の和を発生す
る回路に比較して装置的に幾らか複雑化してい
る。第２図及び第３図に例示されている実施例に
おいて、減算は、補数（２の補数形式）を用いる
ことで、本質的に加算と同様に実施されている。
第４図に示されているように、｜e_A−e_B｜＜２の
場合に対し、短整列シフト計算器１１は、前にも
述べたように、制御信号r_A及びr_Bを決定するのに
使用されている。信号r_Aは、入力f_A及び1/2f_Aを
持つ２入力マルチプレクサ１３の選択信号として
使用されているので、量f_Aは多くて１ビツトだけ
シフトされる。マルチプレクサ１３の出力は、加
算器／減算器１７へと入力される。信号r_Bは、負
表示のものは２の補数形式である入力f_B、1/2f_B、
−f_B、−1/2f_Bを待つ４入力マルチプレクサ１６へ
選択信号の１つとして印加される。排他的ORゲ
ートである対向符号指数手段１８は、２つの入力
からf_A及びf_Bの符号ビツトである出力信号LS９を
発生する。信号LS９は第２の制御信号としてマ
ルチプレクサ１６へと印加され、そして信号r_Bが
シフトされていない又は１ビツトシフトされた出
力のいずれかを選択するのに使用されている間
に、正又は負の出力を選択するのに使用される。
マルチプレクサ１６からの出力はまた加算器／減
算器１７へと入力される。かくして、ゲート１８
からの出力は、そこでの２つの数が加算されるの
か又は減算されるのかを決定する。マルチプレク
サ１６は、符号ラツチ信号LS９及び信号r_Bに従
つて、±f_B2^-rBを出力し、この出力は、マルチプレ
クサ１３からの出力f_A2^-rAと共に、加算器・減算
器１７へと入れられる。｜e_A−e_B｜１の条件に
対して、第４図の残りのコンポーネントは第２図
におけるのと同じであつて、この条件に対して
は、結果e′_r（±） ＝e_nax＋Ｓ（±） 及びf′（±） ＝
2^-S(±)ｆ（±） _tnpを作り出す。ここでＳ（±） ＝〓
log₂｜f_A2^-rA±f_B2^-rB｜〓そしてｆ（±） _tnp＝f_A
2^-rA±f_B2^-rBである。

｜e_A−e_B｜２の場合に対する独立した並列計
算は第５図において例示されており、そこにおい
て、第３図の加算器／減算器３７は、シフト手段
３３及び３５からの信号f_A2^-rA及びf_B2^-rBを受信
する分離せる加算器３６及び減算器３８によつて
置き換えられている。加算器３６は、和f_A2^-rA＋
f_B2^-rB＝f⁽⁺⁾ _tnpを形成し、そして減算器３８は、差
f_A2^-rA−f_B2^-rB＝f^(-) _tnpを形成する。第５図の残り
のコンポーネントは第３図におけるのと同様に機
能し、条件｜e_A−e_B｜２又は＜２に対して、結
果e_r＝e_nax＋｛Ｓ、１、０又は−１｝及びf_r（±）
＝｛2^-S、0.5、1.0又は2.0｝×ｆ（±） _tnpを作り出
し、そこでのハードウエアは、その和回路とそし
て差回路上で二重にされている。加算器３６から
の出力は、シフトされてないか又は左又は右へ１
ビツトシフトされて、大きさ比較器／マルチプレ
クサ４１の入力へと入れられ；第４図からの結果
f′_rがその第４の入力へと印加されいる。計算機３
１の信号e_naxは、３つの入力e_nax，e_nax＋１，
e_nax−１を指数マルチプレクサ４５及び４５Ａへ
と与える指数インクリメント手段４３へと入力さ
れる。減算器３８からの出力はシフトされないか
又は左又は右へと１ビツトシフトされて大きさ比
較器／マルチプレクサ４１Ａの３つの入力へ入力
され、第４図からの結果f′_rが第４の入力として印
加される。比較器４１及び４１Ａは前に記述した
ように適当な出力を選択しそして適切な指数を選
択するマルチプレクサ４５及び４５Ａへとラツチ
信号LS3−６を与える。かくして、２つの数の和
及び差は、コンポーネント４１，４５，４１Ａ及
び４５Ａから同時に得られる。

第４図及び第５図の回路は、実質的に同じハー
ドウエアによつて浮動小数点数の和又は差（x_A
±x_B）を直列に発生するのに有用である。高速フ
ーリエ変換のような動作を行なうためには、和及
び差の同時的発生が必要である。この例では、十
分に配慮されたハードウエアが同時的和及び差を
形成するために与えられているので、第４図及び
第５図のコンポーネントはそのまま使用可能であ
る。

図面において示され、明細書において記述さ
れ、実用的にまで洗練され、そして本発明に従つ
て有効に動作すると見出されている回路装置は、
演算用デジタルコンピユータを形成するのに必要
なすべての他のエレメントを与え、そしてＳ−１
プロジエクトFY1979年報、カリフオルニア大学
ロウレンス・リバモア国立研究所、UCID−
18619（1979）において記述されていて且つ本明細
書でも参考として取り入れている64ビツト・スー
パーコンピユータとの組合せにおいて実施され
る。この回路装置は適当な数の回路素子を使用す
ることによりいかなる数のビツトに対しても設計
できる。浮動小数点演算の回路は、浮動小数点回
路を動作させるのに必要とするすべての関数、例
えば、減算動作のための２の補数形成又は丸めを
行なう従来のコンピユータとの組合せにおいても
使用される。

本発明の好ましい実施例は、フエアチヤイルド
Ｆ 100K ECL系列の論理コンポーネントを使
用することにより構成される。２−入力マルチプ
レクサはF100155カツド・マルチプレクサ／ラツ
チ・チツプであり、他方、４−入力マルチプレク
サはエネーブル・チツプを持つF100171トリプル
４−入力マルチプレクサである。加算器は、
F100179キヤリー・ルツクアヘツド・ジエネレー
タを持つF100180高速６−ビツト加算器を使用し
て実施される。優先エンコーダ（先導部零をカウ
ントする）は、F100165万能優先エンコーダであ
る。全シフター（バレル・シフター）は、
F100158 ８−ビツト・シフト・マトリクスでも
つて実施される。こうした構成部品は、本明細書
でも参考として取り入れられているフエアチヤイ
ルド、Ｆ 100K ECL データ・ブツクに記述さ
れている。

本発明の好ましき実施例は従来の部品を使用し
て実施される。コンピユータ構造は、David J.
Kuck，J.WileyおよびSons著“The Structure
of Computers and Computation，Vol.”
（1978）と、Kai Hwang，J.WileyおよびSons著
“Computer Arithme−tic Principles，
Architecture and Design”（1979）において記
述されている。浮動小数点演算は、本明細書にお
いても参考として取り入れられているKuckによ
る上記文献の210−216頁、及びHwangにより上
記文献の第９章において記述されている。一般的
形式のシフト手段は、Kuck著の上記文献231−
233頁において記述されているバレル・シフター
として例示されている。浮動小数点加算ユニツト
は、Hwang著の上記文献341頁の第９，１７図に
例示されている。関数Ｓを作り出す機能手段は優
先エンコーダであつて、例えば、上記第９，１７
図において示されている零デジツト・チエツク
（ZDC）である。この機能手段は、Kuck著の上
記文献233−234頁において記述されているような
１位置係数を使用しても等価的に実施できる。本
発明の好ましい実施例は、Hwang著の上記文献
33−36頁において記述されているような従来のデ
ジタル・マルチプレクサを利用しても良く；同様
にして、比較器はHwang著の上記文献45−47頁
（第２，１２図及び第２，１３図）において例示
されているような従来のデジタル・コンポーネン
トでも良い。

本発明による基本的原理及び動作を要約する
と、整列シフト計算器は整数指数信号e_A及びe_Bを
受けて、中間差e_A−e_Bを形成し、そしてe_A−e_Bが
正であるのか、負であるのか又は零であるのかを
決定する。もしも、e_A−e_B＞ならば、計算器は、
e_nax＝max（e_A，e_B）＝e_A、r_A＝max（０、e_B−e_A）
＝０そしてr_B＝max（e_A−e_B、０）＝e_A−e_Bをセツ
トする。もしも、e_A−e_B＜０ならば、計算器は
e_nax＝e_Bそしてr_A＝r_B＝０をセツトする。短整列
計算器においては、e_A−e_B＝−１，０又は＋１で
あるので、整数e_nax、r_A及びr_Bは２つの下位ビツ
トのみを検査することにより迅速に決定される。

２入力マルチプレクサは、入力信号f_A、１／
2f_A及び選択信号r_Aを受信し、そして単一の信号f₀
＝f_A（r_A＝０の場合）とf₀＝１／2f_A（r_A＝１の場
合）、即ちr_Aの選定によつてf₀＝f_A2^-rAを出力し、
かくして、シフトされていないか又は１ビツト・
シフトされたかのいずれかの出力を与える。

以下の３つの場合は相互に明確な代替が可能で
ある： (1) r_A＝１、r_B＝０及びe_B−e_A＝＋１； (2) r_A＝０、r_B＝１及びe_A−e_B＝＋１； (3) r_A＝r_B＝０及びe_A＝e_B・ もしも第１の代替があるならば、x_B＝2^eBf_B＞x_A
＝2^eA及びx_A＋x_B＝2^eB〔f_B＋２（^eA−e^B)f_A〕＝2^eB〔f_B
＋１／2f_A〕となり；そしてもしもf_B＞０（１f_B
＜２）と仮定されるならば、０＜f_B＋１／2f_A＜
３（より一般的には０＜｜f_B＋１／2f_A｜＜３）と
なる。同様にして、もしも第２の代替があつて、
そしてf_A＞０（１f_A＜２）と仮定されるならば、 x_A＋x_B＝2^eA〔f_A＋１／2f_B〕 ０＜f_A＋１／2f_B＜３ （より一般的には０＜｜f_A＋１／2f_B｜＜３）と
なる。もしも第３の代替があるならば、 x_A＋x_B＝2^eA〔f_A＋_B〕 、 −４＜f_A＋f_B＜４、 ０＜｜f_A＋f_B｜＜４となる。

いずれの場合でも、場合f_tnp＝2^-rAf_A＋2^-rBf_Bは
容易に形成され、そして０＜｜f_tnp｜＜４を満足
する。

優先エンコーダは、信号f_tnpを受信し、そして
出力信号Ｓ＝〓log₂｜f_tnp｜〓を作り出す。もし
も、２進表示において、｜f_tnp｜＝（h₂，h₁，h₀，
……h_-h+2）であれば、Ｓはh_p＝１である場合に
は−（ｎ−２）Ｓ１である最も高い整数Ｐで
ある。またh_p＝１でないならば、f_tnp＝０及びx_A
＋x_B＝０となる。もしも、f_tnp≠０であるなら
ば、f_r＝2^-Sf_tnpは１f_r＜２を満足する。かくし
て、x_A＋x_B＝２e^max f_tnp＝2^emax+Sf_rとなり、これ
は、｜e_A−e_B｜１の場合における和x_A＋x_Bの浮
動小数点分解を表示する。

もしも、｜e_A−e_B｜２であるならば、演算で
は、右シフト手段と、左シフト手段と、加算器
と、入力整数信号e_naxを前提として整数信号e_nax
＋１及びe_nax−１を作り出す指数インクリメント
手段と、そして大きさ比較器とが再び利用され
る。

大きさ比較器は、左シフトされた信号2^-Sg_tnp、
１／2g_tnpg_tnp及び２／9_tnpとを受信する。但し、
g′_tnp＝f_A2^-rA＋f_B2^-rB。もしも、g_tnpが、 g_tnp＝（±）（g_p、g_p-1、 ……g₁、g₀、g_-1、……g_o-p） ＝（±）_ko 〓⁼ _-p g_k2^k、 （ｇ＝０又は１） のような２進形態において表わされるとすると、
以下の証明は容易に行なえる。

もしも、或るｋ１に対して、g_k＝１ならば、
｜g_tnp｜＜２、 もしも、g₀＝１及びすべてのｋ１に対してg_k
＝０ならば、１｜g_tnp｜＜２、 もしも、すべてのＫ１に対して、g_k＝０なら
ば、｜g_tnp｜＜１。

かくして、大きさ比較器は、まず(1)正の第３ラ
ツチ信号が発生されてそして比較器出力信号がf_r
＝1/2g_tnpである場合において或るＫ１に対し
てg_k＝１であるのかどうか、(2)正の第４ラツチ信
号が発生されてそして比較器出力信号がf_r＝g_tnp
である場合においてすべてのｋ１に対してg_k＝
０であり、またg₀＝０であるのかどうか、(3)正の
第５ラツチ信号が発生されてそして比較器出力信
号がf_r＝2g_tnpである場合でのg_-1＝１の場合を除
くすべてのＫ０に対してg_k＝０であるのかどう
か、(4)｜e_A−e_B｜１の場合からの結果、すなわ
ち、2^-Sg_tnpが必要とされる場合でのすべてのＫ
−１に対してg_k＝０であるのかどうか、を決定
する。前記の記述から、｜e_A−e_B｜２に対して
は、1/2｜g_tnp｜5/2となることがわかる。そ
して以上の４つの場合についての考慮から、あら
ゆる場合にも１｜f_r｜＜２となることが容易に
証明できる。以下のように ｜g_tnp｜２ならば、e_nax＋１、 １＜｜g_tnp｜＜２ならば、e_r＝e_nax、 1/2｜g_tnp｜＜１ならば、e_nax−１、 ｜g_tnp｜＜1/2ならば、e_nax＋Ｓ と定義することで、 x_A＋x_B＝2^emaxg_tnp＝2^erf_r となることが証明でき、これは、e_A−e_B２であ
るときでの和x_A＋x_Bの浮動小数点分解を表示す
る。

次の例は、浮動小数点計算が本発明によつてい
かにして行なわれるかを示している。負の数が含
まれる場合の例で、直接的減算（２の補数及び加
算の形成の代りに）が示されている。

例 １ 条件１（｜e_A−e_B｜１） 1.111＊2¹⁰¹¹¹⁰ （10進 1.875＊2⁴⁶）と、 −1.000＊2¹⁰¹¹¹¹ （10進−1.000＊2⁴⁷）とを加える。

仮数及び指数は： f_A＝1.111、e_A＝101110、 f_B＝−1.000、e_B＝101111 指数差 ｜e_A−e_B｜＝１ 第２図の回路において： e_Aの下位２ビツトは10（10進では２）であり、
そしてe_Bの下位２ビツトは11（10進では３）であ
る。こうしたビツトのみを考慮してみると、もし
も指数が接近、即ちすべての上位ビツトが同一で
あるとすると、e_A＝e_B−１、従つてr_A＝−１そし
てr_B＝０となる。上位ビツトは実際にチエツクさ
れず；計算はあたかもその条件が真であるかのよ
うに行なわれる。かくして、予備正規化として
は、f_Aを一度シフトさせることだけを必要とす
る。加算は次のようにする。すなわち； 0.1111 １／2f_A −1.0000 f_B −0.0001 f_tnp 先導部零を、係数することにより、Ｓ＝−４と
なり、以下の結果が得られる。

f′_r＝2^-Sf_tnp＝−1.0 e′_r＝e_nax＋Ｓ＝101111−100＝101011 （10進法では43） かくして、その答は、−1.0＊2⁴³となる。

第３図の回路によつて： 上記と同一の値r_A及びr_Bが上記とは異なる方法
によつて計算される。そこでその加算は前と同様
に、以下のようになる。

0.1111 −1.0000 −00.0001 大きさ比較器は３つの検査ビツト、すなわち、
ビツト(1)、ビツト（０）及びビツト（−１）（小
数点の前の２つのビツト及び小数点の後の１つの
ビツト）に１ビツトを見出さないので、第３図の
回路における答は拒否され、そして第２図の回路
からの答が正しい答（その指数差が最大１であつ
たことを示している）として選択される。

例 ２ 条件２（｜e_A−e_B ｜＞１） 1.111＊2¹⁰¹¹⁰⁰ （10進1.875＊2⁴⁴）と、 −1.000＊2¹⁰¹¹¹¹ （10進−1.000＊2⁴⁷）とを加える。

まず最初の回路によつて２つの下位指数ビツ
ト、すなわち、e_A＝00及びe_B＝11のみを見て、も
しもそこでの指数が近いならば、e_A＝e_B−１（こ
れは明らかに正しくない）を決定する。r_A＝０そ
してr_B＝１で演算を進めると、正しくない答が作
り出される。第２の回路は、r_A＝−２，r_B＝０を
決定する。加算は次のようになる。すなわち： 0.1111 ２ビツト右シフトされたf_A −1.0000 f_B −0.1001 f_tnp 大きさ比較器は、f_tnpの適当なビツトをチエツ
クし、そしてビツト（−１）＝０であり、一方ビ
ツト（０）＝０であることを見出すので、正しい
結果は、2f_tnp（１だけ左シフトされている）及び
e_nax−１となる。すなわち： f_r＝1.0001 e_r＝101110 かくして、結果は−1.0001×2¹⁰¹¹¹⁰＝−1.0625
×2⁴⁶となる。大きさ比較器による検査の１つが
満足されたので、正しい答は第３図の回路によつ
て発生されたものであり、第２図の回路によつて
作り出された正しくない答は無視される。

本発明の好ましい実施例についての叙上の記載
は例示及び説明のために提示されている。それ
は、本発明の範囲を記述された正確な形態に限定
することを意図せず、幾多の修正及び変更がその
示唆から可能である。

【図面の簡単な説明】

第１図は浮動小数点加算を行なうための従来の
代表的回路の概略図である、第２図及び第３図
は、本発明による浮動小数点加算（又は減算）を
実行するために組合せられて使用される相補形回
路の概略図である。第４図及び第５図は、本発明
による浮動小数点加算及び浮動小数点減算を同時
に実行するのに組合せられて使用され、いずれか
の演算を個々に行なうのに必要とされるハードウ
エアの２倍以下で済む相補形回路の概略図であ
る。 １１……（短）整列シフト計算器、１３，１
５，１６……マルチプレクサ、１７……加算器／
減算器、１８……対向符号指定手段、１９……優
先エンコーダ、２１……全正規化シフター、２３
……加算器、３１……（全）整列シフト計算器、
３３，３５……バレル・シフター、３６……加算
器、３７……加算器／減算器、３８……減算器、
４１……比較器／マルチプレクサ、４３……指数
インクリメント手段、４５……マルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 仮数を正規化させ、正規化された仮数を加算
   し、そしてその和の仮数を再正規化させることか
   ら成り、各々が仮数及び指数として表わされた一
   対の浮動小数点２進数についての浮動小数点加算
   を行なうための方法において； 前記正規化に先立つて２つの浮動小数点数の指
   数を比較するステツプを含み、 第１および第２の別々の並列した経路で２つの
   別々の計算を同時に行い、 前記第１の経路は前記指数の差が０又は１であ
   るとして第１の和を計算し、一方の仮数を最大１
   位置右シフトすることにより正規化を行なうステ
   ツプを含み、 同時に前記第２の経路は前記指数の差が１より
   大きいとして第２の和を計算し、前記第２の和の
   仮数を最大１位置シフトすることにより再正規化
   を行なうステツプを含み、 前記２つの計算を同時に行つた後に前記第１お
   よび第２の和から選択することを特徴とするデジ
   タルコンピユータにおける浮動小数点演算方法。 ２ ２進数の小数点の前の２ビツトおよび２進数
   の小数点の後のビツトのいずれもが０でないかど
   うかを決定するため、前記第２の和の仮数ftmp
   のビツトを検査することにより正しい答えを選択
   することを特徴とする特許請求の範囲第１項記載
   の方法。 ３ 1/2≦｜ftmp｜≦5/2である場合には前記第
   ２の和を選択し、｜ftmp｜＜1/2である場合には
   前記第１の和を選択することを特徴とする特許請
   求の範囲第２項記載の方法。 ４ 仮数を正規化し、減算及び最正規化するステ
   ツプにより一対の浮動小数点２進数についての浮
   動小数点減算を同時に実施する方法であつて、 ２つの数の指数の差が０又は１のいずれかであ
   るとして２つの数の第１の差を計算し、第１の差
   の仮数を最大１位置シフトすることにより再正規
   化するステツプを行い、 同時に２つの数の指数の差が１より大きいとし
   て２つの数の第２の差を計算し、いずれか一方の
   仮数を最大１位置右シフトすることにより正規化
   するステツプを行い、 前記第１及び第２の差から選択する、 ことを特徴とする特許請求の範囲第３項記載の方
   法。 ５ 各々が仮数と指数とを持つ２つの２進数につ
   いての浮動小数点加算を実施するための装置にお
   いて： (a) 前記指数の差を決定するための比較器手段
   と； (b) 第１の加算器回路とを備え、該第１の加算器
   回路は； (1) 一方の仮数を他の仮数と正規化させるため
   に前記一方の仮数を最大１位置右シフトさせ
   るための第１のシフト手段と； (2) 前記第１のシフト手段に接続されていて、
   第１の和を形成するためにその正規化された
   仮数を加算する第１の加算器手段と；そして (3) 前記第１の加算器手段に接続されていて前
   記第１の和の仮数を正規化させるための第２
   のシフト手段と、 を含んでおり；更に、 (c) 第２の加算器回路を備え、該第２の加算器回
   路は： (1) ２つの２進数の仮数を正規化させるための
   第３のシフト手段と； (2) 前記第３のシフト手段に接続されていて、
   第２の和を形成するためにその正規化された
   仮数を加算する第２の加算器手段と；そして (3) 前記第２の加算器手段に接続されていて、
   前記第２の和の仮数を正規化させるために、
   最大１位置シフトさせるための第４のシフト
   手段と、 を含んでおり；更に、 (d) 前記指数の差が０又は１であるときには前記
   第１の加算器回路からの出力を、また前記指数
   の差が１よりも大きいときには前記第２の加算
   器回路からの出力を選択的に選ぶための選択手
   段を備えている、 ことを特徴とするデジタルコンピユータにおける
   浮動小数点演算装置。 ６ 前記第１の加算器回路は、前記第１の加算器
   手段の出力に接続されていて、その正規化された
   仮数の和をシフトする位置数を決定するための優
   先エンコーダ手段を含み、前記優先エンコーダの
   出力は、その和の仮数の再正規化を制御するため
   に前記第２のシフト手段に接続されていることを
   特徴とする特許請求の範囲第５項記載の装置。 ７ 前記優先エンコーダの出力を２つの数の２つ
   の指数のより大きい方に加算するために、前記第
   １の加算器回路は、前記比較器手段と前記優先エ
   ンコーダとに接続されていて、その和の指数を決
   定するための第３の加算器手段を更に含んでいる
   ことを特徴とする特許請求の範囲第６項記載の装
   置。 ８ 前記第１のシフト手段は、各々が入力として
   シフトされない仮数とそして１位置右シフトされ
   た仮数とを持つている一対の２入力マルチプレク
   サを含んでいることを特徴とする特許請求の範囲
   第５項記載の装置。 ９ 前記一対の２入力マルチプレクサに接続され
   ていて、前記２つの指数の２つの下位ビツトを比
   較してシフトされていないか又は右シフトされた
   かの仮数を選択するための短整列シフト計算器を
   更に含んでいることを特徴とする特許請求の範囲
   第８項記載の装置。 １０ 前記選択手段は前記第２の加算器手段から
   の出力の大きさを値1/2、１および２と比較する
   ための大きさ比較器を含んでいることを特徴とす
   る特許請求の範囲第５項記載の装置。 １１ 前記第４のシフト手段は、前記第２の加算
   器のシフトされていない入力、該第２の加算器の
   右シフトされた出力、該第２の加算器の左シフト
   された出力、更に第４の入力に接続された前記第
   ２のシフト手段の出力を入力として持つ４入力マ
   ルチプレクサの３つの入力を含んでいることを特
   徴とする特許請求の範囲第１０項記載の装置。 １２ 指数インクリメント手段と、そして前記指
   数インクリメント手段及び前記大きさ比較器に接
   続されていて、その和の指数を選択するための指
   数マルチプレクサ手段とを更に含んでいることを
   特徴とする特許請求の範囲第１０項記載の装置。 １３ 前記第３のシフト手段は一対のバレル・シ
   フターを含んでいることを特徴とする特許請求の
   範囲第５項記載の装置。 １４ 浮動小数点加算又は減算のいずれかを行な
   う装置であつて、前記第２の加算器手段と並列し
   た第１の減算器手段を更に含み、前記第１のシフ
   ト手段は、シフトされていない仮数、右シフトさ
   れた仮数、負の仮数、及び負の右シフトされた仮
   数を入力として持つ４入力マルチプレクサと、そ
   して２つの仮数の符号を比較する排他的ORゲー
   トとを含み、前記排他的ORゲートは、シフトさ
   れていないか右シフトされたかの仮数の正又は負
   の値を選択するために前記４入力マルチプレクサ
   に接続されていることを特徴とする特許請求の範
   囲第５項記載の装置。