JPH0580158B2 - - Google Patents
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- JPH0580158B2 JPH0580158B2 JP58182728A JP18272883A JPH0580158B2 JP H0580158 B2 JPH0580158 B2 JP H0580158B2 JP 58182728 A JP58182728 A JP 58182728A JP 18272883 A JP18272883 A JP 18272883A JP H0580158 B2 JPH0580158 B2 JP H0580158B2
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- Japan
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- diffusion region
- gate
- type
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
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- Thyristors (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えばSSR（Solid State Relay）
に使用され、MOS（Metal Oxide
Semiconductor）構造によつてトリガ機能が制御
される、サイリスタおよびトライアツク等の半導
体装置に関する。
に使用され、MOS（Metal Oxide
Semiconductor）構造によつてトリガ機能が制御
される、サイリスタおよびトライアツク等の半導
体装置に関する。
［発明の技術的背景］
例えば温度制御回路および時間制御回路に使用
されるSSRには、一般に電気トリガまたは光トリ
ガによつてスイツチング動作するサイリスタ、ト
ライアツク等の半導体装置が組み込まれる。
されるSSRには、一般に電気トリガまたは光トリ
ガによつてスイツチング動作するサイリスタ、ト
ライアツク等の半導体装置が組み込まれる。
第１図はゲートＧ、カソードＫ間にMOS構造
部１１を設けたサイリスタ（特開昭55−74168号）
を示すもので、このサイリスタはＰ型とＮ型のタ
イプの異なる４つの領域（PNPN）より形成さ
れている。すなわち、このサイリスタは、アノー
ド電極Ａにプラス（＋）、カソード電極Ｋにマイ
ナス（−）の電圧を印加した状態で、ゲート電極
Ｇにプラス（＋）の電圧を印加すると導通状態に
なるもので、この場合、MOS構造部１１のゲー
ト酸化膜に印加される電圧が、そのしきい値電圧
を越えると、ゲートＧ、カソードＫ間が短絡して
トリガ機能をオフ制御し遮断状態となるものであ
る。このような、MOS構造部１１のゲート酸化
膜のしきい値電圧に対応する特定電圧範囲でのみ
トリガ機能をオン制御してサイリスタを動作させ
る機能を、一般に、ゼロクロス機能と称する。こ
こで、上記MOS構造部１１のゲート部には、ゲ
ート酸化膜の絶縁破壊防止策として、２つのコン
デンサC1およびC2で分圧した一方の電圧を印加
するようにしている。
部１１を設けたサイリスタ（特開昭55−74168号）
を示すもので、このサイリスタはＰ型とＮ型のタ
イプの異なる４つの領域（PNPN）より形成さ
れている。すなわち、このサイリスタは、アノー
ド電極Ａにプラス（＋）、カソード電極Ｋにマイ
ナス（−）の電圧を印加した状態で、ゲート電極
Ｇにプラス（＋）の電圧を印加すると導通状態に
なるもので、この場合、MOS構造部１１のゲー
ト酸化膜に印加される電圧が、そのしきい値電圧
を越えると、ゲートＧ、カソードＫ間が短絡して
トリガ機能をオフ制御し遮断状態となるものであ
る。このような、MOS構造部１１のゲート酸化
膜のしきい値電圧に対応する特定電圧範囲でのみ
トリガ機能をオン制御してサイリスタを動作させ
る機能を、一般に、ゼロクロス機能と称する。こ
こで、上記MOS構造部１１のゲート部には、ゲ
ート酸化膜の絶縁破壊防止策として、２つのコン
デンサC1およびC2で分圧した一方の電圧を印加
するようにしている。
次に、第２図および第３図は、それぞれ、上記
第１図における場合と同様のトリガ機能制御用の
MOS構造部１２および１３を設けたサイリスタ
（特開昭54−2680号）およびトライアツク（特開
昭55−3694号）を示すもので、このサイリスタお
よびトライアツクの何れの場合においても、
MOS構造部１２，１３のゲート部には、直接ア
ノードＡ、カソードＫ間の電圧が印加されるよう
になつている。この場合、ゲート酸化膜の絶縁耐
圧を上げる為には、そのゲート酸化膜の膜厚を厚
く形成しなければならない。この事は、前記第１
図におけるサイリスタにおいても同様である。こ
こで、上記第１図乃至第３図における半導体装置
は、何れの場合においても、最大電圧が例えば、
400(V)程度以下の低電圧条件下で使用されるもの
である。
第１図における場合と同様のトリガ機能制御用の
MOS構造部１２および１３を設けたサイリスタ
（特開昭54−2680号）およびトライアツク（特開
昭55−3694号）を示すもので、このサイリスタお
よびトライアツクの何れの場合においても、
MOS構造部１２，１３のゲート部には、直接ア
ノードＡ、カソードＫ間の電圧が印加されるよう
になつている。この場合、ゲート酸化膜の絶縁耐
圧を上げる為には、そのゲート酸化膜の膜厚を厚
く形成しなければならない。この事は、前記第１
図におけるサイリスタにおいても同様である。こ
こで、上記第１図乃至第３図における半導体装置
は、何れの場合においても、最大電圧が例えば、
400(V)程度以下の低電圧条件下で使用されるもの
である。
しかし、このように、MOS構造部のゲート酸
化膜の絶縁耐圧を上げる為に、その酸化膜自体の
膜厚を厚く形成したのでは、MOS部しきい値電
圧が上がつてトリガ機能を制御する特定電圧範囲
が広がる状態となる。すなわち、例えば前述した
それぞれの半導体装置を、最大電圧1000(V)程度の
高電圧条件下で使用する場合には、MOS部のし
きい値電圧が上がつてゼロクロス機能を低下させ
ると共に、比較的高いアノードＡ、カソードＫ間
電圧でもトリガ機能がオン制御されるようにな
り、そのスイツチング時に伴なつて電磁障害が発
生する恐れがまる。
化膜の絶縁耐圧を上げる為に、その酸化膜自体の
膜厚を厚く形成したのでは、MOS部しきい値電
圧が上がつてトリガ機能を制御する特定電圧範囲
が広がる状態となる。すなわち、例えば前述した
それぞれの半導体装置を、最大電圧1000(V)程度の
高電圧条件下で使用する場合には、MOS部のし
きい値電圧が上がつてゼロクロス機能を低下させ
ると共に、比較的高いアノードＡ、カソードＫ間
電圧でもトリガ機能がオン制御されるようにな
り、そのスイツチング時に伴なつて電磁障害が発
生する恐れがまる。
そこで、例えば最大電圧1000(V)というような高
電圧条件下で使用するような場合でも、ゼロクロ
ス機能を低下させることなく、ゲート酸化膜の絶
縁破壊を防止することのできるサイリスタとし
て、ゼロクロス光サイリスタ（特開昭58−105572
号）が上げられる。
電圧条件下で使用するような場合でも、ゼロクロ
ス機能を低下させることなく、ゲート酸化膜の絶
縁破壊を防止することのできるサイリスタとし
て、ゼロクロス光サイリスタ（特開昭58−105572
号）が上げられる。
このゼロクロス光サイリスタでは、例えばＮ−
基板上においてMOS構造部を形成したＰベース
領域に隣接して、該MOS構造部のゲート電極に
接続されるフローテイングのＰ領域を形成したも
ので、これによれば、サイリスタのオンMOS・
FETで阻止されている期間に、アノード・カソ
ード間電圧VAKが所定電位に達すると、上記Ｐベ
ース領域とN-基板との接合部から延びる空乏相
が上記フローテイングＰ領域に到達してパンチス
ルー状態となり、より以上VAKが上昇しても
MOSゲート酸化膜の絶縁破壊は防止される。
基板上においてMOS構造部を形成したＰベース
領域に隣接して、該MOS構造部のゲート電極に
接続されるフローテイングのＰ領域を形成したも
ので、これによれば、サイリスタのオンMOS・
FETで阻止されている期間に、アノード・カソ
ード間電圧VAKが所定電位に達すると、上記Ｐベ
ース領域とN-基板との接合部から延びる空乏相
が上記フローテイングＰ領域に到達してパンチス
ルー状態となり、より以上VAKが上昇しても
MOSゲート酸化膜の絶縁破壊は防止される。
［背景技術の問題点］
しかしながら、この種プレーナ構造の半導体装
置は、通常、エポキシ等で樹脂モールドされて使
用されるため、時間が経つにつれ、該モールド樹
脂体を通して、また、モールド樹脂体と引出し電
極との界面を通して、水分、Na等の可動イオン
が侵入するもので、これらのイオンが基板表面の
酸化膜上に付着すると、その電荷の影響により上
記空乏層の延びに悪影響を及ぼす問題がある。
置は、通常、エポキシ等で樹脂モールドされて使
用されるため、時間が経つにつれ、該モールド樹
脂体を通して、また、モールド樹脂体と引出し電
極との界面を通して、水分、Na等の可動イオン
が侵入するもので、これらのイオンが基板表面の
酸化膜上に付着すると、その電荷の影響により上
記空乏層の延びに悪影響を及ぼす問題がある。
すなわち、上記従来のゼロクロス光サイリスタ
では、特に、その空乏層がフローテイングＰ領域
に到達する経路は、隣接するＰベース領域からの
一方向のみに限られるため、基板酸化膜上に、例
えば“＋”イオンが付着してその表面濃度が見掛
上高くなると、上記空乏層の延び方は小さくなり
易く、パンチスルー電圧の上昇を招き、MOSゲ
ート酸化膜が絶縁破壊に至る恐れが充分にある。
では、特に、その空乏層がフローテイングＰ領域
に到達する経路は、隣接するＰベース領域からの
一方向のみに限られるため、基板酸化膜上に、例
えば“＋”イオンが付着してその表面濃度が見掛
上高くなると、上記空乏層の延び方は小さくなり
易く、パンチスルー電圧の上昇を招き、MOSゲ
ート酸化膜が絶縁破壊に至る恐れが充分にある。
［発明の目的］
この発明は上記のような問題点に鑑みなされた
もので、例えば汚染侵入により基板表面にイオン
付着が生じた場合でも、空乏層の延びによるパン
チスルー状態が容易に得られ、ゲート酸化膜の絶
縁破壊を確実に防止することが可能となる半導体
装置を提供することを目的とする。
もので、例えば汚染侵入により基板表面にイオン
付着が生じた場合でも、空乏層の延びによるパン
チスルー状態が容易に得られ、ゲート酸化膜の絶
縁破壊を確実に防止することが可能となる半導体
装置を提供することを目的とする。
［発明の概要］
すなわちこの発明に係る半導体装置は、Ｎ型半
導体基板面のMOS構造を設けた環状のＰ型ゲー
ト拡散層に囲まれる上記Ｎ基板上に、上記MOS
構造のゲート部に電気的に接続したフローテイン
グのＰ型拡散領域を形成し、Ｐ型アノード拡散層
とＮ型カソード拡散層との間に、上記MOS構造
のゲート酸化膜の絶縁破壊電圧を印加した際に、
上記フローテイングのＰ型拡散領域に対してその
回りを囲んだ上記環状のＰ型ゲート拡散層から延
びる空乏層が到達するようにしたものである。
導体基板面のMOS構造を設けた環状のＰ型ゲー
ト拡散層に囲まれる上記Ｎ基板上に、上記MOS
構造のゲート部に電気的に接続したフローテイン
グのＰ型拡散領域を形成し、Ｐ型アノード拡散層
とＮ型カソード拡散層との間に、上記MOS構造
のゲート酸化膜の絶縁破壊電圧を印加した際に、
上記フローテイングのＰ型拡散領域に対してその
回りを囲んだ上記環状のＰ型ゲート拡散層から延
びる空乏層が到達するようにしたものである。
［発明の実施例］
以下図面によりこの発明の一実施例を説明す
る。
る。
第４図はその構成を示すもので、この半導体装
置はＮ型の半導体基板２１から形成する。このＮ
型半導体基板２１の主表面には、まず、環状のＰ
型ゲート拡散層２２を形成し、この環状のＰ型ゲ
ート拡散層２２の表面には、その環状領域に沿つ
て、例えばそれぞれ同一の拡散形状で第１および
第２のＮ型カソード拡散層２３および２４を形成
する。この第２のＮ型カソード拡散層２４は、ア
ルミニウム等による導電部２５により上記Ｐ型ゲ
ート拡散層２２に電気的に接続されるもので、こ
のＰ型ゲート拡散層２２の中央部表面上には、上
記第１および第２のＮ型カソード拡散層２３，２
４それぞれの表面部に接触するようにしてゲート
酸化膜２６を形成する。そして、このゲート酸化
膜２６の表面上には、ゲート導電層２７を形成
し、破線で示すようなMOS（Metal Oxide
Semiconductor）構造部２８を構成する。
置はＮ型の半導体基板２１から形成する。このＮ
型半導体基板２１の主表面には、まず、環状のＰ
型ゲート拡散層２２を形成し、この環状のＰ型ゲ
ート拡散層２２の表面には、その環状領域に沿つ
て、例えばそれぞれ同一の拡散形状で第１および
第２のＮ型カソード拡散層２３および２４を形成
する。この第２のＮ型カソード拡散層２４は、ア
ルミニウム等による導電部２５により上記Ｐ型ゲ
ート拡散層２２に電気的に接続されるもので、こ
のＰ型ゲート拡散層２２の中央部表面上には、上
記第１および第２のＮ型カソード拡散層２３，２
４それぞれの表面部に接触するようにしてゲート
酸化膜２６を形成する。そして、このゲート酸化
膜２６の表面上には、ゲート導電層２７を形成
し、破線で示すようなMOS（Metal Oxide
Semiconductor）構造部２８を構成する。
また、このＮ型半導体基板２１の主表面には、
上記環状のＰ型ゲート拡散層２２に囲まれて近接
した距離ｌで、フローテイングＰ型拡散領域２９
を形成する。このＰ型拡散領域２９は、上記
MOS構造部２８のゲート酸化膜２６上に形成し
たゲート導電層２７に電気的に接続されるもの
で、この環状のＰ型拡散領域２９を形成したＮ型
半導体基板２１の主表面と反対側の表面には、Ｐ
型アノード拡散層３０を形成する。そして、この
Ｐ型アノード拡散層３０および上記第１のＮ型カ
ソード拡散層２３、Ｐ型ゲート拡散層２２から、
それぞれ、アノード電極Ａおよびカソード電極
Ｋ、ゲート電極Ｇを導出する。
上記環状のＰ型ゲート拡散層２２に囲まれて近接
した距離ｌで、フローテイングＰ型拡散領域２９
を形成する。このＰ型拡散領域２９は、上記
MOS構造部２８のゲート酸化膜２６上に形成し
たゲート導電層２７に電気的に接続されるもの
で、この環状のＰ型拡散領域２９を形成したＮ型
半導体基板２１の主表面と反対側の表面には、Ｐ
型アノード拡散層３０を形成する。そして、この
Ｐ型アノード拡散層３０および上記第１のＮ型カ
ソード拡散層２３、Ｐ型ゲート拡散層２２から、
それぞれ、アノード電極Ａおよびカソード電極
Ｋ、ゲート電極Ｇを導出する。
ここで、上記環状のＰ型ゲート拡散層２２と該
拡散層２２によつて囲まれるフローテイングＰ型
拡散領域２９との距離ｌは、アノード電極Ａとカ
ソード電極Ｋとの間に、ゲート酸化膜２６の絶縁
破壊電圧Vlを印加した際に、上記Ｐ型ゲート拡
散層２２とＮ型半導体基板２１との界面に生じる
破線ａで示すような空乏層３１の幅以下に設定さ
れる。
拡散層２２によつて囲まれるフローテイングＰ型
拡散領域２９との距離ｌは、アノード電極Ａとカ
ソード電極Ｋとの間に、ゲート酸化膜２６の絶縁
破壊電圧Vlを印加した際に、上記Ｐ型ゲート拡
散層２２とＮ型半導体基板２１との界面に生じる
破線ａで示すような空乏層３１の幅以下に設定さ
れる。
つまり、例えば、上記MOS構造部２８のしき
い値電圧VTを５〜６(V)程度に設定する場合には、
Ｐ型ゲート拡散層２２の表面濃度を１×1017（cm
-3）、界面電荷密度を１×1011（cm-2）とすれば、
ゲート酸化膜２６の膜厚は1500（Å）程度に設定
される。ここで、このゲート酸化膜２６（1500
Å）の絶縁破壊電圧Vlは一般に120〜130(V)程度
である。すなわち、このゲート酸化膜２６（1500
Å）の絶縁破壊電圧Vl＝120(V)を、Ｐ型アノード
拡散層３０−Ｎ型カソード拡散層２３間に印加し
た場合に生じる空乏層３１の幅は、Ｎ型半導体基
板２１の濃度を１×1014（cm-3）、Ｐ型ゲート拡散
層２２の拡散深さを40（μｍ）とすれば、30（μ
ｍ）程度となる。よつて、この場合、上記環状の
Ｐ型ゲート拡散層２２とこれに囲まれるフローテ
イングＰ型拡散領域２９との距離ｌは、30（μｍ）
以下［ｌ≦30（μｍ）］の適当な値に設定すれば良
い。
い値電圧VTを５〜６(V)程度に設定する場合には、
Ｐ型ゲート拡散層２２の表面濃度を１×1017（cm
-3）、界面電荷密度を１×1011（cm-2）とすれば、
ゲート酸化膜２６の膜厚は1500（Å）程度に設定
される。ここで、このゲート酸化膜２６（1500
Å）の絶縁破壊電圧Vlは一般に120〜130(V)程度
である。すなわち、このゲート酸化膜２６（1500
Å）の絶縁破壊電圧Vl＝120(V)を、Ｐ型アノード
拡散層３０−Ｎ型カソード拡散層２３間に印加し
た場合に生じる空乏層３１の幅は、Ｎ型半導体基
板２１の濃度を１×1014（cm-3）、Ｐ型ゲート拡散
層２２の拡散深さを40（μｍ）とすれば、30（μ
ｍ）程度となる。よつて、この場合、上記環状の
Ｐ型ゲート拡散層２２とこれに囲まれるフローテ
イングＰ型拡散領域２９との距離ｌは、30（μｍ）
以下［ｌ≦30（μｍ）］の適当な値に設定すれば良
い。
すなわちこのように構成される半導体装置にお
いて、まず、アノード電極Ａ−カソード電極Ｋ間
電圧VAKを、０(V)から次第に上昇させると、空乏
層３１は環状のＰ型ゲート拡散層２２とＮ型基板
２１との界面から、該Ｎ型基板２１側に徐々に広
がるようになる。ここで、フローテイングＰ型拡
散領域２９およびMOS構造部２８のゲート導電
層２７それぞれの電位は、上記アノードＡ−カソ
ードＫ間電圧VAKと同電位になるものえ、この電
圧VAKがMOS構造部２８のしきい値電圧VT＝５
〜６(V)程度に達するまでの範囲内では、トリガ機
能はオン制御され、ゲート電極Ｇに供給される電
気トリガ信号またはＰ型ゲート拡散層２２の表面
に照射される光トリガ信号Phによつてこの半導
体装置は導通状態となる。この場合、トリガ機能
がオン制御されるMOS構造部２８のしきい値電
圧範囲０(V)〜VT＝５〜６(V)を比較的狭く設定し
たので、電磁障害が発生することはない。
いて、まず、アノード電極Ａ−カソード電極Ｋ間
電圧VAKを、０(V)から次第に上昇させると、空乏
層３１は環状のＰ型ゲート拡散層２２とＮ型基板
２１との界面から、該Ｎ型基板２１側に徐々に広
がるようになる。ここで、フローテイングＰ型拡
散領域２９およびMOS構造部２８のゲート導電
層２７それぞれの電位は、上記アノードＡ−カソ
ードＫ間電圧VAKと同電位になるものえ、この電
圧VAKがMOS構造部２８のしきい値電圧VT＝５
〜６(V)程度に達するまでの範囲内では、トリガ機
能はオン制御され、ゲート電極Ｇに供給される電
気トリガ信号またはＰ型ゲート拡散層２２の表面
に照射される光トリガ信号Phによつてこの半導
体装置は導通状態となる。この場合、トリガ機能
がオン制御されるMOS構造部２８のしきい値電
圧範囲０(V)〜VT＝５〜６(V)を比較的狭く設定し
たので、電磁障害が発生することはない。
次に、アノードＡ−カソードＫ間電圧VAKが、
MOS構造部２８のしきい値電圧VT＝５〜６(V)を
越えた場合には、ゲート酸化膜２６直下のＰ型ゲ
ート拡散層２２の表面には、ｎチヤンネルが形成
されるようになり、第１のＮ型カソード拡散層２
３と第２のＮ型カソード拡散層２４とは結合され
るようになる。これにより、第１および第２のＮ
型カソード拡散層２３，２４とＰ型ゲート拡散層
２２とは、導電部２５により電気的に接続される
ようになり、ゲート電極Ｇとカソード電極Ｋとは
短絡するようになる。この場合、この半導体装置
のトリガ機能はオフ制御されるようになり、いか
なるトリガ信号や外来ノイズが供給されたとして
も導通状態になることはない。
MOS構造部２８のしきい値電圧VT＝５〜６(V)を
越えた場合には、ゲート酸化膜２６直下のＰ型ゲ
ート拡散層２２の表面には、ｎチヤンネルが形成
されるようになり、第１のＮ型カソード拡散層２
３と第２のＮ型カソード拡散層２４とは結合され
るようになる。これにより、第１および第２のＮ
型カソード拡散層２３，２４とＰ型ゲート拡散層
２２とは、導電部２５により電気的に接続される
ようになり、ゲート電極Ｇとカソード電極Ｋとは
短絡するようになる。この場合、この半導体装置
のトリガ機能はオフ制御されるようになり、いか
なるトリガ信号や外来ノイズが供給されたとして
も導通状態になることはない。
そして、アノードＡ−カソードＫ間電圧VAK
が、MOS構造部２８のゲート酸化膜２６の絶縁
破壊電圧Vl＝120(V)付近まで上昇した場合には、
空乏層３１は破線ａで示すように、環状のＰ型ゲ
ート拡散層２２からフローテイングＰ型拡散領域
２９に対し、該フローテイングＰ型拡散領域２９
を包囲して到達するようになり、いわゆる、パン
チスルー現象が生じる。これにより、さらにアノ
ードＡ−カソードＫ間電圧VAKが上昇した場合に
は、上記フローテイングＰ型拡散領域２９は、破
線ｂで示すように、その回りから均等に延びて来
る空乏層３１により完全に包囲されるようにな
り、その電位は上記パンチスルー時における電圧
値、つまり、ゲート酸化膜２６の絶縁破壊電圧
Vl＝120(V)付近に一定電圧値に保持されるように
なる。この場合、MOS構造部２８のゲート導電
層２７に印加される電圧も、上記一定電圧値に保
持されるようになるので、例えば、アノードＡ−
カソードＫ間電圧VAKが、100(V)というような高
電圧まで上昇したとしても、ゲート酸化膜２６が
絶縁破壊されるようなことはない。
が、MOS構造部２８のゲート酸化膜２６の絶縁
破壊電圧Vl＝120(V)付近まで上昇した場合には、
空乏層３１は破線ａで示すように、環状のＰ型ゲ
ート拡散層２２からフローテイングＰ型拡散領域
２９に対し、該フローテイングＰ型拡散領域２９
を包囲して到達するようになり、いわゆる、パン
チスルー現象が生じる。これにより、さらにアノ
ードＡ−カソードＫ間電圧VAKが上昇した場合に
は、上記フローテイングＰ型拡散領域２９は、破
線ｂで示すように、その回りから均等に延びて来
る空乏層３１により完全に包囲されるようにな
り、その電位は上記パンチスルー時における電圧
値、つまり、ゲート酸化膜２６の絶縁破壊電圧
Vl＝120(V)付近に一定電圧値に保持されるように
なる。この場合、MOS構造部２８のゲート導電
層２７に印加される電圧も、上記一定電圧値に保
持されるようになるので、例えば、アノードＡ−
カソードＫ間電圧VAKが、100(V)というような高
電圧まで上昇したとしても、ゲート酸化膜２６が
絶縁破壊されるようなことはない。
また、上記フローテイングＰ型拡散領域２９に
対し、空乏層３１はその周囲を囲んで形成したＰ
型ゲート拡散層２２から円環状に延びて来て広範
囲に到達するので、例えば外部からの汚染侵入に
より基板酸化膜上に“＋”イオンが不均一に付着
しても、上記所定の絶縁破壊電圧Vlで空乏層３
１がフローテイングＰ型拡散領域２９に到達しな
くなる等の悪影響を受け難く、容易にパンチスル
ー状態が得られるようになる。
対し、空乏層３１はその周囲を囲んで形成したＰ
型ゲート拡散層２２から円環状に延びて来て広範
囲に到達するので、例えば外部からの汚染侵入に
より基板酸化膜上に“＋”イオンが不均一に付着
しても、上記所定の絶縁破壊電圧Vlで空乏層３
１がフローテイングＰ型拡散領域２９に到達しな
くなる等の悪影響を受け難く、容易にパンチスル
ー状態が得られるようになる。
したがつて、このように構成される半導体装置
によれば、環状のＰ型ゲート拡散層２２で囲まれ
て、ゲート酸化膜２６の絶縁破壊電圧Vl以下で、
空乏層３１が到達する距離ｌに、フローテイング
Ｐ型拡散領域２９を形成したことにより、例え外
部汚染の侵入付着が生じても、上記絶縁破壊電圧
Vlへの上昇時には、確実にパンチスルー状態が
得られるようになり、MOS構造部２８のゲート
導電層２７には、該絶縁破壊電圧ｌを上回るよう
な電位は一切印加されなくなる。よつて、ゲート
酸化膜２６が絶縁破壊されるのを確実に防止する
ことができる。
によれば、環状のＰ型ゲート拡散層２２で囲まれ
て、ゲート酸化膜２６の絶縁破壊電圧Vl以下で、
空乏層３１が到達する距離ｌに、フローテイング
Ｐ型拡散領域２９を形成したことにより、例え外
部汚染の侵入付着が生じても、上記絶縁破壊電圧
Vlへの上昇時には、確実にパンチスルー状態が
得られるようになり、MOS構造部２８のゲート
導電層２７には、該絶縁破壊電圧ｌを上回るよう
な電位は一切印加されなくなる。よつて、ゲート
酸化膜２６が絶縁破壊されるのを確実に防止する
ことができる。
尚、上記実施例では、Ｐ型アノード拡散層３０
をＮ型カソード拡散層２３，２４の反対側の表面
に形成し、縦型構造としたが、このＰ型アノード
拡散層３０は、例えば第５図に示すように、上記
Ｎ型カソード拡散層２３，２４と同一の表面に形
成し、横型構造としてもよい。また、各領域を逆
導電型にすることも勿論可能である。
をＮ型カソード拡散層２３，２４の反対側の表面
に形成し、縦型構造としたが、このＰ型アノード
拡散層３０は、例えば第５図に示すように、上記
Ｎ型カソード拡散層２３，２４と同一の表面に形
成し、横型構造としてもよい。また、各領域を逆
導電型にすることも勿論可能である。
［発明の効果］
以上のようにこの発明によれば、Ｎ型半導体基
板面のMOS構造を設けた環状のＰ型ゲート拡散
層に囲まれる上記Ｎ基板上に、上記MOS構造の
ゲート部に電気的に接続したフローテイングのＰ
型拡散領域を形成し、Ｐ型アノード拡散層とＮ型
カソード拡散層との間に、上記MOS構造のゲー
ト酸化膜の絶縁破壊電圧を印加した際に、上記フ
ローテイングのＰ型拡散領域に対してその回りを
囲んだ上記環状のＰ型ゲート拡散層から延びる空
乏層が到達するように構成したので、例えば汚染
侵入により基板表面に不均一にイオン付着が生じ
た場合でも、空乏層の延びによるパンチスルー状
態が容易に得られ、ゲート酸化膜の絶縁破壊を確
実に防止することが可能となる。
板面のMOS構造を設けた環状のＰ型ゲート拡散
層に囲まれる上記Ｎ基板上に、上記MOS構造の
ゲート部に電気的に接続したフローテイングのＰ
型拡散領域を形成し、Ｐ型アノード拡散層とＮ型
カソード拡散層との間に、上記MOS構造のゲー
ト酸化膜の絶縁破壊電圧を印加した際に、上記フ
ローテイングのＰ型拡散領域に対してその回りを
囲んだ上記環状のＰ型ゲート拡散層から延びる空
乏層が到達するように構成したので、例えば汚染
侵入により基板表面に不均一にイオン付着が生じ
た場合でも、空乏層の延びによるパンチスルー状
態が容易に得られ、ゲート酸化膜の絶縁破壊を確
実に防止することが可能となる。
第１図乃至第３図はそれぞれトリガ機能制御用
のMOS構造部を設けた従来の半導体装置を示す
回路構成図、第４図はこの発明の一実施例に係る
半導体装置を示す断面構成図、第５図は上記この
発明の一実施例に係る半導体装置の他の実施例を
示す断面構成図である。 ２１……Ｎ型半導体基板、２２……Ｐ型ゲート
拡散層、２３……第１のＮ型カソード拡散層、２
４……第２のＮ型カソード拡散層、２５……導電
部、２６……ゲート酸化膜、２７……ゲート導電
層、２８……MOS構造部、２９……フローテイ
ングＰ型拡散領域、３０……Ｐ型アノード拡散
層、３１……空乏層。
のMOS構造部を設けた従来の半導体装置を示す
回路構成図、第４図はこの発明の一実施例に係る
半導体装置を示す断面構成図、第５図は上記この
発明の一実施例に係る半導体装置の他の実施例を
示す断面構成図である。 ２１……Ｎ型半導体基板、２２……Ｐ型ゲート
拡散層、２３……第１のＮ型カソード拡散層、２
４……第２のＮ型カソード拡散層、２５……導電
部、２６……ゲート酸化膜、２７……ゲート導電
層、２８……MOS構造部、２９……フローテイ
ングＰ型拡散領域、３０……Ｐ型アノード拡散
層、３１……空乏層。
Claims (1)
- １ 第１導電型半導体基板の表面に環状に形成さ
れる第２導電型ゲート拡散領域とこの環状のゲー
ト拡散領域の表面にの環状内周側及び外周側に沿
つて形成される第１導電型カソード拡散領域及び
第１導電型拡散領域と、この第１導電型拡散領域
と上記第２導電型ゲート拡散領域とを電気的に接
続する導電部と、上記第２導電型ゲート拡散領域
の表面上において上記第１導電型カソード拡散領
域及び第１導電型拡散領域の間に形成されるゲー
ト酸化膜と、このゲート酸化膜の表面上に形成さ
れる導電層と、このゲート酸化膜上の導電層に電
気的に接続され上記環状の第２導電型ゲート拡散
領域に囲まれた上記第１導電型半導体基板の表面
に形成される第２導電型拡散領域と、前記半導体
基板の裏面に形成される第２導電型アノード拡散
層とを具備し、上記第２導電型ゲート拡散領域と
上記第２導電型拡散領域との距離は第２導電型ア
ノード拡散層と第１導電型カソード拡散領域との
間の電圧がゲート酸化膜の絶縁破壊を生ずる程度
に上昇した際に第２導電型ゲート拡散領域と第１
導電型半導体基板との界面に生じる空乏層の幅よ
り狭く設定されるいることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182728A JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182728A JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074678A JPS6074678A (ja) | 1985-04-26 |
| JPH0580158B2 true JPH0580158B2 (ja) | 1993-11-08 |
Family
ID=16123401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182728A Granted JPS6074678A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074678A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122272A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 半導体装置 |
| JPH0758776B2 (ja) * | 1986-08-22 | 1995-06-21 | 株式会社日立製作所 | 複合半導体装置 |
| JPS6384067A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
| JPS63182861A (ja) * | 1987-01-26 | 1988-07-28 | Toshiba Corp | ゼロクロス型サイリスタ |
| JP2656731B2 (ja) * | 1994-08-05 | 1997-09-24 | 株式会社日立製作所 | 複合半導体装置 |
| JP3495847B2 (ja) * | 1995-09-11 | 2004-02-09 | シャープ株式会社 | サイリスタを備える半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105572A (ja) * | 1981-12-18 | 1983-06-23 | Sanken Electric Co Ltd | ゼロクロス光サイリスタ |
-
1983
- 1983-09-30 JP JP58182728A patent/JPS6074678A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074678A (ja) | 1985-04-26 |
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