JPH0581144A - メモリカード試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリカードの試験方法に関し，メモリ素子
部６の前後に配置されたフリップフロップ４，５，７の
試験を行うことを目的とする。 【構成】 メモリ素子部６の前後に複数段のフリップフ
ロップ４，５，７を備えるメモリカード１の試験方法に
おいて，メモリカード１に試験モードを設定する試験選
択信号の入力部１３と，非試験モードにおいて，フリッ
プフロップ４，５，７を制御するシステムクロックを入
力するシステムクロック入力部１０と，試験モードにお
いてフリップフロップ４，５，７を制御する試験クロッ
クを入力する試験クロック入力部１１と，非試験モード
においてシステムクロックを選択し，試験モードにおい
て試験クロックを選択してフリップフロップ４，５，７
に供給するクロック選択部３とを備える構成を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリカードの試験方法
に関する。メモリカードの試験は，外部の試験装置より
試験専用カードピンに試験データを入力し，出力を正し
い値と比較することにより行われる。そして，メモリカ
ードは，メモリ素子前後のメモリ素子制御用のフリップ
フロップを備えているが，従来の試験方法，試験データ
はフリップフロップをバイパスされて，直接メモリ素子
に書き込まれ，メモリ素子より直接に読み出されて試験
されていた。

【０００２】

【従来の技術】図５は，従来のメモリカードの構成を示
す。図において，４０はメモリカード，４１はシステム
クロックの入力端子，４２はメモリ起動信号およびアド
レス信号の入力端子であって，試験モードを設定する信
号を入力するものである。４３は書き込みデータの入力
端子，４４は試験選択信号の入力端子である。４５はク
ロック分配回路であって，メモリカードを使用する外部
装置から入力されるシステムクロックを入力し，メモリ
カード内部の各フリップフロップに分配するものであ
る。４６，４７はメモリ素子部５３のアドレス部前段の
フリップフロップ（ＦＦ）である。４８はセレクタ（Ｓ
ＥＬ）であって，試験モードにおいて，入力端子４２に
入力されたアドレス信号を選択し，メモリ素子部５３側
に出力するものである。４９はメモリ制御回路およびア
ドレス分配回路，５０，５１はメモリ素子部５３のデー
タ書き込み側の前段のフリップフロップ（ＦＦ）であ
る。５２はセレクタ（ＳＥＬ）であって，試験モードに
おいて，書き込みデータを選択してメモリ素子部５３に
出力するものである。５３はメモリ素子部，５４，５５
はメモリ素子部５３の後段のフリップフロップである。
５６はセレクタ（ＳＥＬ）であって，試験モードにおい
て，メモリ素子部５３から読み出されたデータを出力す
るものである。

【０００３】図の構成の動作を説明する。入力端子４１
により外部装置から入力されるシステムクロックは，ク
ロック分配回路４５により，各フリップフロップ４６，
４７，５０，５１，５４，５５に分配される。

【０００４】通常の動作においては，セレクタ４８，５
２，５６はそれぞれの前段のフリップフロップ４７，５
１，５５の出力を選択する。入力端子４２より入力され
たメモリ起動信号およびアドレス信号はシステムクロッ
クに従って，フリップフロップ４６，４７に取り込まれ
る。そして，メモリ起動信号はセレクタ４８で選択され
て，メモリ制御回路４９に入力され，メモリ制御回路４
９はメモリ装置を起動する。次に入力端子４２から入力
されたアドレス信号はシステムクロックに従ってフリッ
プフロップ４６，４７に順次取り込まれ，セレクタ４８
で選択されて，アドレス分配回路４９に入力される。ア
ドレス分配回路４９はメモリ素子部５３にアドレス指定
する。同時に，入力端子４３から入力された書き込みデ
ータ信号はシステムクロックに従って，フリップフロッ
プ５０，５１に取り込まれ，セレクタ５２で選択され
て，アドレス指定されたアドレスに書き込まれる。そし
て，書き込まれたデータを読み出す時は，システムクロ
ックに従ってフリップフロップ５４，５５に読み出され
たデータが取り込まれ，セレクタ５６で選択されて出力
端子６０より出力される。

【０００５】次に，メモリカードを試験する場合につい
て説明する。メモリカードを試験する場合には，外部の
試験装置より入力端子４４より試験選択信号が入力さ
れ，試験モードが設定される。そして，セレクタ４８，
５２はそれぞれ入力端子４２，４３の入力を選択し，セ
レクタ５６はメモリ素子部５３から直接読み出される信
号を選択する。そして，入力端子４２に入力されたアド
レス信号は，フリップフロップ４６，４７を介さずにセ
レクタ４８で選択されて，アドレス分配回路４９に入力
され，メモリ素子部５３のアドレス指定を行う。同時
に，入力端子４３に入力された書き込みデータはフリッ
プフロップ５０，５１を介さずにセレクタ５２で選択さ
れて，アドレス分配回路４９で指定されたメモリ素子部
５３のアドレスに書き込まれる。また，読み出しデータ
は，セレクタ５６で選択されて，フリップフロップ５
４，５５を介さずに，メモリ素子部５３から直接出力端
子６０に出力される。

【０００６】

【発明が解決しようとする課題】従来のメモリカード試
験方式は，上記のように，試験装置より試験データをメ
モリ素子部に直接アクセスして書き込みおよび読み出し
を行っていた。そのため，メモリ素子の障害検出はでき
たが，前後のフリップフロップはバイパスされてていた
ので，フリップフロップの障害検出はできなかった。

【０００７】本発明は，メモリ素子の前後に配置された
フリップフロップの試験を高速に行うことのできるメモ
リカード試験方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は，試験装置にお
いて試験装置の固有クロック周期より速い試験クロック
を発生し，その試験クロックをメモリカードに入力して
フリップフロップを制御できるようにした。そしてアド
レスデータ，書き込みデータ等の試験データをフリップ
フロップを介して，メモリ素子部に書き込むようにし，
また，フリップフロップを介し読み出しデータを出力す
るようにした。

【０００９】図１は，本発明の基本構成を示す。図にお
いて，１はメモリカード，２は試験装置であって，メモ
リカードに試験選択信号，試験データ，試験クロックを
送り，メモリカードの試験を行うものである。３はクロ
ック選択部であって，非試験モードにおいてシステムク
ロックを選択して各フリップフロップに出力し，試験選
択信号が入力されて試験モードとなったとき試験クロッ
クを選択して各フリップフロップに出力するものであ
る。４は前段のフリップフロップであってアドレス信号
を入力するものである。５は前段のフリップフロップで
あって，書き込みデータ信号を入力するものである。６
はメモリ素子部，７はフリップフロップであって，メモ
リ素子部６からの読み出しデータ信号を取り込み出力す
るものである。１０はシステムクロック入力部であっ
て，外部装置のシステムクロックを入力し，クロック選
択部３に送るものである。１１は試験クロック１入力部
であって，試験装置から送られてくる試験クロック１を
入力しクロック選択部３に送るものである。１２は試験
クロック２入力部であって，試験装置から送られてくる
試験クロック２を入力し，クロック選択部３に送るもの
である。１３は試験選択信号入力部であって，試験装置
から送られている試験選択信号を入力し，クロック選択
部３に送るものである。１４はアドレス信号の入力部，
１５は書き込みデータ信号の入力部，１６は読み出しデ
ータ信号の出力部である。１７は，試験装置２における
試験クロック発生部であって，メモリカードにおける試
験クロックを発生するものである。

【００１０】なお，図において，システムクロックを入
力して，各フリップフロップに分配するクロック分配回
路，アドレス信号を入力してメモリ素子部６のアドレス
指定をするアドレス制御回路は省略されている。

【００１１】

【作用】図２により図１の構成の動作を説明する（図１
を参照する）。図において， (a)は試験選択信号であっ
て，試験装置２において発生し，メモリカードに入力さ
れてメモリカードを試験モードとするものである。 (b)
は試験クロック１であって，試験装置２の試験クロック
発生部１７で発生し，メモリカードの試験クロック１入
力部に入力され，試験モードにおいてクロック選択部３
で選択されて前段のフリップフロップ５に入力された前
段のフリップフロップ５を制御するものである。 (c)は
試験クロック２であって，試験装置２の試験クロック発
生部１７で発生し，メモリカードの試験クロック２入力
部に入力され，試験モードにおいてクロック選択部３で
選択されて後段のフリップフロップ７に入力され後段の
フリップフロップ７を制御するものである。 (d)は試験
装置の固有クロックであって，試験装置を制御するクロ
ックであり，メモリカードには入力されない。

【００１２】図１の構成の動作を説明する。試験装置２
において出力された試験選択信号 (a)が試験選択信号入
力部２に入力され，メモリカード１に試験モードが設定
される。そして，クロック選択部３は試験装置２から送
られてくる試験クロック１と試験クロック２を選択し，
試験クロック１は前段のフリップフロップ４とフリップ
フロップ５に入力される。また，試験クロック２は後段
のフリップフロップ７に入力される。

【００１３】そして，試験装置２から送られてきて入力
部１４に入力されたアドレス信号（図２には図示せず）
は，試験クロック１によりフリップフロップ４に取り込
まれて，メモリ素子部６のアドレス指定をする（アドレ
ス指定を行うアドレス制御回路は図では省略されてい
る）。また，試験装置２より送られてきて入力部１５に
入力された書き込みデータ信号は，試験クロック２に従
ってフリップフロップ５に取り込まれ，メモリ素子部６
の指定されたアドレスに書き込まれる。さらに，読み出
し処理において，メモリ素子部部６より読み出されたデ
ータは試験クロック２でフリップフロップ７に取り込ま
れて，出力部１６に出力される。

【００１４】そして，フリップフロップ４もしくはフリ
ップフロップ５を試験する場合は，例えば，フリップフ
ロップ４もしくは５の出力ピンに直接プロービングし，
出力値を観測することにより行う。

【００１５】なお，試験クロック１と試験クロック２の
立ち上がりのタイミングの位相差は，試験装置のクロッ
クの周期の範囲内で任意に設定できる。本発明によれ
ば，試験データがフリップフロップ５を通過してメモリ
素子部に書き込まれるとともにフリップフロップ７を通
過して読み出されるようにしたので，フリップフロップ
（４，５，７）の障害を検出することができる。

【００１６】そして，本発明では，試験装置２の固有の
クロック（図２ (d)）の周期を分割してフリップフロッ
プ（４，５，７）を制御しているので，試験装置２のク
ロックにより制御する場合に比較して処理を高速化する
ことができる。

【００１７】なお，上記の説明において，前後段のフリ
ップフロップはそれぞれ１段の場合について説明した
が，試験クロックの数（位相の異なる試験クロック数）
を増やすことにより任意の場合について実施可能であ
る。

【００１８】

【実施例】図３は本発明の実施例構成を示す。図におい
て，２０はメモリカード，２０’はクロック分配回路で
あって，システムクロックを入力して，各フリップフロ
ップに分配するものである。２１はセレクタ（ＳＥＬ）
であって，非試験モードにおいて，クロック分配回路２
０’のクロックを選択して出力するものである。２２は
フリップフロップのグループ１である。２２’はメモリ
起動信号およびアドレス信号を入力するグループ１のフ
リップフロップである。２２”は書き込みデータを入力
するグループ１のフリップフロップ群である。グループ
１のフリップフロップは試験クロック１に従ってデータ
を取り込み，次段のフリップフロップに出力するもので
ある。２３はフリップフロップのグループ２である。２
３’はメモリ起動信号およびアドレス信号を入力するグ
ループ２のフリップフロップ群である。２３”は書き込
みデータ信号を入力するグループ２のフリップフロップ
群である。グループ２の各フリップフロップは試験クロ
ック２に従って前段のフリップフロップの出力を取り込
み，メモリ制御回路およびアドレス分配回路２４もしく
はメモリ素子部２５に出力するものである。２４はメモ
リ制御回路およびアドレス分配回路であって，メモリ起
動信号を入力してメモリカードを起動し，アドレス信号
入力をしてメモリ素子部２５のアドレス指定をするもの
である。２５はメモリ素子部，２６はフリップフロップ
のグループ３であって，読み出し処理において試験クロ
ック３に従って，メモリ素子部２５に書き込まれたデー
タを取り込んで，次段のフリップフロップに出力するも
のである。２７はフリップフロップのグループ４であっ
て，試験クロック４により前段のフリップフロップから
出力されている信号を取り込み，出力するものである。

【００１９】なお，上記の構成において，３２ビット動
作するシステムの場合には，フリップフロップ群２
２’，２２”，２３’，２３”であり，グループ３のフ
リップフロップ，グループ４のフリップフロップはそれ
ぞれ３２個で構成される。

【００２０】図４により図３の実施例構成の動作を説明
する（図３を参照する）。図４は本発明のタイムチャー
トである。図において， (a)は試験装置の固有クロック
を示し，メモリカードには入力されないものである。
(b)は試験クロック１， (c)は試験クロック２， (d)試
験クロック３， (e)は試験クロック４であって，試験ク
ロック１，試験クロック２，試験クロック３，試験クロ
ック４はいずれも試験装置において作成される。そし
て，例えば試験クロック１ (b)は試験装置のクロック
(a)に同期して設定され，各試験クロックの立ち上がり
の位相差は，試験装置のクロック (a)の周期の範囲内で
任意に設定可能である。 (f)は試験選択信号である。

【００２１】試験クロックの立ち上がりのタイミング
で，メモリ起動信号もしくはアドレス信号がグループ１
のフリップフロップ（フリップフロップ群２２’，２
２”）に取り込まれる。同時に，書き込みデータ信号
も，試験クロック１の立ち上がりのタイミングでグルー
プ１のフリップフロップに取り込まれて，グループ２に
出力される。次いで，グループ１より出力されるメモリ
起動信号もしくはアドレス信号，書き込みデータ信号
は，試験クロック２のタイミングでグループ２のフリッ
プフロップ（フリップフロップ２３’，２３”）に取り
込まれ，メモリ起動信号およびアドレス分配信号はメモ
リ制御回路，アドレス分配回路２４に入力され，メモリ
の起動もしくはアドレス指定がなされる。そして，書き
込みデータ信号はメモリ素子部２５に入力される。読み
出しにおいては，試験クロック３に従って，メモリ素子
部２５のデータがグループ３のフリップフロップ群に取
り込まれ，グループ４に出力される。次に，試験クロッ
ク４でグループ３から出力されている読み出しデータが
グループ４の各フリップフロップに取り込まれ，出力さ
れる。

【００２２】そして，上記の構成において，各フリップ
フロップ群２２’，２２”，２３’，２３”，２６，２
７はそれぞれ単一のＬＳＩにより構成されているので，
例えばフリップフロップ群２３’のフリップフロップの
試験を行う場合には，フリップフロップ群２３’にデー
タを入力し，そのＬＳＩの出力ピンにプローピングして
出力値を観測することにより行う。他のグループのフリ
ップフロップについても同様に試験することができる。

【００２３】

【発明の効果】本発明によれば，メモリ素子の前段およ
び後段に配置されたフリップフロップの障害を検出する
ことができる。また，試験クロックは，試験装置の固有
のクロック周期を分割して構成されているので，試験装
置の固有クロックによりフリップフロップを制御する場
合に比較して処理を高速化することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の基本構成のタイムチャートを示す図で
ある。

【図３】本発明の実施例を示す図である。

【図４】本発明の実施例のタイムチャートを示す図であ
る。

【図５】従来のメモリカードの構成を示す図である。

【符号の説明】

１ ：メモリカード ２ ：試験装置 ３ ：クロック選択部 ４ ：フリップフロップ（ＦＦ１） ５ ：フリップフロップ（ＦＦ２） ６ ：メモリ素子部 ７ ：フリップフロップ（ＦＦ３） １０：システムクロック入力部 １１：試験クロック１入力部 １２：試験クロック２入力部 １３：試験選択信号入力部 １４：アドレス信号の入力部 １５：書き込みデータ信号の入力部 １６：読み出しデータ信号の出力部 １７：試験クロック発生部

フロントページの続き (72)発明者 永田 勇作 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリ素子部(6) 前後に複数段のフリッ
   プフロップ（4,5,7)を備えるメモリカード(1) の試験方
   法において，メモリカード(1) に試験モードを設定する
   試験選択信号入力部(13)と，非試験モードにおいて，上
   記フリップフロップ(4,5,7) を制御するシステムクロッ
   クを入力するシステムクロック入力部(10)と，試験モー
   ドにおいて上記フリップフロップ(4,5,7) を制御する試
   験クロックを入力する試験クロック入力部(11,12) と，
   非試験モードにおいてシステムクロックを選択し，試験
   モードにおいて試験クロックを選択してフリップフロッ
   プ(4,5,7) に供給するクロック選択部(3) とを備え，試
   験装置(2) とメモリカード(1) を接続し，メモリカード
   (1) は試験装置(2)から送られている試験選択信号に基
   づいて，試験モードを設定し，試験モードにおいてクロ
   ック選択部(3) は試験クロック入力部(11,12) に入力さ
   れた試験クロックを選択し，上記フリップフロップは試
   験クロックに従って試験装置(2) から入力されたアドレ
   スデータと，書き込みデータもしくは読み出しデータを
   上記フリップフロップ(4,5,7) にセットし，セットされ
   たデータを試験装置(2)に取り出すことを特徴とするメ
   モリカード試験方法。
2. 【請求項２】 請求項１において，試験装置(2) は試験
   クロック発生部(17)を備え，試験クロックは該試験クロ
   ック発生部(17)において試験装置(2) に固有のクロック
   に基づいて生成され，上記試験クロック入力部(11,12)
   に入力されることを特徴とするメモリカード試験方法。