JPH0582641A - 非溶断型素子構造、非溶断型素子構造中に小抵抗導電フイラメントを形成する方法、及び非溶断型素子構造アレイ - Google Patents

非溶断型素子構造、非溶断型素子構造中に小抵抗導電フイラメントを形成する方法、及び非溶断型素子構造アレイ

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JPH0582641A
JPH0582641A JP4044355A JP4435592A JPH0582641A JP H0582641 A JPH0582641 A JP H0582641A JP 4044355 A JP4044355 A JP 4044355A JP 4435592 A JP4435592 A JP 4435592A JP H0582641 A JPH0582641 A JP H0582641A
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potential
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fusing
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fusing element
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JP4044355A
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English (en)
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Abdelshafy A Eltoukhy
アブデルシヤフイー・エイ・エルトウキー
Gregory W Bakker
グレツグ・ダブリユ・バツカー
Chenming Hu
ケミン・フー
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Microsemi SoC Corp
Original Assignee
Actel Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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Abstract

(57)【要約】 （修正有） 【目的】急速回復性絶縁破壊によってプログラムされる
非溶断型素子を得る。 【構成】第１の導電型を有する半導体基板１２と、半導
体基板の表面を覆う絶縁層１４と、絶縁層上に配置され
た導電ゲート１６と、導電ゲート外縁に配置されたスペ
ーサ２２，２４と、弱いドーピングにより半導体基板中
に、互いに離隔させ、かつ共に導電ゲートの縁部に対し
て位置合わせして設けられた第２の導電型の第１及び第
２の領域１８，２０と、比較的強いドーピングにより半
導体基板中に、前記第１及び第２の領域にそれぞれ連続
させ、かつ共にスペーサの縁部に対して位置合わせして
設けられた第２の導電型の第３及び第４の領域２６，２
８と、絶縁層中に位置し、導電ゲートを第２及び第４の
ドープ領域の一方と接続する導電フィラメント３８とを
含む非溶断型素子構造１０。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路技術に関す
る。本発明は特に、比較的小さいプログラミング電圧の
印加によって恒久的に改変されて小抵抗のオーム接続を
実現し得る、ユーザプログラマブルな開路型の非溶断型
素子構造（ａｎｔｉｆｕｓｅ ｓｔｒｕｃｔｕｒｅ）に
関する。
【０００２】
【従来の技術】集積電子回路は普通、総ての内部接続を
製造工程の間に実現して完成される。しかし、そのよう
な回路は開発コストが高く、調達期間が長く、かつ製造
加工コストが高いので、ユーザはしばしば手元で構成ま
たはプログラムできる回路を望む。そのような回路はプ
ログラマブル回路と呼称され、普通はプログラマブルリ
ンクを含む。プログラマブルリンクは、集積デバイスの
製造及び実装後にユーザによって、選択した電子的ノー
ドを活動化または非活動化するべく該ノードにおいて破
壊または形成される電気的相互接続部である。
【０００３】プログラマブルリンクはプログラマブルリ
ードオンリメモリ（ＰＲ０Ｍ）デバイスに広く用いられ
ている。プログラマブルリンクの、おそらく最も普通で
ある形態は溶断型リンクである。ユーザが製造業者から
入手するＰＲＯＭデバイスは普通、導体または半導体の
ＸＹマトリクスまたは格子から成る。格子の各交点にお
いて、溶断型リンクと呼称される導電リンクがＸ導電線
とＹ導電線とを接続する。ＰＲＯＭは、選択した交点の
溶断型リンクを溶断させて回路を開くことによってプロ
グラムされる。溶断したリンクと溶断していないリンク
との組み合わせが、ユーザがＰＲＯＭに記憶させたいデ
ータを意味する“１”及び“０”のデジタルビットパタ
ーンを表わす。
【０００４】上述のような溶断型リンク適用ＰＲＯＭシ
ステムには幾つかの欠点が有る。例えば、リンクを構成
する導電材料の特性からして、プログラミングの際に溶
断型リンクの完全な溶断が保証されるためには電圧及び
電流レベルが比較的高くなければならない。溶断型リン
クは普通導電性であるので、該リンクを溶断させるには
大量のワット損が必要となる。また、溶断型リンクの形
状及び寸法は、該リンクが溶断していない時は導体とし
て有効に機能し、かつ所定量の電流を流されることによ
って溶断した時は回路を完全に開くように正確なもので
なければならない。従って、溶断型リンク適用ＰＲＯＭ
の製造では非常にクリティカルなホトリソグラフィー工
程と制御されたエッチング技術とが要求される。最後
に、溶断型リンクが溶断して生じるギャップは、該ギャ
ップ付近に導電材料が堆積することによって後に閉じな
いように大きくなければならない。溶断型リンク適用記
憶セルは、溶断型リンクと該リンクに関連する選択トラ
ンジスタとを具備するため比較的大型であり、従って相
当の半導体面積を占めるので、溶断型リンク適用ＰＲＯ
Ｍの製造コストは高くなる。
【０００５】近年、“非溶断型リンク（ａｎｔｉｆｕｓ
ｅ ｌｉｎｋｓ）”と呼称される第２の種類のプログラ
マブルリンクが集積回路用に開発されている。溶断型リ
ンクが適用される場合の、加熱溶断によって回路を開く
プログラミング機構に異なり、非溶断型リンクが適用さ
れる場合のプログラミング機構は回路を短絡させ、また
は比較的小抵抗のリンクを実現する。非溶断型リンク
は、互いの間に誘電もしくは絶縁材料を保持した２つの
導体及び／または半導体材料から成る。プログラミング
の際、両導電材料間への所定電圧印加によって導電材料
同士の間に位置する誘電体が絶縁破壊され、それによっ
て２つの導体または半導体材料が電気的に相互接続され
る。
【０００６】導電層用にも誘電もしくは絶縁層用にも様
々な材料が示唆されている。示唆された誘電材料のうち
の幾つかは、プログラミングの際に比較的強い電流と大
きい電圧とを要し、複雑な製造技術を必要とし、かつ用
いられるプログラミング機構の複雑な特性に起因して導
電状態の非溶断型リンクの再生性の制御が困難であるた
めプログラミング時の信頼性が低い。
【０００７】提案された絶縁体には、ドープトアモルフ
ァスシリコン、多結晶シリコン、遷移金属の酸化物やチ
タン酸塩、シリコン酸化物、酸化アルミニウム及び硫化
カドミニウムなどが有る。これらの材料を用いる場合の
問題点は、プログラミングに強電流及び大電圧が必要と
なること、または反復製造が困難であること、及びオン
状態及びオフ状態のいずれにおける材料特性も制御が困
難であることに関連している。硫化カドミニウム、酸化
アルミニウム及びチタン酸塩のような材料は、標準的な
半導体加工工程に組み込まれにくいので、複雑な技術的
問題を提示する。
【０００８】様々な絶縁材料が用いられた従来技術によ
る非溶断型素子が公知である。例えば、米国特許第３，
４２３，６４６号には酸化アルミニウムや硫化カドミニ
ウムが用いられた素子、同第３，６３４，９２９号には
Ａｌ２Ｏ３、ＳｉＯ２及びＳｉ３Ｎ４の単一膜が用いら
れた素子、同第４，３２２，８２２号にはＳｉＯ２が用
いられた素子、同第４，４８８，２６２号には遷移金属
の酸化物またはチタン酸塩が用いられた素子、同第４，
４９９，５５７号にはドープトアモルファスシリコン合
金が用いられた素子、同第４，５０２，２０８号にはＳ
ｉＯ２が用いられた素子、同第４，５０７，７５７号に
はＳｉＯ２が用いられた素子、及び同第４，５４３，５
９４号には、ＳｉＯ２が用いられた素子が開示されてい
る。
【０００９】上記諸特許の素子のほとんどは、複雑な技
術に頼るか、または絶縁破壊のために大電圧及び強電流
を必要とし、及び／または製造しにくく、またはオン状
態とオフ状態とのいずれにおいても従来の集積回路の信
頼性に関する必要条件を満たさない。
【００１０】２電極間に小抵抗電路を創出するプログラ
ミング電圧は、誘電体の絶縁破壊電圧によって規定され
る。絶縁破壊電圧は誘電体の厚みにきわめて良く従属す
る。
【００１１】高信頼性の非溶断型素子を構成するために
は、誘電体の厚みを、回路製品の正常動作の際に非溶断
型素子に印加される電圧によって誘電体の絶縁破壊が起
こらないように選択しなければならない。くわえて、誘
電体の厚みは、開路型である非溶断型素子の導通状態で
ない時のキャパシタンスが該素子を具備したデバイスの
速度電力積特性を甚だしく劣化させないように十分小さ
いものとなるように決定されなければならない。
【００１２】これら２つの必要条件から、非溶断型素子
は普通その誘電体層が比較的厚く形成され、従って大き
いプログラミング電圧を必要とするか、さもなければ複
雑な構成を有し、このことは上記従来技術による非溶断
型素子によって証明されている。上記従来技術による非
溶断型素子は、製造工程が比較的複雑であり、回路密度
が比較的小さく、及び／またはプログラミング電圧が比
較的大きいという欠点を有する。
【００１３】米国特許第４，８２３，１８１号には、二
酸化シリコン−窒化シリコン−二酸化シリコンサンドイ
ッチ構造を複合誘電層として用いることが開示されてい
る。この特許に開示された非溶断型素子は、他の従来技
術による非溶断型素子構造に関連する問題点の多くを免
れている。しかし、非溶断型素子構造改善の余地はなお
存在する。
【００１４】非溶断型素子構造のために、単に誘電体の
絶縁破壊を惹起する以外の機構も提案され、かつ用いら
れている。ＭｃＥｌｒｏｙの米国特許第４，５６２，６
３９号には、酸化物絶縁破壊電圧より小さい電圧でプロ
グラムされ得る酸化薄膜電子なだれ降伏現象利用の非溶
断型素子が開示されている。この米国特許に開示された
デバイスに用いられているプログラミング機構は、ドレ
イン接合において電子なだれ降伏を起こすものである。
用いられるプログラミング電圧は約２０ボルトであり、
また用いられる誘電体は二酸化シリコンである。このデ
バイスはメモリアレイの冗長行または列を選択するのに
用いられるか、またはＰＲＯＭデバイスとして用いられ
る。いずれの場合も、開示された構成では、非溶断型素
子と直列に接続された選択トランジスタの適用が必要と
なる。
【００１５】
【発明の概要】本発明の第１の局面において、本発明に
よる非溶断型素子構造は第１の導電型を有する半導体基
板を含む。この半導体基板上にゲート酸化物を成長させ
て、基板表面を覆うゲート酸化物層が形成される。ゲー
ト酸化物上にゲート要素が形成され、この要素はフィー
ルド酸化物の一部を覆って伸張し得る。公知のゲートセ
ルフアラインメント式加工技術を用いて半導体基板中
に、第２の導電型を有する第１及び第２の領域が弱いド
ーピングにより互いに離隔して設けられる。次に、ゲー
ト要素の外縁にスペーサが形成され、その後半導体基板
中に第２の導電型の第３及び第４の領域が強いドーピン
グによって設けられ、その際ゲート及びスペーサは弱ド
ープドレイン（ＬＤＤ）ＭＯＳトランジスタ構造形成の
ためのマスクとして用いられる。ＬＤＤトランジスタ製
造の分野で良く知られているように、上記第３及び第４
の領域を第１及び第２の領域より先に形成することも可
能であり、また大角度での傾斜打ち込みその他のＬＤＤ
製造技術が用いられる場合はスペーサは不要となり得
る。弱ドープ領域の存在によって、ピーク電場が第２の
導電型の領域に位置し、その結果電子なだれ降伏現象か
ら成る導電リンクがゲートから第１の導電型の領域にで
なく第２の導電型の領域に達することが確実となる点
は、本発明の重要な特徴である。構造全体を絶縁層で被
覆し、第３の領域、第４の領域及びゲート領域にこれら
の領域を１つ以上の金属層と接続する接点を形成するこ
とも可能である。この構造は非溶断型素子として有用で
あると判明したものであり、容易に、かつ確実にプログ
ラムされ得る。次に、急速回復性絶縁破壊（ｓｎａｐ
ｂａｃｋ ｂｒｅａｋｄｏｗｎ）を利用して、ゲートと
第２または第４のドープ領域との間に導電フィラメント
が形成される。
【００１６】本発明の第２の局面では、第２の導電型の
領域を既に１つ有する第１の導電型の半導体基板が用い
られる。先に述べたのと同様に、基板を覆うゲート酸化
物層が形成される。ゲート酸化物上にゲート要素が形成
される。ゲート要素はフィールド酸化物の一部を覆って
伸張し得る。
【００１７】次に、第２の導電型の第２の領域が基板中
に設けられ、その際ゲートが、第２の領域の縁部をゲー
ト酸化物上に位置する該ゲート自体の縁部にセルフアラ
インするマスクとして用いられる。第２の導電型を有す
る第１の領域と第２の領域との両方をゲート要素形成後
に設けることも可能であり、その場合はゲート及びスペ
ーサが先に述べたようなマスクとして用いられる。ゲー
ト及び第２の領域に対してパッシベーション層と、バッ
シベーション層上に位置する金属線との接点とが形成さ
れる。
【００１８】
【実施例】図１は、半導体構造の、完成した本発明によ
る非溶断型素子の目下のところ好ましい一例を示す部分
の断面図である。図１に示した構造は当業者には、通常
のＬＤＤトランジスタとして認識されよう。
【００１９】非溶断型素子１０は、第１の導電型を有す
るシリコン基板１２上に形成されている。目下のところ
好ましい例では基板は、約１〜１００Ωｃｍの抵抗率を
有するｐ型シリコンである。
【００２０】シリコン基板１２の表面を覆ってゲート誘
電層１４が、通常の半導体加工技術を用いて形成されて
いる。目下のところ好ましい例においてゲート誘電層１
４は、厚み約１００〜４００Å、好ましくは約２００Å
に高温成長させた二酸化シリコン層であり得る。誘電体
の厚みは、非溶断型素子の誘電層が高信頼性となる、即
ち長期の正常動作下に絶縁性を保つように、実質的に十
分な大きさに選択される。同時に、誘電体の厚みは非溶
断型素子をプログラムする電圧を規定する一要因であ
る。誘電体の厚みを適正に選択することによって、プロ
グラムされていない非溶断型素子の絶縁性の維持と、非
溶断型素子でアレイを構成するのに標準的な集積回路構
成法を用い得るように十分小さいプログラミング電圧を
実現することとが保証される。
【００２１】本発明は、二酸化シリコン誘電層を有する
非溶断型素子に限定されない。本明細書に開示した非溶
断型素子構造の誘電層材料を他の公知の非溶断型素子誘
電層材料によって置き換えることは、当業者には可能で
あろう。
【００２２】誘電層１４の表面上にゲート１６が形成さ
れている。好ましい一例ではゲート１６は、ドーピング
によって面積抵抗約３０Ω／□とされた、約２，０００
〜４，０００Åの厚みを有するポリシリコン層から成り
得る。層形成後、ゲート１６が通常の加工技術を用いて
規定され、露出したままの残りのゲート酸化物は標準的
な半導体エッチング技術を用いて、エッチング液への浸
漬により除去され得る。
【００２３】ゲート１６が規定された後、第２の導電型
を有する第１及び第２の領域１８及び２０が基板１２中
に、公知のゲートセルフアラインメント式加工法を用い
て設けられる。目下のところ好ましい一例において第１
及び第２の領域１８及び２０は、打ち込み量約３×１０
１３原子／ｃｍ２及び打ち込みエネルギー約８０ｋｅＶ
でのイオン打ち込みによって設けられるｎ型領域であ
る。領域１８及び２０を形成する方法が弱ドープドレイ
ン（ＬＤＤ）デバイス形成法に類似することは、当業者
には認識されよう。
【００２４】領域１８及び２０を設けた後にスペーサ２
２及び２４がゲート１６の縁部に形成されるが、スペー
サ２２及び２４の形成は好ましくは、ＣＶＤ法でＳｉＯ
２層を形成し、この層をエッチングしてスペーサ２２及
び２４を残すことによって行なわれる。この工程はＬＤ
Ｄデバイスの製造において公知である。スペーサ２２及
び２４の形成後、第２の導電型を有する第３及び第４の
領域２６及び２８がシリコン基板１２中に公知方法で設
けられる。目下のところ好ましい一例では領域２６及び
２８は、ｎ型ドーパント、好ましくはヒ素を約１×１０
１５〜５×１０１５原子／ｃｍ２の打ち込み量と約８０
ｋｅＶの打ち込みエネルギとで打ち込む強いドーピング
によって設けられる。領域２６及び２８はスペーサ２２
及び２４の縁部に対してセルフアラインする。領域２６
及び２８は、領域２６が領域１８に連続し、領域２８が
領域２０に連続するように配置されている。
【００２５】領域２６及び２８が設けられた後、絶縁層
３０が当業者に公知の方法で形成され得る。絶縁層３０
にはエッチングによってコンタクトホールが設けられ、
領域２６及び２８と接続した接点３２及び３４、並びに
ゲート１６と接続した接点３６が形成されている。接点
３２、３４及び３６は、当業者に公知であるように集積
回路内での他の回路構成要素との接続を実現する金属層
との接続に用いられる。
【００２６】プログラミング前の非溶断型素子１０は開
いた回路であり、ゲート１６とシリコン基板１２中の領
域１８、２０、２６及び２８との間の抵抗は１×１０９
オームを上回る。領域２８に、基板電位より８〜１６ボ
ルト正側に有るプログラミング電圧を印加し、その際領
域２６は基板電位に維持し、一方ゲート１６を接地する
か、または基板電位より僅かに正側、即ち約０〜２ボル
ト正側に有る電圧でバイアスすることによって、領域２
０及び／または２８とゲート１６との間に小抵抗フィラ
メント３８が形成され得る。
【００２７】目下のところ好ましい一例において、図１
の非溶断型素子１０のプログラミングは、領域２６を接
地し、ゲート電極１６を２ボルトのような小電圧に維持
し、かつ領域２８に約１２ボルトの大きい電圧を印加す
ることによって行なわれ得る。電圧はいずれも、基板電
位をゼロとした場合のものである。
【００２８】上記条件下に、デバイスにおいて急速回復
性絶縁破壊が起こる。急速回復性絶縁破壊は周知の現象
で、図１の構造では、領域１８及び２６をエミッタと
し、基板１２をベースとし、領域２０及び２８をコレク
タとする寄生ｎｐｎバイポーラトランジスタをオン状態
とするという特徴を有する。急速回復性絶縁破壊はま
た、領域２０及び２８を流れる電流が強まること、並び
に領域２０及び２８と基板１２との接合部にか、または
該接合部近傍に大電場が生じることによっても特徴付け
られる。大きい電流密度と大きい電場との組み合わせ
は、電子なだれ衝撃イオン化による正孔の発生と発生し
た正孔の加速とを結果としてもたらす。（通常“熱い正
孔”と呼称される）エネルギッシュな正孔の幾つかは誘
電層１４中に注入される。ＳｉＯ２のような誘電体中に
正孔が注入されると誘電体の絶縁破壊が惹起または加速
されることが知られている。
【００２９】急速回復性絶縁破壊条件下に、図１の非溶
断型素子の誘電層１４は数ミリ秒以下の期間絶縁破壊を
起こし得る。絶縁破壊後、接点３６はゲート１６と、領
域２０及び／または２８上に位置する誘電層１４の破壊
がもたらすオーム接続とを介して接点３４と電気的に接
続される。このようにして、非溶断型素子１０はプログ
ラムされる。
【００３０】領域２０は、図１の非溶断型素子１０の適
正動作にとって重要である。図１を参照して説明した構
造は、弱ドープ領域２０を含まなかったら、電子なだれ
絶縁破壊利用のプログラミング機構を開示しているＭｃ
Ｅｌｒｏｙの米国特許第４，５６２，６３９号に開示さ
れた非溶断型素子構造に多少とも類似したものとなった
であろう。ゲート誘電層１４の破壊は接点３６及びゲー
ト１６を領域２８のみでなく基板１２とも短絡させる傾
向を有し、なぜなら基板１２と強ドープ領域２８との金
属接合部（ｍｅｔａｌｌｕｒｇｉｃａｌ ｊｕｎｃｔｉ
ｏｎ）に大きい電場が生じるからである。基板１２が大
地電位に維持されるので、有用な電気的信号は接点３４
からゲート１６及び領域２８を通って接点３６には達し
得ない。図１の非溶断型素子１０はこの問題を免れてい
る。ＬＤＤ形成のための打ち込みイオン量に従属して、
大きい電場はｎ領域内部へと移動され得、それによって
基板１２との間での絶縁破壊が防止され、かつ基板１２
中に設けられたドープ領域との間での絶縁破壊が保証さ
れる。当然ながら、酸化物スペーサを用いないものを含
めた、ＬＤＤ構造のｎ領域を形成する他の公知技術も用
いられ得る。
【００３１】普通、多数の非溶断型素子が二次元アレイ
の形態に接続され、その際多くの非溶断型素子が同じノ
ード即ち接点３４に接続される。接点３４に大きい電圧
を印加することによって特定の非溶断型素子のみをプロ
グラムし、その際同じノード即ち接点３４に一緒に接続
されたその他の非溶断型素子を誤ってプログラムしない
方法が提供されなければならない。米国特許第４，５６
２，６３９号に開示された非溶断型素子ではこの目的
は、個々の非溶断型素子について接点３４と領域２８と
の間に選択トランジスタを挿入することによって達成さ
れている。選択トランジスタがオフ状態に切り替えられ
ると領域２８が接点３４から絶縁され、誘電層１４は接
点３４にどれほど大きい電圧が印加されても絶縁破壊を
起こさない。しかし、この方法は非溶断型素子の寸法を
甚だしく増大させる。
【００３２】図１の非溶断型素子１０は、ゲート１６に
２ボルトのような小さい電圧を印加することによってプ
ログラミングのために選択され、またゲート１６にゼロ
電圧を印加することによってプログラミングのための選
択から外される。ゲート１６に２ボルトの電位が印加さ
れると急速回復性絶縁破壊電圧は小さく、例えば８ボル
トとなり、一方ゲート１６に０ボルトの電位が印加され
ると上記電圧は大きく、例えば１８ボルトとなる。接点
３４に、例えば１２ボルトの比較的小さい電圧が印加さ
れることによって、ゲート１６に２ボルトの電位を印加
することによって選択された非溶断型素子のみがプログ
ラムされる。この選択方法は、米国特許第４，５６２，
６３９号に開示された非溶断型素子の場合に異なり、非
溶断型素子の大型化や複雑化を招かない。
【００３３】図１の非溶断型素子１０をプログラムする
別の方法は、接点３２と、従って領域１８及び２６とを
フロートさせることを含む。実際のところ、これらの領
域１８及び２６は省略することさえ可能である。このプ
ログラミング法は、図２に示した例を参照して説明す
る。
【００３４】図２に、二端子の非溶断型素子を構成する
本発明の一例を示す。非溶断型素子５０は、第１の導電
型を有するシリコン基板５２上に形成されている。図１
に示した非溶断型素子１０の場合同様、目下のところ好
ましい例において非溶断型素子５０はｐ型基板上に形成
されている。
【００３５】シリコン基板５２中に、第２の導電型を有
する第１の領域５４が設けられている。目下のところ好
ましい例では領域５４は、ｎ型ドーパント、好ましくは
リンを打ち込み量約３×１０１３原子／ｃｍ２及び打ち
込みエネルギ約８０ｋｅＶで打ち込むイオン打ち込みに
よって設けられる。
【００３６】領域５４が設けられた後、ゲート誘電層５
８がシリコン基板５２の表面を覆って形成される。目下
のところ好ましい例において誘電層５８は、約１００〜
４００Åの厚みにまで高温成長させた二酸化シリコン層
であり得る。
【００３７】あるいは他の場合には、誘電層５８は、本
明細書に参考として含まれる本願出願人の米国特許第
４，８２３，１８１号に開示されているような酸化物−
窒化物または酸化物−窒化物−酸化物サンドイッチ構造
を有し得る。
【００３８】誘電層５８が形成された後、ゲート要素６
０がウエハ表面を覆ってデポジットされる。好ましい例
においてゲート６０は、ドーピングによって面積抵抗約
３０Ω／□とされた、厚み約２，０００〜４，０００Å
のポリシリコン層から成り得る。図２から知見され得る
ように、ゲート層６０の一部はフィールド酸化物領域５
６の鳥の嘴状の部分を覆って伸張する。ゲート６０は、
標準的な半導体エッチング技術を用いて、１つの縁部が
フィールド酸化物上に位置し、かつ別の１つの縁部が実
質的に、ゲート誘電層５８によって覆われた領域５４上
に位置するように規定される。その後、第２の導電型を
有する第２の領域６２が半導体基板５２中に設けられ
る。領域６２は、縁部ゲート６０を公知のゲートセルフ
アラインメント法でのマスクとして用いて設けられる。
目下のところ好ましい例において領域６２は、ヒ素など
のｎ型ドーパントを打ち込み量約２×１０１５〜５×１
０１５原子／ｃｍ２及び打ち込みエネルギ約８０ｋｅＶ
で打ち込むイオン打ち込みによって創出され得る。ある
いは他の場合には、領域５４及び６２をゲート６０の形
成後に、図１の領域２０及び２８に関して説明したよう
にして設けることも可能である。
【００３９】領域６２が設けられた後、誘電層６４がウ
エハ表面を覆ってデポジットされ得る。続いて、半導体
の分野で公知であるように通常のエッチングによってコ
ンタクトホールが設けられ得、かつ接点６６及び６８が
ゲート６０及び領域６２を１つ以上の金属層と接続する
のに用いられ得る。
【００４０】図１に示した例の場合同様、図２の非溶断
型素子５０もプログラミング前は実質的に開いた回路で
あり、領域６２とゲート６０との間の抵抗は１×１０９
Ωを上回る。プログラミング後、誘電層５８中に小抵抗
の導電フィラメント７０が形成され、このフィラメント
７０はゲート６０を領域５４または６２と電気的に接続
する。
【００４１】図２の非溶断型素子５０をプログラムする
ために、接点６８に大きい電圧が印加されて基板５２と
ドープ領域５４及び６２との間に接合絶縁破壊が惹起さ
れ、一方接点６６は小さい電圧、即ち大地電位に維持さ
れる。上記接合絶縁破壊の惹起には、図１の非溶断型素
子１０において急速回復性絶縁破壊を惹起して該素子１
０をプログラムするのに必要な電圧より大きい電圧、即
ち例えば１６ボル卜の電圧が必要である。この電圧は、
ｐｎ接合が存在しない場合の酸化物絶縁破壊電圧に比べ
ればなお小さい。接合絶縁破壊電圧は、イオン打ち込み
によって領域５４の表面ドーパント濃度を高めるか、ま
たは誘電層５８の厚みを減らすことによって減小され得
る。
【００４２】接合絶縁破壊によっても正孔が生じ、生じ
た正孔のうちの幾らかは電層５８中に注入されて、数ミ
リ秒以下の期間誘電体の絶縁破壊を惹起する。誘電層５
８の、領域５４及び６２上の区域が破壊された後、接点
６６と６８との間に電気的接続を実現する小抵抗の導電
フィラメント７０が形成される。
【００４３】図２の非溶断型素子５０をプログラミング
のために選択し、またプログラミングのための選択から
外す方法は、ゲーテッドダイオード絶縁破壊電圧として
も知られているこの非溶断型素子構造の接合絶縁破壊電
圧がゲート６０または電極６６に印加される電圧の関数
であるとの観察に基づく。特に、ゲート６０に正電圧が
印加されるとゲーテッドダイオード絶縁破壊電圧は増大
し、ゲート６０に負電圧が印加されるとゲーテッドダイ
オード絶縁破壊電圧は減小する。
【００４４】従って、非溶断型素子５０をプログラミン
グのために選択する方法としては、ゲート６０に０ボル
トを印加してゲーテッドダイオード絶縁破壊電圧を比較
的小さい値、即ち例えば１４ボルトに設定する方法が好
ましい。非溶断型素子５０をプログラミングのための選
択から外すことは、ゲート６０に例えば１０ボルトの正
電圧を印加してゲーテッドダイオード絶縁破壊電圧を比
較的大きい値、即ち例えば１８ボルトに設定することに
よって実現される。接点６８に中ぐらいの大きさの電
圧、即ち例えば１４ボルトの電圧が印加される場合、接
点６６の電圧が０ボルトである選択された非溶断型素子
５０のみがプログラムされる。
【００４５】図２の非溶断型素子５０をプログラミング
のために選択し、またプログラミングのための選択から
外す別の方法では、ゲート６０に０ボルトを印加するこ
とによって非溶断型素子５０をプログラミングのための
選択から外し、ゲート６０に負の１０ボルト（−１０
Ｖ）を印加することによって非溶断型素子５０をプログ
ラミングのために選択する。
【００４６】図１及び図２に示した非溶断型素子は、本
願出願人の米国特許第４，７５８，７４５号に開示され
ているようなフィールドプログラマブルゲートアレイで
の使用に特に適する。
【００４７】本明細書には本発明の、目下のところ好ま
しい例を説明したが、本明細書の開示内容及び添付図面
を検討して本発明の他の例を具体化することは、当業者
には可能であろう。それら他の例は、特許請求の範囲に
のみ限定されるべきである本発明の範囲内に有ると考え
られる。
【図面の簡単な説明】
【図１】本発明による三端子非溶断型素子の目下のとこ
ろ好ましい一例を示す半導体構造の断面図である。
【図２】本発明の目下のところ好ましい一例としての二
端子非溶断型素子を示す半導体構造の断面図である。
【符号の説明】
１０，５０ 非溶断型素子 １２，５２ 半導体基板 １４，５８，６４ 誘電層 １６，６０ ゲート ２２，２４ スペーサ １８，２０，２６，２８，５４，６２ ドープ領域 ３２，３４，３６，６６，６８ 接点 ３８，７０ 導電フィラメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレツグ・ダブリユ・バツカー アメリカ合衆国、カリフオルニア・94089、 サニーベイル、レイクフエア・ドライブ・ 735 (72)発明者 ケミン・フー アメリカ合衆国、カリフオルニア・94507、 アラモ、ペプル・ドライブ・2060

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型を有する半導体基板と、 半導体基板の表面を覆う絶縁層と、 絶縁層上に配置された導電ゲートと、 導電ゲート外縁に配置されたスペーサと、 弱いドーピングにより半導体基板中に、互いに離隔さ
    せ、かつ共に導電ゲートの縁部に対して位置合わせして
    設けられた第２の導電型の第１及び第２の領域と、比較
    的強いドーピングにより半導体基板中に、前記第１及び
    第２の領域にそれぞれ連続させ、かつ共にスペーサの縁
    部に対して位置合わせして設けられた第２の導電型の第
    ３及び第４の領域と、 絶縁層中に位置し、導電ゲートを第２及び第４のドープ
    領域の一方と接続する導電フィラメントとを含む非溶断
    型素子構造。
  2. 【請求項２】 請求項１に記載の非溶断型素子構造中に
    抵抗の小さい導電フィラメントを形成する方法であっ
    て、 第１のドープ領域及び半導体基板を第１の電位でバイア
    スするステップ、 導電ゲートを、第１の電位より約０〜２ボルトだけ正側
    に有る第２の電位でバイアスするステップ、及び第４の
    ドープ領域に、非溶断型素子構造の急速回復性絶縁破壊
    を惹起するのに十分なだけ第１の電位より正側に有る第
    ３の電位を印加するステップを含む、非溶断型素子中に
    小抵抗導電フィラメントを形成する方法。
  3. 【請求項３】 複数の行及び列を有するマトリクスの形
    態の非溶断型素子構造アレイであって、各非溶断型素子
    構造は第１の導電型を有する同一半導体基板上に形成さ
    れていて、半導体基板の表面を覆う絶縁層と、絶縁層上
    に配置された導電ゲートと、導電ゲート外縁に配置され
    たスペーサと、弱いドーピングにより半導体基板中に、
    互いに離隔させ、かつ共に導電ゲートの縁部に対して位
    置合わせして設けられた第２の導電型の第１及び第２の
    領域と、比較的強いドーピングにより半導体基板中に、
    前記第１及び第２の領域にそれぞれ連続させ、かつ共に
    スペーサの縁部に対して位置合わせして設けられた第２
    の導電型の第３及び第４の領域とを含み、 マトリクスの各１行にそれぞれ対応し、かつ対応する行
    に属する複数の非溶断型素子構造の第２のドープ領域と
    電気的に接続された、第１の方向に伸長する複数の行線
    と、 マトリクスの各１列にそれぞれ対応し、かつ対応する列
    に属する複数の非溶断型素子構造の導電ゲートと電気的
    に接続された、第２の方向に伸長する複数の列線とを含
    む非溶断型素子構造アレイ。
  4. 【請求項４】 請求項３に記載の非溶断型素子構造アレ
    イ中の選択された１非溶断型素子構造中に抵抗の小さい
    導電フィラメントを形成する方法であって、 アレイを構成する複数の非溶断型素子構造の第１のドー
    プ領域、及び半導体基板を第１の電位でバイアスするス
    テップ、 複数の列線のうちで選択された非溶断型素子構造を含ま
    ない列に対応するものを第１の電位でバイアスするステ
    ップ、 複数の列線のうちで選択された非溶断型素子構造を含む
    １列に対応するものを、第１の電位より約２ボルトだけ
    正側に有る第２の電位でバイアスするステップ、 複数の行線のうちで選択された非溶断型素子構造に関連
    しないものに、選択されなかった非溶断型素子構造での
    急速回復性絶縁破壊を惹起するには不十分な第３の電位
    を印加するステップ、及び複数の行線のうちで選択され
    た非溶断型素子構造に関連するものに、選択された非溶
    断型素子構造での急速回復性絶縁破壊を惹起するには十
    分だが選択されなかった非溶断型素子構造での急速回復
    性絶縁破壊を惹起するには不十分なだけ第１の電位より
    正側に有る第４の電位を印加するステップを含む、非溶
    断型素子中に小抵抗導電フィラメントを形成する方法。
  5. 【請求項５】 第１の導電型を有する半導体基板と、 半導体基板の表面を覆う絶縁層と、 絶縁層上に配置された導電ゲートと、 導電ゲートの選択された外縁に配置されたスペーサと、 弱いドーピングにより半導体基板中に、導電ゲートの前
    記選択された外縁に対して位置合わせして設けられた第
    ２の導電型の領域と、 比較的強いドーピングにより半導体基板中に、前記スペ
    ーサの縁部に対して位置合わせして設けられた第２の導
    電型の領域と、 絶縁層中に位置し、導電ゲートを強ドープ領域と接続す
    る導電フィラメントとを含む非溶断型素子構造。
  6. 【請求項６】 請求項５に記載の非溶断型素子構造中に
    抵抗の小さい導電フィラメントを形成する方法であっ
    て、 半導体基板を第１の電位でバイアスするステップ、 導電ゲートを第１の電位でバイアスするステップ、及び
    強ドープ領域に、該領域と基板との間に接続絶縁破壊を
    惹起するのに十分なだけ第１の電位より正側に有る第３
    の電位を印加するステップを含む、非溶断型素子構造中
    に小抵抗導電フィラメントを形成する方法。
  7. 【請求項７】 請求項５に記載の非溶断型素子構造中に
    抵抗の小さい導電フィラメントを形成する方法であっ
    て、 半導体基板を第１の電位でバイアスするステップ、 ゲートを、第１の電位よりも約１０ボルト以下だけ負側
    に有る第２の電位でバイアスするステップ、及び強ドー
    プ領域に、該領域と基板との間に接続絶縁破壊を惹起す
    るのに十分なだけ第１の電位より正側に有る第３の電位
    を印加するステツプを含む、非溶断型素子構造中に小抵
    抗導電フィラメントを形成する方法。
  8. 【請求項８】 複数の行及び列を有するマトリクスの形
    態の非溶断型素子構造アレイであって、各非溶断型素子
    構造は第１の導電型を有する同一半導体基板上に形成さ
    れていて、半導体基板の表面を覆う絶縁層と、絶縁層上
    に配置された導電ゲートと、導電ゲートの選択された外
    縁に配置されたスペーサと、弱いドーピングにより半導
    体基板中に、導電ゲートの前記選択された外縁に対して
    位置合わせして設けられた第２の導電型の領域と、比較
    的強いドーピングにより半導体基板中に、スペーサの縁
    部に対して位置合わせして設けられた第２の導電型の領
    域とを含み、 マトリクスの各１行にそれぞれ対応し、かつ対応する行
    に属する複数の非溶断型素子構造の強ドープ領域と電気
    的に接続された、第１の方向に伸長する複数の行線と、 マトリクスの各１列にそれぞれ対応し、かつ対応する列
    に属する複数の非溶断型素子構造の導電ゲートと電気的
    に接続された、第２の方向に伸長する複数の列線とを含
    む非溶断型素子構造アレイ。
  9. 【請求項９】 請求項８に記載の非溶断型素子構造アレ
    イ中の選択された１非溶断型素子構造中に抵抗の小さい
    導電フィラメントを形成する方法であって、 半導体基板を第１の電位でバイアスするステップ、 複数の列線のうちで選択された非溶断型素子構造を含ま
    ない列に対応するものを、第１の電位より正側に有る第
    ２の電位でバイアスするステップ、 複数の列線のうちで選択された非溶断型素子構造を含む
    １列に対応するものを第１の電位でバイアスするステツ
    プ、 複数の行線のうちで選択された非溶断型素子構造に関連
    しないものに第１の電位を印加するステップ、及び複数
    の行線のうちで選択された非溶断型素子構造に関連する
    ものに、選択された非溶断型素子構造でのゲート援用接
    続絶縁破壊を惹起するには十分だが選択されなかった非
    溶断型素子構造でのゲート援用接続絶縁破壊を惹起する
    には不十分なだけ第１の電位より正側に有る第３の電位
    を印加するステップを含む、非溶断型素子中に小抵抗導
    電フィラメントを形成する方法。
JP4044355A 1991-01-18 1992-01-17 非溶断型素子構造、非溶断型素子構造中に小抵抗導電フイラメントを形成する方法、及び非溶断型素子構造アレイ Pending JPH0582641A (ja)

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