JPH0585085B2 - - Google Patents
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- JPH0585085B2 JPH0585085B2 JP62064481A JP6448187A JPH0585085B2 JP H0585085 B2 JPH0585085 B2 JP H0585085B2 JP 62064481 A JP62064481 A JP 62064481A JP 6448187 A JP6448187 A JP 6448187A JP H0585085 B2 JPH0585085 B2 JP H0585085B2
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- capacitor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45977—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は一般に増幅回路に関し、さらに具体的
には、オフセツト電圧補正およびオフセツト電圧
ドリフト補正を含む増幅回路に関するものであ
る。
には、オフセツト電圧補正およびオフセツト電圧
ドリフト補正を含む増幅回路に関するものであ
る。
Ｂ 従来技術
オフセツト電圧増幅回路は既知であり、以前か
ら使用されてきた。具体的には、かかる増幅器で
は、差動増幅器のオフセツト電圧を補正する種々
の手法が使われてきた。かかる手法は、選択され
た時間中にオフセツト電圧を感知して記憶し、増
幅器が信号源に接続されている第２の時間中にオ
フセツト電圧と逆になるようにそれを増幅器の入
力端子に供給して、オフセツト電圧を相殺する回
路を増幅器に供給する方法を用いるものなど、
様々である。
ら使用されてきた。具体的には、かかる増幅器で
は、差動増幅器のオフセツト電圧を補正する種々
の手法が使われてきた。かかる手法は、選択され
た時間中にオフセツト電圧を感知して記憶し、増
幅器が信号源に接続されている第２の時間中にオ
フセツト電圧と逆になるようにそれを増幅器の入
力端子に供給して、オフセツト電圧を相殺する回
路を増幅器に供給する方法を用いるものなど、
様々である。
１つの手法が、米国特許第3988689号に示され
ている。この特許には、第１および第２の増幅器
を、第１および第２の増幅器の出力端子に結合さ
れた第３の増幅器と共に使つて、１つの増幅器の
オフセツト電圧を相殺する回路が教示されてい
る。第３の増幅器から第１および第２の増幅器の
入力端子へのフイードバツクは、オフセツト電圧
が第２の増幅器の入力端子間に接続されたキヤパ
シタに記憶されるような形で行なわれる。オフセ
ツト電圧がそのようにキヤパシタに記憶される
と、スイツチが開いて、信号増幅器による信号の
増幅でオフセツト電圧が相殺される。
ている。この特許には、第１および第２の増幅器
を、第１および第２の増幅器の出力端子に結合さ
れた第３の増幅器と共に使つて、１つの増幅器の
オフセツト電圧を相殺する回路が教示されてい
る。第３の増幅器から第１および第２の増幅器の
入力端子へのフイードバツクは、オフセツト電圧
が第２の増幅器の入力端子間に接続されたキヤパ
シタに記憶されるような形で行なわれる。オフセ
ツト電圧がそのようにキヤパシタに記憶される
と、スイツチが開いて、信号増幅器による信号の
増幅でオフセツト電圧が相殺される。
別の手法が、米国特許第4429281号に示されて
いる。この特許には、装置の入力端子および出力
端子にかかる電圧が変動するのを防止し、積分動
作を急速に安定化させるため、演算増幅器の出力
端子がキヤパシタを介して入力端子に結合される
ように構成された集積回路が示されている。
いる。この特許には、装置の入力端子および出力
端子にかかる電圧が変動するのを防止し、積分動
作を急速に安定化させるため、演算増幅器の出力
端子がキヤパシタを介して入力端子に結合される
ように構成された集積回路が示されている。
さらに別の手法が、米国特許第4229703号に示
されている。この特許には、出力増幅器が抵抗性
容量性連結から成るフイードバツク・ルーフを有
する、オフセツト補償回路でのゼロ基準の使用が
教示されている。
されている。この特許には、出力増幅器が抵抗性
容量性連結から成るフイードバツク・ルーフを有
する、オフセツト補償回路でのゼロ基準の使用が
教示されている。
最後に、米国特許第4190805号には、増幅器の
負の入力端子に直接結合するか、または増幅器の
入力端子に容量的に結合することができる、抵抗
性フイードバツク・ループを用いた転流型増幅器
が教示されている。
負の入力端子に直接結合するか、または増幅器の
入力端子に容量的に結合することができる、抵抗
性フイードバツク・ループを用いた転流型増幅器
が教示されている。
上記の各手法は、特に新しい、高速の高周波
FET回路を用いた場合は、オフセツト電圧補正
およびオフセツト電圧ドリフト補正を良好に行な
うことができない。特に、それらの手法は、オフ
セツト誤差を小さくすることができず、また大き
くて複雑な整合されたトランジスタ回路がない場
合は働かない。
FET回路を用いた場合は、オフセツト電圧補正
およびオフセツト電圧ドリフト補正を良好に行な
うことができない。特に、それらの手法は、オフ
セツト誤差を小さくすることができず、また大き
くて複雑な整合されたトランジスタ回路がない場
合は働かない。
Ｃ 発明が解決しようとする問題点
従つて、抵抗性フイードバツクを必要とせず、
整合されない高周波電界効果トランジスタ回路で
使用するのに適した、オフセツト電圧補正を含む
増幅回路が必要とされている。
整合されない高周波電界効果トランジスタ回路で
使用するのに適した、オフセツト電圧補正を含む
増幅回路が必要とされている。
従つて、本発明の主な目的は、オフセツト電圧
およびオフセツト電圧ドリフトを補正する増幅回
路を提供することにある。本発明の別の目的は、
回路内の各増幅器のオフセツト電圧誤差が自動的
に補償され補正される、オフセツト電圧補正増幅
回路を提供することにある。
およびオフセツト電圧ドリフトを補正する増幅回
路を提供することにある。本発明の別の目的は、
回路内の各増幅器のオフセツト電圧誤差が自動的
に補償され補正される、オフセツト電圧補正増幅
回路を提供することにある。
本発明のさらに別の目的は、増幅器のオフセツ
ト電圧およびオフセツト電圧ドリフトによつて導
入される誤差を減らしながら、低レベルの交流信
号を増幅できる、転流型（commutating）オフ
セツト記憶回路を提供することにある。この回路
を用いると、２つの並列な増幅器を介した直流信
号の転流により、各増幅器のオフセツト電圧誤差
を自動的に補償することができる。
ト電圧およびオフセツト電圧ドリフトによつて導
入される誤差を減らしながら、低レベルの交流信
号を増幅できる、転流型（commutating）オフ
セツト記憶回路を提供することにある。この回路
を用いると、２つの並列な増幅器を介した直流信
号の転流により、各増幅器のオフセツト電圧誤差
を自動的に補償することができる。
Ｄ 問題点を解決するための手段
本発明の目的は、信号増幅器のオフセツト電圧
を相殺するための回路によつて実現される。この
回路は、演算増幅器に差動電圧を印加するための
第１および第２の入力電圧手段と、演算増幅器の
出力端子をその１方の入力端子に接続するフイー
ドバツク手段と、フイードバツク手段に結合され
た増幅器の入力端子と一方の入力電圧手段との間
に結合されたキヤパシタとを有する。この回路
は、増幅器のオフセツト電圧またはオフセツト電
圧ドリフトによつて導入される誤差を減らしなが
ら、低レベルの交流信号を増幅できる、連続した
信号経路を有する。
を相殺するための回路によつて実現される。この
回路は、演算増幅器に差動電圧を印加するための
第１および第２の入力電圧手段と、演算増幅器の
出力端子をその１方の入力端子に接続するフイー
ドバツク手段と、フイードバツク手段に結合され
た増幅器の入力端子と一方の入力電圧手段との間
に結合されたキヤパシタとを有する。この回路
は、増幅器のオフセツト電圧またはオフセツト電
圧ドリフトによつて導入される誤差を減らしなが
ら、低レベルの交流信号を増幅できる、連続した
信号経路を有する。
本発明の追加的特徴は、本発明の回路が、差動
入力段の各トランジスタを整合させるだけでは達
成できないようなレベルの非常に低いオフセツト
電圧およびオフセツト電圧ドリフトを有する増幅
器が必要とされる応用分野に使用できることであ
る。
入力段の各トランジスタを整合させるだけでは達
成できないようなレベルの非常に低いオフセツト
電圧およびオフセツト電圧ドリフトを有する増幅
器が必要とされる応用分野に使用できることであ
る。
本発明のさらに別の特徴は、本発明のすべての
構成要素を半導体チツプ中に集積できることであ
る。
構成要素を半導体チツプ中に集積できることであ
る。
本発明では従来技術で使用された抵抗性フイー
ドバツクがなくなるため、抵抗−容量（RC）時
定数がすべてなくなる。このため、オフセツト記
憶キヤパシタの急速な充電が可能であり、したが
つて高い転流周波数を達成でき、また、より小さ
なオフセツト記憶キヤパシタを使用でき、増幅器
に付随するスイツチング・ノイズを除去するため
のフイルタ技術も簡単になる。このオフセツト記
憶キヤパシタは、増幅器の非反転入力を迂回する
ように設けられ、キヤパシタの充電中にスイツチ
の両端間に生じる電圧スパイクによつて引き起こ
される正のフイードバツクを防止して増幅器の安
定性を高めることができる。
ドバツクがなくなるため、抵抗−容量（RC）時
定数がすべてなくなる。このため、オフセツト記
憶キヤパシタの急速な充電が可能であり、したが
つて高い転流周波数を達成でき、また、より小さ
なオフセツト記憶キヤパシタを使用でき、増幅器
に付随するスイツチング・ノイズを除去するため
のフイルタ技術も簡単になる。このオフセツト記
憶キヤパシタは、増幅器の非反転入力を迂回する
ように設けられ、キヤパシタの充電中にスイツチ
の両端間に生じる電圧スパイクによつて引き起こ
される正のフイードバツクを防止して増幅器の安
定性を高めることができる。
Ｅ 実施例
第１図に、本発明を具体化した回路を詳細に示
す。この回路には、１対の演算増幅器１０および
２０があり、これらの増幅器は、その入力端子に
供給された電圧に比例する出力電圧を発生する。
増幅器１０および２０の出力１０ｃおよび２０ｃ
は、それぞれ出力トランジスタ１７および２７を
介して電圧出力ノード３０に結合される。
す。この回路には、１対の演算増幅器１０および
２０があり、これらの増幅器は、その入力端子に
供給された電圧に比例する出力電圧を発生する。
増幅器１０および２０の出力１０ｃおよび２０ｃ
は、それぞれ出力トランジスタ１７および２７を
介して電圧出力ノード３０に結合される。
増幅器１０の正入力ノードすなわち非反転入力
ノード１０ａは、電界効果トランジスタ１１のソ
ース・ドレイン電極を介して入力電圧ノード３１
に結合され、また電界効果トランジスタ１２のソ
ース・ドレイン電極を介して接地される。演算増
幅器１０の負入力ノードすなわち反転入力ノード
１０ｂは、キヤパシタ１５および電界効果トラン
ジスタ１４のソース・ドレイン電極を介して接地
され、またもう１つの電界効果トランジスタ１３
のソース・ドレイン電極を介して第２の入力電圧
ノード３２に結合される。演算増幅器の負入力ノ
ード１０ｂは、フイードバツク・トランジスタ１
６を介してそれ自体の出力ノードにも結合され
る。
ノード１０ａは、電界効果トランジスタ１１のソ
ース・ドレイン電極を介して入力電圧ノード３１
に結合され、また電界効果トランジスタ１２のソ
ース・ドレイン電極を介して接地される。演算増
幅器１０の負入力ノードすなわち反転入力ノード
１０ｂは、キヤパシタ１５および電界効果トラン
ジスタ１４のソース・ドレイン電極を介して接地
され、またもう１つの電界効果トランジスタ１３
のソース・ドレイン電極を介して第２の入力電圧
ノード３２に結合される。演算増幅器の負入力ノ
ード１０ｂは、フイードバツク・トランジスタ１
６を介してそれ自体の出力ノードにも結合され
る。
トランジスタ１１，１３および１７の制御電極
は、クロツク・ノード３３に共通結合され、電界
効果トランジスタ１２，１４および１６の制御電
極は、電源７２と７３の間に結合されたトランジ
スタ９０および９１から成るインバータ回路の出
力端子に共通結合される。トランジスタ９０およ
び９１のゲートは、ノード３３に結合される。
は、クロツク・ノード３３に共通結合され、電界
効果トランジスタ１２，１４および１６の制御電
極は、電源７２と７３の間に結合されたトランジ
スタ９０および９１から成るインバータ回路の出
力端子に共通結合される。トランジスタ９０およ
び９１のゲートは、ノード３３に結合される。
第２の演算増幅器２０は、同様に構成され、そ
の正入力ノードすなわち非反転入力ノード２０ａ
は電界効果トランジスタ２１を介して入力電圧ノ
ード３１に結合され、またもう１つの電界効果ト
ランジスタ２２を介して接地される。同様に、増
幅器２０の負入力ノードすなわち反転入力ノード
２０ｂは、キヤパシタ２５および電界効果トラン
ジスタ２４を介して接地され、また電界効果トラ
ンジスタ２３を介して第２の入力電圧ノード３２
に結合される。演算増幅器２０の負の入力ノード
２０ｂはフイードバツク・トランジスタ２６を介
してその出力ノード２０ｃに結合される。
の正入力ノードすなわち非反転入力ノード２０ａ
は電界効果トランジスタ２１を介して入力電圧ノ
ード３１に結合され、またもう１つの電界効果ト
ランジスタ２２を介して接地される。同様に、増
幅器２０の負入力ノードすなわち反転入力ノード
２０ｂは、キヤパシタ２５および電界効果トラン
ジスタ２４を介して接地され、また電界効果トラ
ンジスタ２３を介して第２の入力電圧ノード３２
に結合される。演算増幅器２０の負の入力ノード
２０ｂはフイードバツク・トランジスタ２６を介
してその出力ノード２０ｃに結合される。
トランジスタ２１，２３および２７の制御電極
は、全てインバータ・トランジスタ９０および９
１の出力ノードに結合され、トランジスタ２２，
２４および２６の制御電極は全てクロツク３３に
結合される。
は、全てインバータ・トランジスタ９０および９
１の出力ノードに結合され、トランジスタ２２，
２４および２６の制御電極は全てクロツク３３に
結合される。
第１図のこれらのトランジスタは２つのグルー
プに分けられ、各グループ内の全てのトランジス
タは同時に導通または非導通状態になる。第１の
グループはトランジスタ１１，１３，１７，２
２，２４および２６から成り、第２のグループは
トランジスタ１２，１４，１６，２１，２３およ
び２７から成る。一方のグループが導通している
とき、他方のグループは非導通であり、逆も同様
である。それが起こる速度を転流周波数と呼ぶ
が、この速度によつてオフセツト記憶モードと信
号処理モードの間で各増幅器が切り換えられる速
度がきまり、逆も同様である。オフセツト記憶モ
ードとは、キヤパシタが増幅器のオフセツト電圧
まで充電されるモードである。信号処理モードと
は、増幅器のオフセツト電圧を相殺するためキヤ
パシタが入力信号と直列に置かれるモードであ
る。
プに分けられ、各グループ内の全てのトランジス
タは同時に導通または非導通状態になる。第１の
グループはトランジスタ１１，１３，１７，２
２，２４および２６から成り、第２のグループは
トランジスタ１２，１４，１６，２１，２３およ
び２７から成る。一方のグループが導通している
とき、他方のグループは非導通であり、逆も同様
である。それが起こる速度を転流周波数と呼ぶ
が、この速度によつてオフセツト記憶モードと信
号処理モードの間で各増幅器が切り換えられる速
度がきまり、逆も同様である。オフセツト記憶モ
ードとは、キヤパシタが増幅器のオフセツト電圧
まで充電されるモードである。信号処理モードと
は、増幅器のオフセツト電圧を相殺するためキヤ
パシタが入力信号と直列に置かれるモードであ
る。
正および負の電圧、すなわち、交査する差動電
圧V1およびV2が同時にノード３１および３２に
印加され、トランジスタ１１，１３，２１および
２３のソースはすべてそれらが結合されているノ
ードの電圧レベルになる。同様に、位相制御ノー
ド３３に、クロツク信号が印加される。
圧V1およびV2が同時にノード３１および３２に
印加され、トランジスタ１１，１３，２１および
２３のソースはすべてそれらが結合されているノ
ードの電圧レベルになる。同様に、位相制御ノー
ド３３に、クロツク信号が印加される。
第１図に回路の動作は、グループ１および２の
トランジスタを、グループ２の全てのトランジス
タが非導通のとき、グループ１の全てのトランジ
スタが導通し、逆も同様となるように、転流周波
数で交互に導通させることによつて行なわれる。
この動作をさらに第２Ａ図、第２Ｂ図、第３Ａ図
および第３Ｂ図に示す。これらの図は、スイツチ
によつて表わされるトランジスタのグループの交
互動作中の回路のみを概略的に示す。第２Ａ図を
参照すると、増幅器１０は、信号処理モードで接
続される。この信号処理モードでは、スイツチ１
１ａ，１３ａおよび１７ａが閉じられ、非反転入
力端子３１が増幅器１０の非反転入力端子に接続
され、反転入力端子３２がキヤパシタ１５を介し
て増幅器１０の反転入力端子に接続され、増幅器
１０の出力端子が出力端子３０に接続される。同
時に、第２Ｂ図に示すように、スイツチ２２ａ，
２４ａおよび２６ａも閉じて、増幅器２０がオフ
セツト記憶モードで接続される。このオフセツト
記憶モードでは、増幅器２０の非反転入力端子は
接地され、増幅器２０の反転入力端子は増幅器２
０の出力端子に接続され、かつキヤパシタ２５を
介して接地される。オフセツト記憶モードでは、
キヤパシタ２５が増幅器２０のオフセツト電圧ま
で充電される。充電電流はスイツチ２２ａを全く
流れず、このスイツチの両端間で電圧スパイクが
発生することが防止される。万一、電圧スパイク
がスイツチ２２ａの両端間で発生した場合、それ
が増幅器２０の非反転入力に結合され、正のフイ
ードバツクによつて増幅器が不安定になる。ま
た、本発明では抵抗性フイードバツクが用いられ
ていないので、キヤパシタ２５は増幅器２０のオ
フセツト電圧まで急速に充電される。キヤパシタ
が完全に充電されるのにかかる時間は、増幅器２
０の出力駆動能力およびスイツチ２４ａおよび２
６ａの抵抗のみによつて制限される。従つて、抵
抗性フイードバツクがないため、本発明ではずつ
と高い転流周波数を得ることができる。
トランジスタを、グループ２の全てのトランジス
タが非導通のとき、グループ１の全てのトランジ
スタが導通し、逆も同様となるように、転流周波
数で交互に導通させることによつて行なわれる。
この動作をさらに第２Ａ図、第２Ｂ図、第３Ａ図
および第３Ｂ図に示す。これらの図は、スイツチ
によつて表わされるトランジスタのグループの交
互動作中の回路のみを概略的に示す。第２Ａ図を
参照すると、増幅器１０は、信号処理モードで接
続される。この信号処理モードでは、スイツチ１
１ａ，１３ａおよび１７ａが閉じられ、非反転入
力端子３１が増幅器１０の非反転入力端子に接続
され、反転入力端子３２がキヤパシタ１５を介し
て増幅器１０の反転入力端子に接続され、増幅器
１０の出力端子が出力端子３０に接続される。同
時に、第２Ｂ図に示すように、スイツチ２２ａ，
２４ａおよび２６ａも閉じて、増幅器２０がオフ
セツト記憶モードで接続される。このオフセツト
記憶モードでは、増幅器２０の非反転入力端子は
接地され、増幅器２０の反転入力端子は増幅器２
０の出力端子に接続され、かつキヤパシタ２５を
介して接地される。オフセツト記憶モードでは、
キヤパシタ２５が増幅器２０のオフセツト電圧ま
で充電される。充電電流はスイツチ２２ａを全く
流れず、このスイツチの両端間で電圧スパイクが
発生することが防止される。万一、電圧スパイク
がスイツチ２２ａの両端間で発生した場合、それ
が増幅器２０の非反転入力に結合され、正のフイ
ードバツクによつて増幅器が不安定になる。ま
た、本発明では抵抗性フイードバツクが用いられ
ていないので、キヤパシタ２５は増幅器２０のオ
フセツト電圧まで急速に充電される。キヤパシタ
が完全に充電されるのにかかる時間は、増幅器２
０の出力駆動能力およびスイツチ２４ａおよび２
６ａの抵抗のみによつて制限される。従つて、抵
抗性フイードバツクがないため、本発明ではずつ
と高い転流周波数を得ることができる。
転流サイクルの前半の終りに、スイツチ１１
ａ，１３ａ，１７ａ，２２ａ，２４ａ、および１
６ａが開き、グループ２のスイツチ１２ａ，１４
ａ，１６ａ，２１ａ，２３ａ、および２７ａが閉
じるので、増幅器１０は第３Ａ図に示すように、
オフセツト記憶モードに切り換えられ、増幅器２
０は、第３Ｂ図に示すように、信号処理モードに
切り換えられる。キヤパシタ２５は、以前に増幅
器２０のオフセツト電圧まで充電されているが、
増幅器２０の反転入力端子と直列になるように切
り換えられ、その結果キヤパシタ２５に蓄えられ
た電圧は増幅器２０のオフセツト電圧と反対の向
きまたは極性になる。この構成では、入力信号
は、キヤパシタ２５と直列に増幅器２０に結合さ
れ、キヤパシタ２５に逆向きの電圧が蓄えられて
いるためにオフセツト電圧が相殺される。第３Ｂ
図に示すように増幅器２０が信号処理モードにあ
る間、増幅器１０は、第３Ａ図に示すように、オ
フセツト記憶モードにあり、従つて、転流サイク
ルの後半では、キヤパシタ１５が増幅器１０のオ
フセツト電圧まで充電される。１つの転流サイク
ルに対して説明したスイツチのこの交互の開閉サ
イクルは、転流周波数によつて決まる速度で繰り
返えされる。このようにして、本発明は、低レベ
ルの交流信号を増幅しながら、同時に増幅器のオ
フセツト電圧およびオフセツト電圧ドリフトを相
殺する、連続信号経路をもたらす。
ａ，１３ａ，１７ａ，２２ａ，２４ａ、および１
６ａが開き、グループ２のスイツチ１２ａ，１４
ａ，１６ａ，２１ａ，２３ａ、および２７ａが閉
じるので、増幅器１０は第３Ａ図に示すように、
オフセツト記憶モードに切り換えられ、増幅器２
０は、第３Ｂ図に示すように、信号処理モードに
切り換えられる。キヤパシタ２５は、以前に増幅
器２０のオフセツト電圧まで充電されているが、
増幅器２０の反転入力端子と直列になるように切
り換えられ、その結果キヤパシタ２５に蓄えられ
た電圧は増幅器２０のオフセツト電圧と反対の向
きまたは極性になる。この構成では、入力信号
は、キヤパシタ２５と直列に増幅器２０に結合さ
れ、キヤパシタ２５に逆向きの電圧が蓄えられて
いるためにオフセツト電圧が相殺される。第３Ｂ
図に示すように増幅器２０が信号処理モードにあ
る間、増幅器１０は、第３Ａ図に示すように、オ
フセツト記憶モードにあり、従つて、転流サイク
ルの後半では、キヤパシタ１５が増幅器１０のオ
フセツト電圧まで充電される。１つの転流サイク
ルに対して説明したスイツチのこの交互の開閉サ
イクルは、転流周波数によつて決まる速度で繰り
返えされる。このようにして、本発明は、低レベ
ルの交流信号を増幅しながら、同時に増幅器のオ
フセツト電圧およびオフセツト電圧ドリフトを相
殺する、連続信号経路をもたらす。
本発明は特に、集積回路、または大きな集積回
路システムの一部として形成するのに適してい
る。第１図は、本発明をCMOS集積回路の形で
実現したものを詳細に示す。この回路で、トラン
ジスタ１１，１２，１３，１４，１６，１７，２
１，２２，２３，２４，２６および２７はｎチヤ
ネル・トランジスタであり、すなわちそれらのト
ランジスタのゲートに正の電圧がかかる場合に導
通し、それらのゲートが負の電圧に接続される場
合には、開、すなわち非導通状態になる。オフセ
ツト記憶キヤパシタ１５および２５も、同じチツ
プ上に集積することができる。転流周波数は、端
子３３に印加されるクロツク信号として回路に導
入され、ｐチヤネル・トランジスタ９０とｎチヤ
ネル・トランジスタ９１から成るクロツク・イン
バータによつて反転されて、クロツク信号の反転
形を供給する。スイツチ１１，１３，１７，２
２，２４および２６のゲート電極は、端子３３の
クロツク信号を受け取り、スイツチ１２，１４，
１６，２１，２３および２７のゲート電極は、ク
ロツク・インバータからのクロツク信号の反転形
を受け取る。
路システムの一部として形成するのに適してい
る。第１図は、本発明をCMOS集積回路の形で
実現したものを詳細に示す。この回路で、トラン
ジスタ１１，１２，１３，１４，１６，１７，２
１，２２，２３，２４，２６および２７はｎチヤ
ネル・トランジスタであり、すなわちそれらのト
ランジスタのゲートに正の電圧がかかる場合に導
通し、それらのゲートが負の電圧に接続される場
合には、開、すなわち非導通状態になる。オフセ
ツト記憶キヤパシタ１５および２５も、同じチツ
プ上に集積することができる。転流周波数は、端
子３３に印加されるクロツク信号として回路に導
入され、ｐチヤネル・トランジスタ９０とｎチヤ
ネル・トランジスタ９１から成るクロツク・イン
バータによつて反転されて、クロツク信号の反転
形を供給する。スイツチ１１，１３，１７，２
２，２４および２６のゲート電極は、端子３３の
クロツク信号を受け取り、スイツチ１２，１４，
１６，２１，２３および２７のゲート電極は、ク
ロツク・インバータからのクロツク信号の反転形
を受け取る。
増幅器１０は、ｐチヤネル入力トランジスタ６
３および６４とｎチヤネル負荷トランジスタ６６
および６７から成る差動入力手段によつて形成さ
れる。増幅器への反転入力端子は、トランジスタ
６３のゲート電極から構成され、非反転入力端子
はトランジスタ６４のゲート電極から構成され
る。差動入力段の中の直流電流は、ｐチヤネル・
トランジスタ６１から成る電流ミラーと、ｐチヤ
ネル・トランジスタ６０およびｎチヤンネル・ト
ランジスタ６５から成るバイアス回路によつて設
定される。出力段は、ｎチヤネル・トランジスタ
６８およびｐチヤネル・トランジスタ６２から成
るソース・フオロワから構成される。キヤパシタ
６９は、増幅器が無条件に安定になるようにする
ための、周波数補償に使用される。増幅器２０
は、第１図に示すように、増幅器１０と同等であ
る。増幅器１０および２０は、端子７０および７
４でそれぞれ正の電流に接続され、端子７１およ
び７５でそれぞれ負の電源に接続される。正およ
び負の電源電圧は、大きさが同じで極性が逆にな
るように選ばれ、従つて、接地基準電圧はこの２
つの電圧のちようど中間になる。１つの電源しか
必要でない応用分野では、接地基準電圧を、１つ
の電源電圧のちようど１／２に相当する電圧に設
定することができる。
３および６４とｎチヤネル負荷トランジスタ６６
および６７から成る差動入力手段によつて形成さ
れる。増幅器への反転入力端子は、トランジスタ
６３のゲート電極から構成され、非反転入力端子
はトランジスタ６４のゲート電極から構成され
る。差動入力段の中の直流電流は、ｐチヤネル・
トランジスタ６１から成る電流ミラーと、ｐチヤ
ネル・トランジスタ６０およびｎチヤンネル・ト
ランジスタ６５から成るバイアス回路によつて設
定される。出力段は、ｎチヤネル・トランジスタ
６８およびｐチヤネル・トランジスタ６２から成
るソース・フオロワから構成される。キヤパシタ
６９は、増幅器が無条件に安定になるようにする
ための、周波数補償に使用される。増幅器２０
は、第１図に示すように、増幅器１０と同等であ
る。増幅器１０および２０は、端子７０および７
４でそれぞれ正の電流に接続され、端子７１およ
び７５でそれぞれ負の電源に接続される。正およ
び負の電源電圧は、大きさが同じで極性が逆にな
るように選ばれ、従つて、接地基準電圧はこの２
つの電圧のちようど中間になる。１つの電源しか
必要でない応用分野では、接地基準電圧を、１つ
の電源電圧のちようど１／２に相当する電圧に設
定することができる。
第１図に示す回路は、本発明を実現するための
可能な方法の１つにすぎない。トランジスタまた
はスイツチに対する別の実施形態など別の構成が
可能である。転流周波数は、回路設計者が選ぶこ
とができ、それぞれの用途に応じて変えることが
できる。一般的には、転流周波数は、増幅される
信号の最高周波数成分よりもずつと高くなるよう
に選ぶ。転流増幅器の後に、簡単な低域フイルタ
を設けて、スイツチング・ノイズを除去すること
ができる。キヤパシタはオフセツト電圧を長時間
記憶する必要がないので、転流周波数を高くする
と、必要なオフセツト記憶キヤパシタの寸法も減
少する。
可能な方法の１つにすぎない。トランジスタまた
はスイツチに対する別の実施形態など別の構成が
可能である。転流周波数は、回路設計者が選ぶこ
とができ、それぞれの用途に応じて変えることが
できる。一般的には、転流周波数は、増幅される
信号の最高周波数成分よりもずつと高くなるよう
に選ぶ。転流増幅器の後に、簡単な低域フイルタ
を設けて、スイツチング・ノイズを除去すること
ができる。キヤパシタはオフセツト電圧を長時間
記憶する必要がないので、転流周波数を高くする
と、必要なオフセツト記憶キヤパシタの寸法も減
少する。
Ｆ 発明の効果
本発明の回路によれば、増幅器のオフセツト電
圧誤差が自動的に補償され、補正され、かつ増幅
器のオフセツト電圧およびオフセツト電圧ドリフ
トによつて導入される誤差を減らしながら低レベ
ルの交流信号を増幅できる。
圧誤差が自動的に補償され、補正され、かつ増幅
器のオフセツト電圧およびオフセツト電圧ドリフ
トによつて導入される誤差を減らしながら低レベ
ルの交流信号を増幅できる。
第１Ａ図及び第１Ｂ図は、本発明の原理に従つ
て構成されたオフセツト補正増幅回路を示す図、
第２Ａ図および第２Ｂ図は、第１の動作状態にあ
る時の２つの増幅器の接続状態を示す図、第３Ａ
および第３Ｂ図は、第２の動作状態にある時の２
つの増幅器の接続状態を示す図である。 １０，２０……増幅器、１１，１２，１３，１
４，１６，１７，２１，２２，２３，２４，２
６，２７……トランジスタ、１５，２５……キヤ
パシタ、３０……出力ノード、３１，３２……入
力ノード。
て構成されたオフセツト補正増幅回路を示す図、
第２Ａ図および第２Ｂ図は、第１の動作状態にあ
る時の２つの増幅器の接続状態を示す図、第３Ａ
および第３Ｂ図は、第２の動作状態にある時の２
つの増幅器の接続状態を示す図である。 １０，２０……増幅器、１１，１２，１３，１
４，１６，１７，２１，２２，２３，２４，２
６，２７……トランジスタ、１５，２５……キヤ
パシタ、３０……出力ノード、３１，３２……入
力ノード。
Claims (1)
- 【特許請求の範囲】 １ それぞれ正入力及び負入力並びに出力を有す
る第１及び第２の演算増幅器と、 正及び負の電圧入力手段と、 上記正電圧入力手段と上記第１の演算増幅器の
正入力との間に接続された第１スイツチ手段と、 一方の電極が上記第１の演算増幅器の負入力に
接続された第１のキヤパシタと、 上記負電圧入力手段と上記キヤパシタの他方の
電極との間に接続された第２スイツチ手段と、 上記第１の演算増幅器の出力と上記負入力との
間に接続された第３スイツチ手段と、 上記第１の演算増幅器の正入力と接地点との間
に接続された第４スイツチ手段と、 上記キヤパシタの上記他方の電極と接地点との
間に接続された第５スイツチ手段と、 上記正電圧入力手段と上記第２の演算増幅器の
正入力との間に接続された第６スイツチ手段と、 一方の電極が上記第２の演算増幅器の負入力に
接続された第２のキヤパシタと、 上記負電圧入力手段と上記第２のキヤパタの他
方の電極との間に接続された第７スイツチ手段
と、 上記第２の演算増幅器の出力とその負入力との
間に接続された第８スイツチ手段と、 上記第２の演算増幅器の正入力と接地点との間
に接続された第９スイツチ手段と、 上記第２のキヤパシタの上記他方の電極と接地
点との間に接続された第10スイツチ手段と、 上記第１、第２、第８、第９及び第10のスイツ
チ手段と、上記第３、第４、第５、第６及び第７
のスイツチ手段とを交互にオンにするクロツク手
段と を有する増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/857,651 US4707667A (en) | 1986-04-30 | 1986-04-30 | Offset corrected amplifier |
| US857651 | 1986-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261205A JPS62261205A (ja) | 1987-11-13 |
| JPH0585085B2 true JPH0585085B2 (ja) | 1993-12-06 |
Family
ID=25326447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064481A Granted JPS62261205A (ja) | 1986-04-30 | 1987-03-20 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4707667A (ja) |
| EP (1) | EP0243792B1 (ja) |
| JP (1) | JPS62261205A (ja) |
| DE (1) | DE3768847D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170470A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 定電圧発生回路およびレギュレータ回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884039A (en) * | 1988-09-09 | 1989-11-28 | Texas Instruments Incorporated | Differential amplifier with low noise offset compensation |
| FR2754405B1 (fr) * | 1996-10-08 | 1998-12-18 | Dolphin Integration Sa | Montage a faible bruit d'un amplificateur |
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP4629279B2 (ja) * | 2001-08-17 | 2011-02-09 | 富士通セミコンダクター株式会社 | オフセットキャンセル機能を有するオペアンプ |
| DE10303427A1 (de) | 2002-02-06 | 2003-10-16 | Nec Corp Tokio Tokyo | Verstärker-Schaltung, Treiber-Schaltung für ein Anzeigegerät , tragbares Telefon und tragbares elektronisches Gerät |
| JP4040575B2 (ja) * | 2003-12-19 | 2008-01-30 | 三菱電機株式会社 | 電圧発生回路 |
| EP1758243A1 (en) * | 2005-08-26 | 2007-02-28 | Acqiris SA | Low offset Sample-and-Hold and Amplifier |
| CN103066926B (zh) * | 2012-12-11 | 2015-08-19 | 中国人民解放军海军工程大学 | 用于积分电路的自动数字稳零电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1239213A (ja) * | 1967-07-12 | 1971-07-14 | ||
| US3936759A (en) * | 1974-04-17 | 1976-02-03 | The United States Of America As Represented By The Secretary Of The Air Force | Offset reduction apparatus for analog circuits |
| US3988689A (en) * | 1975-02-07 | 1976-10-26 | National Semiconductor Corporation | Offset corrected amplifier |
| US4209717A (en) * | 1977-11-07 | 1980-06-24 | Litton Industrial Products, Inc. | Sample and hold circuit |
| US4190805A (en) * | 1977-12-19 | 1980-02-26 | Intersil, Inc. | Commutating autozero amplifier |
| US4211939A (en) * | 1978-03-09 | 1980-07-08 | Furman Anatoly V | Operational amplifier with switching error elimination |
| US4229703A (en) * | 1979-02-12 | 1980-10-21 | Varian Associates, Inc. | Zero reference and offset compensation circuit |
| JPS6244597Y2 (ja) * | 1979-12-05 | 1987-11-26 | ||
| US4374362A (en) * | 1981-02-17 | 1983-02-15 | Sys-Tec, Inc. | Instrument zeroing circuit |
| DE3369615D1 (en) * | 1982-07-30 | 1987-03-05 | Toshiba Kk | Differential voltage amplifier |
| CH659745A5 (de) * | 1983-06-08 | 1987-02-13 | Landis & Gyr Ag | Verstaerker mit niedriger offset-spannung. |
-
1986
- 1986-04-30 US US06/857,651 patent/US4707667A/en not_active Expired - Lifetime
-
1987
- 1987-03-20 JP JP62064481A patent/JPS62261205A/ja active Granted
- 1987-04-14 EP EP87105553A patent/EP0243792B1/en not_active Expired
- 1987-04-14 DE DE8787105553T patent/DE3768847D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170470A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 定電圧発生回路およびレギュレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62261205A (ja) | 1987-11-13 |
| DE3768847D1 (de) | 1991-05-02 |
| EP0243792B1 (en) | 1991-03-27 |
| EP0243792A1 (en) | 1987-11-04 |
| US4707667A (en) | 1987-11-17 |
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