JPH0585988B2

JPH0585988B2 -

Info

Publication number: JPH0585988B2
Application number: JP57192822A
Authority: JP
Inventors: Takashi Tabei
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-11-02
Filing date: 1982-11-02
Publication date: 1993-12-09
Also published as: JPS5982695A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶素子に関する。

〔従来技術〕

第１図は、従来の半導体記憶素子の一例である
半導体ダイナミツクRAM素子を示す概略ブロツ
ク図である。

同図において、１はメモルセルアレイであり、
メモリセル（例えば１のMOSトランジスタとキ
ヤパシタから成る回路）をＮ行×Ｍ列のマトリク
ス状に配列してなる。２は行デコーダであり、メ
モリセルアレイ１の行選択を行う。３はセンスア
ンプ部であり、メモリセル１の各列に対応したＭ
個のセンスアンプから成る。４は列デコーダであ
り、センスアンプ部３内のセンスアンプの選択
（列選択）を行う。５はアドレスバツフアであり、
アドレスピンA₀〜A₈と行、列デーダ２，４との
インタフエースをとる。例えば、TTLレベルで
入力されるアドレス信号をMOSレベルの信号に
変換する働きをする。６は内部バス８に読み出さ
れるデータをラツチし、TTLレベル信号に変換
してデータ出力ピンD_putへ出力する出力ラツチで
ある。７は入力ラツチで、データ入力ピンD_ioに
TTLレベル信号として入力されるデータをラツ
チし、それをMOSレベル信号に変換して内部バ
ス８に乗せる。９はタイミング発生回路であり、
RAS（行アドレスストローブ）、（列アドレ
スストローブ）、（書込みイネーブル）の各
クロツクピンの状態にしたがつて、アドレス・デ
コード、読み／書きストローブ、入出力データの
ゲート等のための種々のタイミング信号を前記の
１〜７の各部へ供給する。なお、前記行デコーダ
２は行アドレスワード（ここでは８ビツトとす
る）をラツチするためのラツチ回路を内蔵し、ま
た列デコーダ４は列アドレスワード（ここでは10
ビツトとする）をラツチするためのラツチ回路を
内蔵している。

次に動作について簡単に説明する。

読出しサイクルでは、クロツクピンが立
ち下がると、アドレスピンA₀〜A₈上のアドレス
信号のうち、下位８位ビツト（A₀〜A₇）が行ア
ドレスワードとして行デコーダ２内のラツチ回路
にラツチされ、最上位の１ビツト（A₈）が列ア
ドレスワードの最上位ビツトとして列デコーダ４
内の１つのラツチ回路にラツチされる。行デコー
ダ２はラツチした行アドレスワードをデコード
し、メモリセルアレイ１の１つの行を選択する。
選択された行上のＭ（1024）個のメモリセル記憶
データは、対応ビツト線を通じてセンスアンプ部
３内の対応の各センスアンプによつてセンスされ
る。

その後、クロツクピンが立ち下がると、
アドレスピンA₀〜A₈にセツトアツプされたアド
レス信号が列アドレスワードの下位９ビツトとし
て、列デコーダ４内のラツチ回路にラツチされ
る。これで、10ビツトの列アドレスワードが列デ
コーダ４にラツチ済みとなる。列デコーダ４はラ
ツチした列アドレスワードをデコードし、センス
アンプ部３の１つのセンスアンプを選択し（列選
択）し、そのセンスアンプよりセンスデータを内
部バス８へ出力される。内部バス８上のデータは
出力ラツチ６にラツチされ、読出しデータとして
データ出力ピン６に出る。

書込みサイクルの場合は、クロツクピン
の立ち下がりにより行アドレスワードと列アドレ
スワードの最上位１ビツトが行デコーダ２と列デ
コーダ４にラツチされ、行選択が行われる。つい
で、クロツクピンが立ち下がり、データ入力
ピンD_ioより入力される書込みデータが入力ラツ
チ７にラツチされ、内部バス８に乗せられる。ク
ロツクピンが立ち上がらないうちにクロツク
ピンが立ち下がり、アドレスピンA₀〜A₈上
の列アドレスワードの下位９ビツトが列デコーダ
４にラツチされる。列デコーダ４はラツチした列
アドレスワードをデコードし、センスアンプ部８
の１つのセンスアンプを選択する。この選択され
たセンスアンプは、それに接続されたビツト線を
内部バス８上の書込みデータにしたがつて駆動す
る。これにより、同ビツト線上のＮ個のメモリセ
ルの中、行デコーダ入力で選択されている１つの
メモリセルに書込みが行われる。

通常、これ以外にも種々の動作サイクルがある
が、説明は省略する。

上例のように、半導体記憶素子は１回のアクセ
スで読み書きできるデータは１ビツト、または数
ビツト（せいぜい４ビツトか８ビツト）である。
そこで、このような半導体記憶素子を用いて記憶
装置を構成する場合には、通常、多数の半導体記
憶素子でアレイを組み、同アレイ上の複数の半導
体記憶素子を同時にアクセスすることにより、16
ビツト、32ビツト、64ビツト等のより広い幅を持
つデータを１度に読み書きする。しかし、このよ
うにしても、１回のアクセスで読み書きできるデ
ータは、全記憶データに比較して極めて限られた
ものとなる。

また前記の例のように、従来の半導体記憶素子
はそれ自体にはデータ検索の機能はないため、そ
れを用いて構成した記憶装置もデータ検索機能は
なかつた。

したがつて、データベースマシン等では、デー
タを検索する場合、記憶装置からある幅でデータ
を順に読み出し、それを演算装置を用いて比較デ
ータと比較する方法をとらざるを得なかつた。こ
のため、大量のデータについて検索するには、記
憶装置を非常に多数回アクセスする必要があり、
検索処理に長時間を要するという問題があつた。

〔発明の目的〕

本発明の目的は、記憶データの検索を容易にし
た半導体記憶素子を提供することを目的とする。

本発明のもう１つの目的は、データベースマシ
ン等の記憶装置用の記憶素子として最適な半導体
記憶素子を提供するにある。

〔発明の概要〕

本発明によれば、データの記憶、読出しおよび
書込みの機能だけでなく、データ検索のための機
能も半導体記憶素子に組み込まれる。このデータ
検索機能のための要素として、本発明では少なく
とも、外部より入力される比較データを保持する
ラツチ回路と、メモリセルから読み出されたデー
タと前記比較データとを比較する比較回路と、外
部より入力されるマスクデータを保持するラツチ
回路と、前記マスクデータに従つて、前記メモリ
からのデータと比較データとの比較すべきビツト
位置をマスクするマスク回路とが、半導体記憶素
子に付加される。

〔発明の実施例〕

第２図は、本発明の一実施例である半導体ダイ
ナミツクRAM素子を示す概略ブロツク図であ
る。

符号１〜９、A₀〜A₈、、、、
D_io、D_putは第１図の同符号の部分と同一である。
ただし、センスアンプ部３は、後述するようなゲ
ートが追加されている。

本素子には、データ検索機能のために、比較デ
ータラツチ部１０、マスクデータラツチ部１１、
マスク論理部１２、コンパレータ１３、検索制御
部１４を新たに備える。また新しい外部ピンとし
て、検索モード指定用のモードピンを備
える。本素子は外部ピンの本数を極力減らすため
に、後述のように比較データとマスクデータの入
力をデータ入力ピンD_ioから行うようにし、また、
比較結果をデータ出力ピンD_putより出力するよう
にしている。

符号１０〜１２，１４の各部の詳細を第３図に
よつて説明する。

３₀〜３_M-1はセンスアンプ部３内のセンスアン
プであり、それぞれの回路構成およびメモリセル
アレイ１との接続は第１図の従来例の場合と同一
である。比較データラツチ部１０は、Ｍ個のラツ
チ１０₀〜１０_M-1から成り、これらラツチはメモ
リセルアレイ１の各列に１対１に対応付けられて
いる。１１₀〜１１_M-1はマスクデータラツチ部１
１を構成するラツチであり、メモリセルアレイ１
の各列に１対１に対応付けられている。前記のラ
ツチ１０₀〜１０_M-1，１１₀〜１１_M-1のそれぞれ
には、列デコーダ４の出力線４₀〜４_M-1の中の対
応する１本が接続されている。センスアンプ３₀
〜３_M-1の選択（列選択）は、通常のRAMモード
では従来と同様に列デコーダ４によつて行うが、
後述の検索モードでは列選択を抑止する必要があ
る。そこで列デコーダ４の出力線４₀〜４_M-1は、
モードピンで制御されるアンドゲート１
５₀〜１５_M-1を通じてセンスアンプ３₀〜３_M-1へ
接続するようになつている。この点だけが、従来
例のセンスアンプ部と異なる。

検索制御部１４は２つのゲート１４Ａ，１４Ｂ
から成る。ゲート１４Ａの入力にはメモリセルア
レイ１の＃０行に対応する行デコーダ２の出力線
２₀、クロツクピン、およびモードピン
MODEが接続され、これら３つの入力がすべて
低レベルになつた時に同ゲート１４Ａはその出力
線１４ａを高レベルにする。この出力線１４ａは
マスクデータをラツチするためのラツチ１１₀〜
１１_M-1に接続される。ゲート１４Ｂの入力には
メモリセルアレイ１の＃１行に対応の行デコーダ
２の出力線２₁、クロツクピン、およびモー
ドピンが接続され、これら３入力が同時
に低レベルになると出力線１４ｂが高レベルにな
る。この出力線１４ｂは比較データをラツチする
ためのラツチ１０₀〜１０_M-1に接続される。

マスク論理１２は、Ｍ対のアンドゲート、つま
り、１２A₀と１２B₀，１２A₁と１２B₁、……、
１２A_M-1と１２B_M-1のアンドゲートの対から成
る。メモリセルアレイ１の＃０列に対応するアン
ドゲート１２A₀，１２B₀には、ラツチ１０₀の出
力線、センスアンプ３₀の出力線とラツチ１１₀の
出力線とのアンドをとる。各アンドゲート１２
A₀，１２B₀の出力線はコンパレータ１３のX₀，
Y₀入力に接続される。同様に、＃Ｍ−１列に対
応するアンドゲート１２A_M-1，１２B_M-1はラツ
チ１０_M-1の出力線、センスアンプ３_M-1の出力線
とラツチ１１_M-1の出力線とのアンドをとる。ア
ンドゲート１２A_M-1，１２B_M-1の出力線はコン
パレータ１３のX_M-1，Y_M-1入力に接続される。
なお、アンドゲート１２B₀〜１２B_M-1に接続さ
れるセンスアンプ３₀〜３_M-1の出力線には、列デ
コーダ４の出力線４₀〜４_M-1でゲートされる前の
センスデータが現われる（内部バス８へは、セン
スアンプ３₀〜３_M-1のセンスデータは列デコーダ
出力線でゲートされてから送出される）。

コンパレータ１３の出力線１３ａは、モードピ
ンが高レベルの時（通常のRAMモード
時）はフローテイング状態である。モードピン
MODEが低レベルの時（検索モード時）、クロツ
クピンが低レベルになると比較結果が出力
線１３ａに出力される。

第４図は、コンパレータ１３の詳細図であり、
メモリセルアレイ１の列数が1024（＝1K）の場合
について示してある。

１３₀〜１３₁₂₇は８ビツト同志の一致比較を調
べる一致比較回路である。いずれも同一構成であ
るので、一致比較回路１３₀の回路構成だけを代
表させて示してある。アンドゲート５４の出力
は、３ステートゲート５５に入力される。この３
ステートゲート５５は、モードピンが低
レベルでクロツクピンが高レベルの時のみ
アクテイブとなり、アンドゲート５４の出力レベ
ルを出力線１３_aに出す。モードピンが高
レベルの時、またはクロツクピンが低レベ
ルの時は、この３ステートゲート５５の出力はフ
ローテイング状態となる。

なお、比較結果の出力用ピンを別に設けるなら
ば、コンパレータ１３の出力をそのピンに直接続
いでもよい。また、この例では一致比較を行うよ
うになつているが、Ｘ＞Ｙ，Ｘ＜Ｙなどの大小比
較をも行うようにコンパレータ１３を構成しても
よい。

また、モードピンを設ける代りに、ラ
ツチを追加し、クロツクピン，，の
状態の組合せによつてこのラツチの状態を設定す
るようにし、このラツチの出力をモードピン
MODEとみなして利用することも可能である。

次に、本実施例の半導体ダイナミツクRAM素
子の動作を説明する。

モードピンを高レベルにした場合は、
アンドゲート１５₀〜１５_M-1は開いた状態とな
り、列デコーダ４の出力線４₀〜４_M-1のレベルは
そのままセンスアンプ３₀〜３_M-1に入力し、列選
択が可能となる。また、コンパレータ１３の出力
線１３_aはフローテイング状態となる。したがつ
て、従来と同様のRAMモードで動作し、読出し
サイクルで記憶データの読出し、書込みサイクル
でデータの書込みを１ビツト単位で行うことがで
きる。

モードピンを低レベルにすると検索モ
ードになり、書込みサイクルで比較データやマス
クデータの書込み、読出しサイクルで記憶データ
の検索を実行できる。以下、検索モードにおける
書込みサイクルと読出しサイクルの動作について
詳述する。尚、タイミング発生回路９の動作は
RAMモード時と同じである。

書込みサイクルメモリセルアレイ１の＃０行、および＃０列を
指定するアドレス信号をアドレスピンA₀〜A₈に
セツトアツプし、クロツクピンを立ち下げ
ると、行アドレスワード（A₀〜A₇）が行デコー
ダ２内のラツチにラツチされ、行デコーダ２の
＃０行対応の出力線２０が低レベルになる。ま
た、列アドレスワードの最上位ビツト（A₈）が
列デコーダ４内のラツチにラツチされる。

＃０列に対するマスクデータ（１ビツト）をデ
ータ入力ピンD_ioにセツトアツプしてから、クロ
ツクピンを立ち下げると、そのマスクデータ
が入力ラツチ７でラツチされ内部バス８に乗せら
れる。アドレスピンA₀〜A₈に＃０列を指定する
アドレス信号をセツトアツプしてクロツクピン
CASを立ち下げ、列デコーダ４内のラツチに列
アドレスワードの下位９ビツトをラツチさせる。
これで10ビツトの列アドレスワード（ここでは
＃０列を指定している）の全体がラツチされ、列
デコーダ４は出力線４₀に高レベルを出力する。
この時、ゲート１４Ａの出力線１４_aは高レベル
であるから、＃０列に対応のマスクデータラツチ
用のラツチ１１₀に内部バス８上のデータがラツ
チされる。なお、この時点では、コンパレータ１
３の出力線１３_aはフローテイング状態であり、
内部バス８とは論理的に切り離されている。ま
た、アンドゲート１５₀〜１５_M-1は閉じた状態で
あるから、センスアンプ３₀は選択されず内部バ
ス８とは切り離されており、内部バス８上のデー
タによつて対応のメモリセルの記憶データが書き
替えられることはない。

このようにして、＃０列に対するマスクデータ
がラツチ１１₀に書き込まれる。

以下、列アドレスを順次変更しながら書込みサ
イクルを実行することにより、＃１列〜＃Ｍ−１
列に対応のマスクデータをラツチ１１₁〜１１_M-1
に書き込むことができる。勿論、マスクデータの
一部ビツトを書き替えるのであれば、そのビツト
についてのみ書込みを行えばよい。

マスクデータの書込みを終了すると、今度は行
アドレスの指定を＃１行に切り替えて同様の書込
みサイクルを実行し、比較データの書込みを行
う。この場合は、ゲート１４Ｂの出力線１４ｂが
高レベルになるので、データ入力ピンD_io、入力
ラツチ７を介して内部バス８に乗せられた比較デ
ータが、その時の列アドレスワードで指定される
ラツチ１０₀〜１０_M-1の１つに書き込まれる。列
アドレスの指定を＃０列から＃Ｍ−１列まで順次
切り替えることにより、ラツチ１０₀〜１０_M-1の
すべてに比較データを書き込む。なお、この時
も、コンパレータ１３とセンスアンプ３₀〜３_M-1
は内部バス８から切り離される。また、比較デー
タの一部ビツトだけ書き替えるのであれば、その
ビツトについてのみ書込みを行うだけでよいこと
は勿論である。

読出しサイクルアドレスピンA₀〜A₇をセツトアツプしてクロ
ツクピンを立ち下げると、行デコーダ２は
行アドレスワードをラツチし、行選択を行う。メ
モリセルアレイ１の選択された行上のＭ個のメモ
リセルの記憶データがセンスアンプ３₀〜３_M-1で
センスされ、そのセンスデータがアンドゲート１
２B₀〜１２B_M-1に入力する。このＭビツトのセ
ンスデータは、ラツチ１１₀〜１１_M-1の出力デー
タ（マスクビツト）とアンドをとられてコンパレ
ータ１３のY₀〜Y_M-1入力に印加される。また、
コンパレータ１３のX₀〜X_M-1入力には、ラツチ
１０₀〜１０_M-1の出力データ（比較データビツ
ト）とマスクビツトとのアンドがアンドゲート１
２A₀〜１２A_M-1を通じて供給される。したがつ
て、Ｍビツトのセンスデータの中、マスクビツト
が“１”のビツトについてのみコンパレータ１３
で一致比較が行われる。

次に、クロツクピンを立ち下げると、コ
ンパレータ１３の出力線１３_aに比較結果が出力
され、これは内部バス８を介して出力ラツチ６に
ラツチされ、データ出力ピンD_putに出力される。
この時、列デコーダ４の出力線４₀〜４_M-1はアン
ドゲート１５₀〜１５_M-1によつてセンスアンプ３
_０〜３_M-1から切り離されており、いずれのセンス
アンプによるセンスデータは内部バス８には出な
い。また、ゲート１４Ａ，１４Ｂの出力線１４_a，
１４_bは常に低レベルであるから、ラツチ１０₀〜
１０_M-1，１１₀〜１１_M-1の状態は不変である。
したがつて、クロツクピンの立ち下げ時の
アンドレスピンA₀〜A₈の状態は任意でよい。

このように、検索モードの読出しサイクルで
は、指定した行のＭ個のメモリセルの記憶データ
の中、マスクビツトを“１”にしたビツトについ
て比較データとの一致比較が行われる。即ち本実
施例の半導体ダイナミツクRAM素子は、素子自
体にデータ検索の機能を備えている。このような
素子を用いれば、データ検索を極めて効率良く、
短時間で行うことができる。これについて以下に
説明する。

半導体記憶素子を用いて記憶装置を構成する場
合、一般に、第５図に示すように半導体記憶素子
２００をｎ行×ｍ列のマトリクスに配列して、ｎ
×ｍ×Ｎ×Ｍビツトの容量のメモリアレイを組
む。普通、列数ｍを１ワードのビツト数にあわせ
る。例えば、１バイト当りパリテイビツトを１ビ
ツト付加し、１ワードを８バイトとすると、ｍ＝
72に選ぶ。ワードの読み書きは、メモリアレイ中
の１行を選択し、同行上のｍ個の半導体記憶素子
２００を同じ行アドレスと列アドレスを指定して
一勢にアクセスすることにより行う。

従来のこのような記憶装置に記憶されているデ
ータの検索は、プロセツサ側で記憶データを１ワ
ードずつ読み出し、演算装置で比較データと比較
することにより行つていた。したがつて、記憶装
置をアクセスする回数が極めて多く、データ検索
に長い時間を必要としていた。

これに対し、前記実施例のような本発明の半導
体記憶素子でメモリアレイを組んだ場合、データ
検索時間を大幅に短縮できる。例えば、全半導体
記憶素子２００に比較データとマスクデータを予
め書き込む。この書込みは、全半導体記憶素子２
００に対し、同一の行アドレスと列アドレスを指
定しながら検索モードの書込みサイクルで一勢に
行うことができるので、短時間で実行できる。そ
の後、全半導体記憶素子について、同一の行アド
レスを指定して検索モードの読出しサイクルを行
わせることにより、１回のアクセスでｎ×Ｍワー
ドのデータ検索を実行でき、Ｎ回のアクセスで全
ワードについてのデータ検索を実行できる。従来
はｎ×Ｎ×Ｍ回のアクセスが必要であつたから、
データ検索時間を約（ｎ×Ｍ）分の１に短縮でき
る。一般にｎ×Ｍは10³〜10⁶のオーダであるか
ら、データ検索時間の短縮効果は著しい。

このように、本発明による半導体記憶素子は、
データベースマシン用の記憶装置に用いるのに最
適である。

第６図は本発明の半導体記憶素子を用いて、デ
ータ検索を行う場合の具体例を示す図である。メ
モリセルアレイ１の列方向に項番Ｎ、項目１、…
…、項目４の欄が配置され、データが格納されて
いる。ここで、項目２の欄が“Ｂ”の項番を検索
する場合について説明する。書込みサイクルにお
いて、まず、マスクデータラツチ部１１の項番
Ｎ、項目１、項目３、項目４に該当するビツトに
“０”、項目２に該当するビツトに“１”のマスク
データを書込む。マスクデータの書込みが終了す
ると、今度は比較データラツチ部１０の項目２に
該当する箇所に“Ｂ”を書込む。次に、読出しサ
イクルにおいて、メモリセルアレイ１のデータを
項番Ｎ＝１の行から順次指定して読出すことによ
り、項目２だけの比較データとの一致比較をコン
パレータ１３で行うことができる。

なお、本発明はスタテイク型のメモリセルを用
いた半導体スタテイツクRAM素子にも同様に適
用できる。また、１回のアクセスで複数ビツトの
データを読み書きする素子にも同様に本発明を適
用することができる。さらに、素子の具体的な回
路構成は前記実施例の構成のみに限定されるもの
ではなく、適宜変更が許される。

〔発明の効果〕

以上説明したように、本発明の半導体記憶素子
はマスク論理を備えたデータ検索機能を内蔵して
いるため、データベースの任意項目のデータの検
索を記憶素子内で高速に行うことが可能であり、
特にデータベースマシン用の記憶装置を構成する
ための記憶素子として最適である。

【図面の簡単な説明】

第１図は従来の半導体ダイナミツクRAM素子
の概略ブロツク図、第２図は本発明に係る半導体
ダイナミツクRAM素子の概略ブロツク図、第３
図は第２図中のセンスアンプ部、比較データラツ
チ部、マスクデータラツチ部、マスク論理部およ
び検索制御部の詳細構成図、第４図は第２図中の
コンパレータの詳細構成図、第５図はメモリアレ
イの説明図、第６図は本発明の半導体記憶素子を
用いてデータ検索を行う場合の具体例を示す図で
ある。１……メモリセルアレイ、２……行デコーダ、
３……センスアンプ部、３₀〜３_M-1……センスア
ンプ、４……列デコーダ、５……アドレスバツフ
ア、６……出力ラツチ、７……入力ラツチ、８…
…内部バス、９……タイミング発生回路、１０…
…比較データラツチ部、１０₀〜１０_M-1……ラツ
チ、１１……マスクデータラツチ部、１１₀〜１
１_M-1……ラツチ、１２……マスク論理、１３…
…コンパレータ、１４……検索制御部、A₀〜A₈
……アドレスピン、D_io……データ入力ピン、
D_put……データ出力ピン、，，……
クロツクピン、……モードピン。

Claims

【特許請求の範囲】１多数のメモリセルからなるメモリセル群を有
し、通常のランダムアクセスメモリ（RAM）と
して動作する構成をとる半導体記憶素子におい
て、通常のRAMとして動作する構成の他に、外
部より入力される比較データを保持するラツチ回
路と、前記メモリセルから読み出されたデータと
前記比較データとを比較する比較回路と、外部よ
り入力されるマスクデータを保持するラツチ回路
と、前記マスクデータに従つて、前記メモリから
読み出されたデータと前記比較データとの比較す
べきビツト位置をマスクするマスク回路とを設
け、モード切替えによりこれら回路の機能を有効
あるいは無効とすることを特徴とする半導体記憶
素子。２通常の書込みデータと比較データを同一の外
部ピンより入力するようにしたことを特徴とする
特許請求の範囲第１項記載の半導体記憶素子。３通常の書込みデータ、比較データおよびマス
クデータを同一の外部ピンより入力するようにし
たことを特徴とする特許請求の範囲第１項の半導
体記憶素子。４通常の読出しデータと比較結果を同一の外部
ピンより出力するようにしたことを特徴とする特
許請求の範囲第１項または第２項記載の半導体記
憶素子。５メモリセルをＮ行×Ｍ列のマトリクス状に配
列して成るメモリセルアレイと、アドレスピンか
ら入力される行アドレス情報をデコードして前記
メモリセルアレイの１つの行を選択する行デコー
ダと、アドレスピンから入力される列アドレス情
報をデコードして前記メモリセルアレイの１つの
列を選択する列デコーダと、前記メモリセルアレ
イの各列に対応付けられたＭ個のセンスアンプ
と、内部バスと、この内部バスとデータ入力ピン
およびデータ出力ピンとのインタフエースをとる
回路手段と、クロツクピンの状態にしたがつて読
出しサイクルまたは書込みサイクルに必要なタイ
ミング信号を前記の行デコーダ、列デコーダ、セ
ンスアンプ、および回路手段に供給するタイミン
グ発生回路とを有し、読出しサイクル時には、前
記メモリセルアレイの前記行デコーダで選択され
た行上のＭ個のメモリセルの記憶データを前記各
センスアンプでセンスし、前記列デコーダで選択
された列に対応の前記センスアンプよりそれがセ
ンスしたデータを前記内部バスに出力し、この内
部バス上のデータを前記回路手段を通じてデータ
出力ピンへ出力し、書込みサイクル時には、前記
データ入力ピンより入力されたデータを前記回路
手段により前記内部バスへ乗せ、前記メモリセル
アレイの前記行デコーダで選択された行上の前記
列デコーダで選択された列上の１つのメモリセル
に、同列に対応の前記センスアンプにより前記内
部バス上のデータを書き込むようにした半導体記
憶素子において、前記メモリセルアレイの各列に
それぞれ対応付けられたＭ個の第１のラツチおよ
びＭ個の第２のラツチと、マスク論理と、コンパ
レータと、モードピンと、検索制御回路とを備
え、前記モードピンに検索モードが指定されてい
る期間の書込みサイクルにおいて、前記行デコー
ダにより第１の特定行が選択された場合には、前
記検索制御回路は前記列デコーダにより選択され
た列に対応の前記第１のラツチに前記内部バス上
のデータをラツチさせ、前記行デコーダにより第
２の特定行が選択された場合には、前記検索制御
回路は前記列デコーダにより選択された列に対応
の前記第２のラツチに前記内部バス上のデータを
ラツチさせ、前記モードピンに検索モードが指定
されている期間の読出しサイクルにおいて、前記
各センスアンプによりセンスされたデータ（セン
スデータ）および前記第２の各ラツチのラツチし
ているデータに、対応する前記第１の各ラツチの
ラツチしているデータによるマスク処理を前記マ
スク論理で施し、このマスク処理後の同一列のビ
ツト同士の一致比較を前記コンパレータで行い、
この一致比較の結果を前記内部バスに乗せるよう
にし、前記検索モードの指定期間においては、前
記センスアンプによるセンスデータの前記バスへ
の出力、および前記内部バス上のデータの前記メ
モリセルアレイ上のメモリセルへの書込みをそれ
ぞれ抑止するようにしたことを特徴とする半導体
記憶素子。