JPH0585997B2 - - Google Patents
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- Publication number
- JPH0585997B2 JPH0585997B2 JP59165265A JP16526584A JPH0585997B2 JP H0585997 B2 JPH0585997 B2 JP H0585997B2 JP 59165265 A JP59165265 A JP 59165265A JP 16526584 A JP16526584 A JP 16526584A JP H0585997 B2 JPH0585997 B2 JP H0585997B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- address
- memory
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はメモリやレジスタ等の記憶回路を有す
る集積回路装置に関し、とくに複数のワードから
成り互いに物理的に離れた位置に配される、たと
えば大規模集積回路（以下、LSIという。）の中
に分散して用いられる記憶回路を有するデータ処
理装置に関する。
る集積回路装置に関し、とくに複数のワードから
成り互いに物理的に離れた位置に配される、たと
えば大規模集積回路（以下、LSIという。）の中
に分散して用いられる記憶回路を有するデータ処
理装置に関する。
（従来技術）
従来、１個又は複数個のメモリ・セルを含むメ
モリブロツクの中から１ワード分のデータをアク
セルする場合、デコーダ回路が用いられる。デコ
ーダ回路はアドレス手段に接続され、アドレス手
段からのアドレスをデコードしてどのワードが読
取り又は書込のために選択されるべきかを決定す
る。デコーダは多数のワードから単一のワードを
個々に選択する機能を有していなければならな
い。例えば、互いに独立な８本のアドレス線を用
いる場合、256ワードの中から任意の１ワードを
選択する様にデコーダを用いることが出来る。
モリブロツクの中から１ワード分のデータをアク
セルする場合、デコーダ回路が用いられる。デコ
ーダ回路はアドレス手段に接続され、アドレス手
段からのアドレスをデコードしてどのワードが読
取り又は書込のために選択されるべきかを決定す
る。デコーダは多数のワードから単一のワードを
個々に選択する機能を有していなければならな
い。例えば、互いに独立な８本のアドレス線を用
いる場合、256ワードの中から任意の１ワードを
選択する様にデコーダを用いることが出来る。
しかしこれら選択されるべきワードがLSIチツ
プ上で物理的に離れた位置に配置されている場
合、全てのワードを個々に選択するのに必要な制
御線は256本必要である。マイクロプログラムで
制御されるプロセツサにおいては読出し専用メモ
リ（ROM）や読出しおよび書込みメモリ
（RAM）と同様に他の多数のレジスタ群が用い
られている。これらレジスタは多数のワードを含
み、ROMやRAMと同様にマイクロプログラム
の中で決められたアドレス空間の一部がその選択
用として割り当てられている。マイクロプログラ
ム中のレジスタ選択用のアドレスをデコードする
ことによつて、該当する一個のレジスタが選択す
るように構成されている。さらにかかるレジスタ
群は目的に応じて任意の位置に配置されることが
多い。256個のレジスタを８本のアドレスで選択
する場合、デコーダ手段は256本のレジスタ選択
制御線を使つて所望のレジスタをセレクトするよ
うに動作する。しかし上記デコーダ手段をマイク
ロプログラムの解読手段としてチツプ上の１ケ所
に集中して形成すると、256本の制御線（以後、
マイクロ・コードと呼ぶ）は物理的に分散した位
置にある256ケのレジスタの各々と結ばれなけれ
ばならない。特に、プロセツサが１つのLSIチツ
プで構成される場合、これら配線の占める領域は
模大で配線効率の低下から素子密度が低下すると
いう欠点をもたらす。
プ上で物理的に離れた位置に配置されている場
合、全てのワードを個々に選択するのに必要な制
御線は256本必要である。マイクロプログラムで
制御されるプロセツサにおいては読出し専用メモ
リ（ROM）や読出しおよび書込みメモリ
（RAM）と同様に他の多数のレジスタ群が用い
られている。これらレジスタは多数のワードを含
み、ROMやRAMと同様にマイクロプログラム
の中で決められたアドレス空間の一部がその選択
用として割り当てられている。マイクロプログラ
ム中のレジスタ選択用のアドレスをデコードする
ことによつて、該当する一個のレジスタが選択す
るように構成されている。さらにかかるレジスタ
群は目的に応じて任意の位置に配置されることが
多い。256個のレジスタを８本のアドレスで選択
する場合、デコーダ手段は256本のレジスタ選択
制御線を使つて所望のレジスタをセレクトするよ
うに動作する。しかし上記デコーダ手段をマイク
ロプログラムの解読手段としてチツプ上の１ケ所
に集中して形成すると、256本の制御線（以後、
マイクロ・コードと呼ぶ）は物理的に分散した位
置にある256ケのレジスタの各々と結ばれなけれ
ばならない。特に、プロセツサが１つのLSIチツ
プで構成される場合、これら配線の占める領域は
模大で配線効率の低下から素子密度が低下すると
いう欠点をもたらす。
（発明の目的）
本発明はかかるレジスタ選択用の配線の量を減
少させることを目的とする。すなわち、多数のマ
イクロ・コード群が長い距離にわたつて配線され
ること避け、しかもデコーダを少ない素子で構成
するによつて簡素化することを目的とする。
少させることを目的とする。すなわち、多数のマ
イクロ・コード群が長い距離にわたつて配線され
ること避け、しかもデコーダを少ない素子で構成
するによつて簡素化することを目的とする。
（発明の構成）
本発明の集積回路装置はアドレス手段に接続さ
れたアドレス修飾手段と、このアドレス修飾手段
に接続されたデコーダ手段とを有することを特徴
とする。好ましくはデコーダ手段は選択すべきレ
ジスタの近傍に位置させるのがよい。
れたアドレス修飾手段と、このアドレス修飾手段
に接続されたデコーダ手段とを有することを特徴
とする。好ましくはデコーダ手段は選択すべきレ
ジスタの近傍に位置させるのがよい。
（実施例の説明）
次に本発明の一実施例を図面を参照して説明す
る。本実施例は相互に依存性のない４本のアドレ
ス線で16本のレジスタ群を選択する例を示す。従
来の構成であれば、0H〜FHアドレスに対応する16
本のレジスタ群に対し一ケ所に集中的に設けられ
た単一のデコーダを４本のアドレスを出力するア
ドレス回路に接続し、デコーデイングすることに
よつて16個のレジスタ選択制御信号を生成し、こ
れを対応するレジスタにそれぞれ接続された16本
の信号線を通して供給するようにしていた。第１
図はかかる従来の一般的構成を図示するものでＡ
０〜Ａ３の４本の相互に依存しない独立なアドレ
スをアドレス発生回路（図示せず）からうけと
り、アドレスに対応する16本の選択信号線０〜
FHのうちの１つをアクテイブするデコーダ１０
を有する。16本のレジスタ選択制御線（マイク
ロ・コード線）は16個のレジスタ群とそれぞれ接
続されている。レジスタ群は８ビツトのデータバ
スに共通に接続され、選択された該当レジスタが
アクテイブになりデータの読出し或いは書込みと
いつた動作を実行する。第２図は第１図のデコー
ダ１０の詳細な回路図である。図から明らかなよ
うにＡ０〜Ａ３のアドレスから０〜FHの選択信
号（マイクロ・コード）を生成する正論理の回路
である。
る。本実施例は相互に依存性のない４本のアドレ
ス線で16本のレジスタ群を選択する例を示す。従
来の構成であれば、0H〜FHアドレスに対応する16
本のレジスタ群に対し一ケ所に集中的に設けられ
た単一のデコーダを４本のアドレスを出力するア
ドレス回路に接続し、デコーデイングすることに
よつて16個のレジスタ選択制御信号を生成し、こ
れを対応するレジスタにそれぞれ接続された16本
の信号線を通して供給するようにしていた。第１
図はかかる従来の一般的構成を図示するものでＡ
０〜Ａ３の４本の相互に依存しない独立なアドレ
スをアドレス発生回路（図示せず）からうけと
り、アドレスに対応する16本の選択信号線０〜
FHのうちの１つをアクテイブするデコーダ１０
を有する。16本のレジスタ選択制御線（マイク
ロ・コード線）は16個のレジスタ群とそれぞれ接
続されている。レジスタ群は８ビツトのデータバ
スに共通に接続され、選択された該当レジスタが
アクテイブになりデータの読出し或いは書込みと
いつた動作を実行する。第２図は第１図のデコー
ダ１０の詳細な回路図である。図から明らかなよ
うにＡ０〜Ａ３のアドレスから０〜FHの選択信
号（マイクロ・コード）を生成する正論理の回路
である。
第３図は本発明の一実施例を示したブロツク図
で、Ａ０〜Ａ３の相互に依存しない独立なアドレ
スをアドレス発生回路からうけるアドレス修飾回
路２０とを有する。アドレス修飾回路２０は入力
したアドレスＡ０〜Ａ３の一部つまりＡ０〜Ａ２
について相互に真偽の関係のあるＡ０と０，Ａ
１と１及びＡ２と２の組を生成し、Ａ３とあ
わせて計７ビツトの信号を出力する。かかる７ビ
ツトの出力信号のうち、４ビツトが選され、デコ
ーダ回路群２１，２２，２３及び２４の夫々の図
の如く接続される。かかるデコーダ回路２１〜２
４は４個のレジスタ群（０〜３）と１対１に対応
してそれぞれの近傍に配置されている。第３図の
回路は第１図と同様正論理で記述されており、ア
ドレスに従つて１個のレジスタだけが論理“１”
でアクテイブとなる。第１のデコーダ手段はかく
の如く、分割された状態で配置される。
で、Ａ０〜Ａ３の相互に依存しない独立なアドレ
スをアドレス発生回路からうけるアドレス修飾回
路２０とを有する。アドレス修飾回路２０は入力
したアドレスＡ０〜Ａ３の一部つまりＡ０〜Ａ２
について相互に真偽の関係のあるＡ０と０，Ａ
１と１及びＡ２と２の組を生成し、Ａ３とあ
わせて計７ビツトの信号を出力する。かかる７ビ
ツトの出力信号のうち、４ビツトが選され、デコ
ーダ回路群２１，２２，２３及び２４の夫々の図
の如く接続される。かかるデコーダ回路２１〜２
４は４個のレジスタ群（０〜３）と１対１に対応
してそれぞれの近傍に配置されている。第３図の
回路は第１図と同様正論理で記述されており、ア
ドレスに従つて１個のレジスタだけが論理“１”
でアクテイブとなる。第１のデコーダ手段はかく
の如く、分割された状態で配置される。
さらにデコーダ２７を有し、これはＡ１，Ａ
２，Ａ３の情報を１本の信号にエンコードするた
めに設けられている。この出力はレジスタＥ，Ｆ
を選択するデコーダ２５，２６の入力端に共通に
供給されている。
２，Ａ３の情報を１本の信号にエンコードするた
めに設けられている。この出力はレジスタＥ，Ｆ
を選択するデコーダ２５，２６の入力端に共通に
供給されている。
第４図は本発明の第２の実施例である。４ビツ
トの相互に依存しない独立なアドレスをアドレス
発生回路からうけるアドレス修飾手段３０は互い
に真偽の関係にある８ビツトのアドレスを生成す
る。これらは、８ビツトのデータ・バス３２と切
換回路３１を介して接続される。切換回路３１は
時分割にアドレスをバス３２にのせる。すなわ
ち、ここではデータバス３２がアドレス転送用と
して共用されている。デコーダ手段３３〜３３″
は第３図と同様で各レジスタ３５〜３８に対して
分割して配置されている。この結果は１ビツトの
ラツチ回路３４〜３４″にアドレス・ラツチ・イ
ネーブル（ALE）信号３６で制御されてラツチ
される。上記ラツチ内容によつてどれか１個の対
応するレジスタが選択される。
トの相互に依存しない独立なアドレスをアドレス
発生回路からうけるアドレス修飾手段３０は互い
に真偽の関係にある８ビツトのアドレスを生成す
る。これらは、８ビツトのデータ・バス３２と切
換回路３１を介して接続される。切換回路３１は
時分割にアドレスをバス３２にのせる。すなわ
ち、ここではデータバス３２がアドレス転送用と
して共用されている。デコーダ手段３３〜３３″
は第３図と同様で各レジスタ３５〜３８に対して
分割して配置されている。この結果は１ビツトの
ラツチ回路３４〜３４″にアドレス・ラツチ・イ
ネーブル（ALE）信号３６で制御されてラツチ
される。上記ラツチ内容によつてどれか１個の対
応するレジスタが選択される。
（発明の効果）
以上説明したように本発明によればアドレス修
飾手段を設けてデコーダを分割してレジスタの近
傍に配置することにより、レジスタ選択制御線
（マイクロ・コード線）の本数およびそれらの占
める総面積を著そく削減することが出来る。さら
に相互に独立なアドレスに対し、それらの一部或
いは全部を真偽の組になるような組合せをアドレ
ス修飾手段で作成することで、分割されたデコー
ダの構成が簡素化される効果がある。とくにLSI
チツプ上では、素子占有面積より、むしろ配線面
積のほうが素子密度に対して支配的なことから配
線数および配線面積が少なくてよい本発明はとく
に有効である。
飾手段を設けてデコーダを分割してレジスタの近
傍に配置することにより、レジスタ選択制御線
（マイクロ・コード線）の本数およびそれらの占
める総面積を著そく削減することが出来る。さら
に相互に独立なアドレスに対し、それらの一部或
いは全部を真偽の組になるような組合せをアドレ
ス修飾手段で作成することで、分割されたデコー
ダの構成が簡素化される効果がある。とくにLSI
チツプ上では、素子占有面積より、むしろ配線面
積のほうが素子密度に対して支配的なことから配
線数および配線面積が少なくてよい本発明はとく
に有効である。
本発明の基本的構成要素は相互に依存しない独
立なアドレス組の一部或いは全部について真偽の
組を生成するアドレス修飾手段と、これらの線と
接続される分割されたデコード手段である。更に
これらデコードされた信号をラツチするラツチ手
段、上記修飾アドレスを時分割でデータバスに介
する手段（例えばマルチプレクサ）を含んでもよ
い。
立なアドレス組の一部或いは全部について真偽の
組を生成するアドレス修飾手段と、これらの線と
接続される分割されたデコード手段である。更に
これらデコードされた信号をラツチするラツチ手
段、上記修飾アドレスを時分割でデータバスに介
する手段（例えばマルチプレクサ）を含んでもよ
い。
第１図は従来のレジスタ、アドレスデコーダ、
マイクロ・コードの関係を示すブロツク図であ
る。 １０……アドレスデコーダ。 第２図はアドレス・デコーダの一例で相互に依
存しない独立なＡ０，Ａ１，Ａ２、及びＡ３の４
本のアドレスから16本レジスタを選別する０〜
FHアドレスに相当するマイクロ・コードを生成
する正論理で記述された論理回路図である。第３
図は本発明の一実施例を示す回路図である。 ２０……アドレス修飾手段、２１〜２４……分
割されたデコーダ、２７……Ａ１〜Ａ３の情報を
エンコードするゲート、２５，２６……デコー
ダ、２８，２９……インバータ。 第４図は本発明の第２の実施例を示すブロツク
図である。 ３０……アドレス修飾手段、３１……データ・
アドレスバス切換、３２……バス、３３……分割
デコーダ、３４……ラツチ手段、３５……被選択
レジツタ、３６……アドレス・ラツチ制御線
（ALE）。
マイクロ・コードの関係を示すブロツク図であ
る。 １０……アドレスデコーダ。 第２図はアドレス・デコーダの一例で相互に依
存しない独立なＡ０，Ａ１，Ａ２、及びＡ３の４
本のアドレスから16本レジスタを選別する０〜
FHアドレスに相当するマイクロ・コードを生成
する正論理で記述された論理回路図である。第３
図は本発明の一実施例を示す回路図である。 ２０……アドレス修飾手段、２１〜２４……分
割されたデコーダ、２７……Ａ１〜Ａ３の情報を
エンコードするゲート、２５，２６……デコー
ダ、２８，２９……インバータ。 第４図は本発明の第２の実施例を示すブロツク
図である。 ３０……アドレス修飾手段、３１……データ・
アドレスバス切換、３２……バス、３３……分割
デコーダ、３４……ラツチ手段、３５……被選択
レジツタ、３６……アドレス・ラツチ制御線
（ALE）。
Claims (1)
- 【特許請求の範囲】 １ 分散して配置された複数の記憶回路と、これ
ら記憶回路のそれぞれに対応して設けられ対応す
る記憶回路の近傍に形成された複数のデコーダ回
路と、アドレス発生回路から発生されるアドレス
を受けその真信号群とともに一部のアドレスに対
する補信号群を発生するアドレス修飾回路と、こ
のアドレス修飾回路から発生された信号群の中か
ら選択した信号群を前記複数のデコーダ回路の一
部に伝達する第１の信号線群と、この信号線群の
中から選択した信号線に現われる信号をエンコー
ドするゲート回路と、このゲート回路の出力とと
もに前記信号線の中から選択した信号を前記複数
のデコーダ回路の残部に伝達する第２の信号線群
とを備える集積回路装置。 ２ 分散して配置された複数の記憶回路と、これ
ら記憶回路のそれぞれに対応して設けられ対応す
る記憶回路の近傍に形成された複数のデコーダ回
路と、前記複数の記憶回路を相互接続し各記憶回
路に書き込むべきデータあるいは各記憶回路から
読み出されたデータを転送するデータバスと、ア
ドレス発生回路から発生されたアドレスの真補の
信号を発生するアドレス修飾回路と、この回路か
らの信号群を前記データバスに前記書き込むべき
データあるいは前記読み出されたデータの転送期
間以外の期間に出力する手段と、前記複数のデコ
ーダ回路のそれぞれに対応して設けられ前記デー
タバス上に出力される前記アドレスの真補の信号
群をラツチして対応するデコーダ回路に供給する
複数のラツチ回路とを備える集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165265A JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
| US06/763,189 US4809229A (en) | 1984-08-07 | 1985-08-07 | Data processing integrated circuit with improved decoder arrangement |
| EP85109946A EP0171078A3 (en) | 1984-08-07 | 1985-08-07 | Data processing device on ic ship |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165265A JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143362A JPS6143362A (ja) | 1986-03-01 |
| JPH0585997B2 true JPH0585997B2 (ja) | 1993-12-09 |
Family
ID=15809041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165265A Granted JPS6143362A (ja) | 1984-08-07 | 1984-08-07 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4809229A (ja) |
| EP (1) | EP0171078A3 (ja) |
| JP (1) | JPS6143362A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3208590B2 (ja) * | 1992-02-28 | 2001-09-17 | ソニー株式会社 | シリアル制御装置 |
| US5999477A (en) * | 1998-06-23 | 1999-12-07 | Vanguard International Semiconductor Corporation | Distributed array activation arrangement |
| JP4326226B2 (ja) * | 2003-01-20 | 2009-09-02 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128234A (en) * | 1975-04-30 | 1976-11-09 | Toshiba Corp | Mos-type semi-conductor memory |
| US4443864A (en) * | 1979-10-09 | 1984-04-17 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPS58164089A (ja) * | 1982-03-23 | 1983-09-28 | Toshiba Corp | 論理回路 |
| US4449207A (en) * | 1982-04-29 | 1984-05-15 | Intel Corporation | Byte-wide dynamic RAM with multiplexed internal buses |
| US4566082A (en) * | 1983-03-23 | 1986-01-21 | Tektronix, Inc. | Memory pack addressing system |
| DE3319980A1 (de) * | 1983-06-01 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Integrierbares busorientiertes uebertragungssystem |
-
1984
- 1984-08-07 JP JP59165265A patent/JPS6143362A/ja active Granted
-
1985
- 1985-08-07 US US06/763,189 patent/US4809229A/en not_active Expired - Lifetime
- 1985-08-07 EP EP85109946A patent/EP0171078A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0171078A3 (en) | 1989-08-30 |
| JPS6143362A (ja) | 1986-03-01 |
| EP0171078A2 (en) | 1986-02-12 |
| US4809229A (en) | 1989-02-28 |
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