JPH0586871B2 - - Google Patents
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- Publication number
- JPH0586871B2 JPH0586871B2 JP60106101A JP10610185A JPH0586871B2 JP H0586871 B2 JPH0586871 B2 JP H0586871B2 JP 60106101 A JP60106101 A JP 60106101A JP 10610185 A JP10610185 A JP 10610185A JP H0586871 B2 JPH0586871 B2 JP H0586871B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- cdse
- thin film
- semiconductor film
- passivation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Formation Of Insulating Films (AREA)
Description
〔産業上の利用分野〕
本発明は、パネル形デイスプレイのアクテイブ
マトリクスの構成等に有用な薄膜トランジスタに
関し、特にCdSe薄膜トランジスタおよびその製
造方法に関するものである。 〔従来の技術〕 従来よりアクテイブマトリクス方式のパネル形
デイスプレイが知られているが、例えばEL（エレ
クトロルミネツセンス）デイスプレイのように高
い駆動電圧を必要とするものでは、アクテイブマ
トリクスを構成するスイツチング素子としてSiト
ランジスタを用いることが困難であり、そのよう
な場合にCdSe薄膜トランジスタ（TFT）はきわ
めて有用である。 一般に半導体素子には、パツシベーシヨン膜が
設けられるが、このCdSe TFTも、湿気に対す
る感受性がきわめて高いため、その特性を長期間
安定に保持させるためには、何らかの形で湿気に
対するパツシベーシヨン膜を設けることが必要で
ある。 〔発明が解決しようとする問題点〕 ところが、素子の耐熱性を高くするために、こ
のパツシベーシヨン膜として無機絶縁体、例えば
SiO2のような酸化物絶縁体を用いた場合、CdSe
膜の抵抗が極端に低下してしまうという問題があ
つた。これは、CdSe膜中でアクセプターとして
働いている酸素原子が新たに堆積されたSiO2等
の酸化物絶縁体によつてゲツタリングされるため
であるが、その結果満足なトランジスタ動作を得
ることができなくなつてしまう。 〔問題点を解決するための手段〕 このような問題点を解決するために、本発明の
薄膜トランジスタは、CdSe半導体膜のパツシベ
ーシヨン膜との界面に当該半導体膜を酸化してな
る酸化物薄膜を設けたものである。 また本発明による薄膜トランジスタの製造方法
は、SiO2等のパツシベーシヨン膜を堆積する前
に、露出したCdSe半導体膜表面を酸化する工程
を含むとともに、パツシベーシヨン膜の堆積工程
を、上記酸化工程の後基板を大気にさらすことな
く接続して行なうようにしたものである。 〔作用〕 CdSeの酸化によつて形成される例えばCdSeO4
のような表面酸化物薄膜が、CdSeからパツシベ
ーシヨン膜への酸素の拡散に対してバリアーとし
て働く。 また、このような表面酸化物薄膜を大気にさら
すことなくパツシベーシヨン膜を堆積することに
より、大気中の湿気によつて上記表面酸化物薄膜
が不均一に分解し特性がばらつくことを避けるこ
とができる。 〔実施例〕 第１図は本発明を逆スタガード型のCdSe
TFTに適用した場合の一実施例を示す断面図で
ある。このTFTは以下のプロセスにより製作さ
れる。まず、ガラス基板１の上に厚さ〜700Å程
度のAlを蒸着し所定のパターンのゲート電極２
を形成した後、その上に厚さ〜3000Å程度の
SiO2をRFスパツタリングにより堆積してゲート
絶縁膜３を形成する。次にその上に蒸着により厚
さ〜2000Å程度のCdSe半導体膜４を形成し、さ
らにその上に〜700Å程度の厚さのCr膜を蒸着し
所定のパターンのソースおよびドレイン電極５，
６を形成する。この後、CdSe半導体膜４表面の
酸化アニールによる酸化物薄膜７の形成およびス
パツタリングによるSiO2パツシベーシヨン膜８
の堆積工程を経て最終の窒素中アニールを行なつ
て製造プロセスは終了するが、酸化物薄膜７の形
成を含むパツシベーシヨン膜の形成工程に通常の
分離したアニール炉およびスパツタリング装置を
用いると、大気中の湿気の影響で酸化物薄膜７が
不均一に分解し、正常なトランジスタに混じつて
CdSe半導体膜４の抵抗が著しく低下したトラン
ジスタが生ずることがあるため、本実施例では第
２図に示すようなアニール管が付属したスパツタ
リング装置を使用した。 すなわち、第２図において、スパツタリング装
置はスパツタ室１１内に平行平板状電極を備えた
通常のRFマグネトロン型のスパツタリング装置
であるが、直径が50mmの石英管からなるアニール
管１２が付属している。パツシベーシヨン膜形成
工程は、以下に示す手順で行なつた。 まず、試料ホルダーに保持した試料１３、すな
わちソースおよびドレイン電極５，６形成後の基
板をアニール管１２内に収容した状態でバルブ１
４を閉じた後、ゲートバルブ１５を開き、排気管
１６に接続した排気装置によりスパツタ室１１お
よびアニール管１２内を１×10-3Torr以下に排
気して装置内の水分を取り除く。次に、ゲートバ
ルブ１５を閉じ、バルブ１４を開いて、ガス供給
管１７より酸化雰囲気ガスである20％O2／80％
N2混合ガス（水分5ppm以下に除湿したもの）を
導入しアニール管１２内を満たす。このとき、管
内圧力は逆止弁１８の作用圧力の関係から約1.1
気圧となつている。混合ガスの流量は100cc／分
に調整し、350〜400℃で30分間の酸化アニールを
行なつた。なお、１９は流量計、２０は電気炉で
ある。アニール終了後、試料１３を冷却した後、
バルブ１４を閉じ、ゲートバルブ１５を徐々に開
いてアニール管１２内を減圧する。試料１３を移
送装置２１によりスパツタ室１１内の対向電極２
２の中心部直下に移してから排気し、ターゲツト
２３にRF電源２４により高周波電圧を印加し、
SiO2のスパツタリングを行なう。スパツタリン
グ条件は、RF電力300W、圧力４×10-3Torrで、
約１時間行なつた。その後、スパツタリング時の
ダメージを取り除くための、窒素中アニールを
450℃で約0.5時間行なつて、パツシベーシヨン膜
付きのCdSe TFTが完成した。 下の表は、このような本発明の方法でパツシベ
ーシヨン膜を形成した場合（第１表示）と、通常
の分離したアニール炉およびスプツタ装置を用い
てCdSe半導体膜４表面を酸化後SiO2パツシベー
シヨン膜８を堆積した場合（第２表）とについ
て、不良トランジスタ、すなわちCdSe半導体膜
４の抵抗が著しく低下したものの発生率を比較し
て示したものである。なお、各試料は10×10マト
リツクス構成のTFTである。
マトリクスの構成等に有用な薄膜トランジスタに
関し、特にCdSe薄膜トランジスタおよびその製
造方法に関するものである。 〔従来の技術〕 従来よりアクテイブマトリクス方式のパネル形
デイスプレイが知られているが、例えばEL（エレ
クトロルミネツセンス）デイスプレイのように高
い駆動電圧を必要とするものでは、アクテイブマ
トリクスを構成するスイツチング素子としてSiト
ランジスタを用いることが困難であり、そのよう
な場合にCdSe薄膜トランジスタ（TFT）はきわ
めて有用である。 一般に半導体素子には、パツシベーシヨン膜が
設けられるが、このCdSe TFTも、湿気に対す
る感受性がきわめて高いため、その特性を長期間
安定に保持させるためには、何らかの形で湿気に
対するパツシベーシヨン膜を設けることが必要で
ある。 〔発明が解決しようとする問題点〕 ところが、素子の耐熱性を高くするために、こ
のパツシベーシヨン膜として無機絶縁体、例えば
SiO2のような酸化物絶縁体を用いた場合、CdSe
膜の抵抗が極端に低下してしまうという問題があ
つた。これは、CdSe膜中でアクセプターとして
働いている酸素原子が新たに堆積されたSiO2等
の酸化物絶縁体によつてゲツタリングされるため
であるが、その結果満足なトランジスタ動作を得
ることができなくなつてしまう。 〔問題点を解決するための手段〕 このような問題点を解決するために、本発明の
薄膜トランジスタは、CdSe半導体膜のパツシベ
ーシヨン膜との界面に当該半導体膜を酸化してな
る酸化物薄膜を設けたものである。 また本発明による薄膜トランジスタの製造方法
は、SiO2等のパツシベーシヨン膜を堆積する前
に、露出したCdSe半導体膜表面を酸化する工程
を含むとともに、パツシベーシヨン膜の堆積工程
を、上記酸化工程の後基板を大気にさらすことな
く接続して行なうようにしたものである。 〔作用〕 CdSeの酸化によつて形成される例えばCdSeO4
のような表面酸化物薄膜が、CdSeからパツシベ
ーシヨン膜への酸素の拡散に対してバリアーとし
て働く。 また、このような表面酸化物薄膜を大気にさら
すことなくパツシベーシヨン膜を堆積することに
より、大気中の湿気によつて上記表面酸化物薄膜
が不均一に分解し特性がばらつくことを避けるこ
とができる。 〔実施例〕 第１図は本発明を逆スタガード型のCdSe
TFTに適用した場合の一実施例を示す断面図で
ある。このTFTは以下のプロセスにより製作さ
れる。まず、ガラス基板１の上に厚さ〜700Å程
度のAlを蒸着し所定のパターンのゲート電極２
を形成した後、その上に厚さ〜3000Å程度の
SiO2をRFスパツタリングにより堆積してゲート
絶縁膜３を形成する。次にその上に蒸着により厚
さ〜2000Å程度のCdSe半導体膜４を形成し、さ
らにその上に〜700Å程度の厚さのCr膜を蒸着し
所定のパターンのソースおよびドレイン電極５，
６を形成する。この後、CdSe半導体膜４表面の
酸化アニールによる酸化物薄膜７の形成およびス
パツタリングによるSiO2パツシベーシヨン膜８
の堆積工程を経て最終の窒素中アニールを行なつ
て製造プロセスは終了するが、酸化物薄膜７の形
成を含むパツシベーシヨン膜の形成工程に通常の
分離したアニール炉およびスパツタリング装置を
用いると、大気中の湿気の影響で酸化物薄膜７が
不均一に分解し、正常なトランジスタに混じつて
CdSe半導体膜４の抵抗が著しく低下したトラン
ジスタが生ずることがあるため、本実施例では第
２図に示すようなアニール管が付属したスパツタ
リング装置を使用した。 すなわち、第２図において、スパツタリング装
置はスパツタ室１１内に平行平板状電極を備えた
通常のRFマグネトロン型のスパツタリング装置
であるが、直径が50mmの石英管からなるアニール
管１２が付属している。パツシベーシヨン膜形成
工程は、以下に示す手順で行なつた。 まず、試料ホルダーに保持した試料１３、すな
わちソースおよびドレイン電極５，６形成後の基
板をアニール管１２内に収容した状態でバルブ１
４を閉じた後、ゲートバルブ１５を開き、排気管
１６に接続した排気装置によりスパツタ室１１お
よびアニール管１２内を１×10-3Torr以下に排
気して装置内の水分を取り除く。次に、ゲートバ
ルブ１５を閉じ、バルブ１４を開いて、ガス供給
管１７より酸化雰囲気ガスである20％O2／80％
N2混合ガス（水分5ppm以下に除湿したもの）を
導入しアニール管１２内を満たす。このとき、管
内圧力は逆止弁１８の作用圧力の関係から約1.1
気圧となつている。混合ガスの流量は100cc／分
に調整し、350〜400℃で30分間の酸化アニールを
行なつた。なお、１９は流量計、２０は電気炉で
ある。アニール終了後、試料１３を冷却した後、
バルブ１４を閉じ、ゲートバルブ１５を徐々に開
いてアニール管１２内を減圧する。試料１３を移
送装置２１によりスパツタ室１１内の対向電極２
２の中心部直下に移してから排気し、ターゲツト
２３にRF電源２４により高周波電圧を印加し、
SiO2のスパツタリングを行なう。スパツタリン
グ条件は、RF電力300W、圧力４×10-3Torrで、
約１時間行なつた。その後、スパツタリング時の
ダメージを取り除くための、窒素中アニールを
450℃で約0.5時間行なつて、パツシベーシヨン膜
付きのCdSe TFTが完成した。 下の表は、このような本発明の方法でパツシベ
ーシヨン膜を形成した場合（第１表示）と、通常
の分離したアニール炉およびスプツタ装置を用い
てCdSe半導体膜４表面を酸化後SiO2パツシベー
シヨン膜８を堆積した場合（第２表）とについ
て、不良トランジスタ、すなわちCdSe半導体膜
４の抵抗が著しく低下したものの発生率を比較し
て示したものである。なお、各試料は10×10マト
リツクス構成のTFTである。
【表】
以上説明したように、本発明の薄膜トランジス
タによれば、CdSe半導体膜のパツシベーシヨン
膜と接する界面に当該CdSe半導体膜を酸化して
なる酸化物薄膜を設けたことにより、CdSe半導
体膜からパツシベーシヨン膜中への酸素の拡散を
阻止し、当該半導体膜の低抵抗化により正常なト
ランジスタ動作ができなくなることを防止するこ
とができる。 また、本発明の製造方法によれば、露出した
CdSe半導体膜表面を酸化後、大気中にさらすこ
となくパツシベーシヨン膜を堆積させることによ
り、上述したような均一性および再現性にすぐれ
かつ経時変化のきわめて少ないCdSe薄膜トラン
ジスタを安定に歩留り良く得ることができる。
タによれば、CdSe半導体膜のパツシベーシヨン
膜と接する界面に当該CdSe半導体膜を酸化して
なる酸化物薄膜を設けたことにより、CdSe半導
体膜からパツシベーシヨン膜中への酸素の拡散を
阻止し、当該半導体膜の低抵抗化により正常なト
ランジスタ動作ができなくなることを防止するこ
とができる。 また、本発明の製造方法によれば、露出した
CdSe半導体膜表面を酸化後、大気中にさらすこ
となくパツシベーシヨン膜を堆積させることによ
り、上述したような均一性および再現性にすぐれ
かつ経時変化のきわめて少ないCdSe薄膜トラン
ジスタを安定に歩留り良く得ることができる。
第１図は本発明の一実施例を示す薄膜トランジ
スタの断面図、第２図はその製造に用いるスパツ
タリング装置の構成例を示す断面図である。 １……ガラス基板（絶縁基板）、２……ゲート
電極、３……ゲート絶縁膜、４……CdSe半導体
膜、５，６……ソースおよびドレイン電極、７…
…酸化物薄膜、８……SiO2パツシベーシヨン膜、
１１……スパツタ室、１２……アニール管、１３
……試料、１７……O2／N2混合ガス供給管、２
０……電気炉、２１……移送装置、２２……対向
電極、２３……ターゲツト、２４……RF電源。
スタの断面図、第２図はその製造に用いるスパツ
タリング装置の構成例を示す断面図である。 １……ガラス基板（絶縁基板）、２……ゲート
電極、３……ゲート絶縁膜、４……CdSe半導体
膜、５，６……ソースおよびドレイン電極、７…
…酸化物薄膜、８……SiO2パツシベーシヨン膜、
１１……スパツタ室、１２……アニール管、１３
……試料、１７……O2／N2混合ガス供給管、２
０……電気炉、２１……移送装置、２２……対向
電極、２３……ターゲツト、２４……RF電源。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上にゲート電極、ゲート絶縁膜、
CdSe半導体膜、ソースおよびドレイン電極なら
びにパツシベーシヨン膜を有する薄膜トランジス
タにおいて、CdSe半導体膜のパツシベーシヨン
膜と接する界面に当該CdSe半導体膜を酸化して
なる酸化物薄膜を設けたことを特徴とする薄膜ト
ランジスタ。 ２ 絶縁基板上にゲート電極、ゲート絶縁膜、
CdSe半導体膜、ソースおよびドレイン電極なら
びにパツシベーシヨン膜を形成する工程を有する
薄膜トランジスタの製造方法において、パツシベ
ーシヨン膜を堆積する前に、露出したCdSe半導
体膜表面を酸化する工程を有するとともに、上記
パツシベーシヨン膜の堆積工程を、上記酸化工程
の後基板を大気にさらすことなく連続して行なう
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106101A JPS61264762A (ja) | 1985-05-20 | 1985-05-20 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60106101A JPS61264762A (ja) | 1985-05-20 | 1985-05-20 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264762A JPS61264762A (ja) | 1986-11-22 |
| JPH0586871B2 true JPH0586871B2 (ja) | 1993-12-14 |
Family
ID=14425124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106101A Granted JPS61264762A (ja) | 1985-05-20 | 1985-05-20 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264762A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011081000A1 (en) * | 2009-12-28 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
-
1985
- 1985-05-20 JP JP60106101A patent/JPS61264762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61264762A (ja) | 1986-11-22 |
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