JPH0587840A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH0587840A JPH0587840A JP3247596A JP24759691A JPH0587840A JP H0587840 A JPH0587840 A JP H0587840A JP 3247596 A JP3247596 A JP 3247596A JP 24759691 A JP24759691 A JP 24759691A JP H0587840 A JPH0587840 A JP H0587840A
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Abstract
(57)【要約】
【目的】 電源電圧の変動を検出する電圧検出回路に関
し、環境温度の変化に対して安定に電源電圧の変動を検
出する。 【構成】 電源電圧ＶCCは抵抗Ｒ1,Ｒ2,Ｒ3 とトランジ
スタＱ1 により分圧されている。エミッタを共通接続さ
れた差動対トランジスタＱ4,Ｑ5 は、夫々のべース・エ
ミッタ順方向電圧がオフセット電圧を持つよう構成され
ている。抵抗Ｒ2 の下側の分圧電圧はトランジスタＱ5
のべースに入力されている。抵抗Ｒ2 の上側の分圧電圧
は抵抗Ｒ4 を介しトランジスタＱ4 のべースに供給され
る。トランジスタＱ4 のべース・エミッタ間には抵抗Ｒ
5 が接続されている。トランジスタＱ4,Ｑ5 の出力が反
転する電源電圧ＶCCの閾値電圧の温度係数は、トランジ
スタＱ4,Ｑ5 を構成する半導体の禁制帯幅のエネルギー
に応じた負の値とトランジスタＱ4,Ｑ5 のべース・エミ
ッタ順方向電圧に応じた正の値とオフセット電圧に応じ
て正または負となる値との和とされ、抵抗Ｒ1,Ｒ2,Ｒ3,
Ｒ4,Ｒ5 の値とオフセット電圧の値により零とし得る。
し、環境温度の変化に対して安定に電源電圧の変動を検
出する。 【構成】 電源電圧ＶCCは抵抗Ｒ1,Ｒ2,Ｒ3 とトランジ
スタＱ1 により分圧されている。エミッタを共通接続さ
れた差動対トランジスタＱ4,Ｑ5 は、夫々のべース・エ
ミッタ順方向電圧がオフセット電圧を持つよう構成され
ている。抵抗Ｒ2 の下側の分圧電圧はトランジスタＱ5
のべースに入力されている。抵抗Ｒ2 の上側の分圧電圧
は抵抗Ｒ4 を介しトランジスタＱ4 のべースに供給され
る。トランジスタＱ4 のべース・エミッタ間には抵抗Ｒ
5 が接続されている。トランジスタＱ4,Ｑ5 の出力が反
転する電源電圧ＶCCの閾値電圧の温度係数は、トランジ
スタＱ4,Ｑ5 を構成する半導体の禁制帯幅のエネルギー
に応じた負の値とトランジスタＱ4,Ｑ5 のべース・エミ
ッタ順方向電圧に応じた正の値とオフセット電圧に応じ
て正または負となる値との和とされ、抵抗Ｒ1,Ｒ2,Ｒ3,
Ｒ4,Ｒ5 の値とオフセット電圧の値により零とし得る。
Description
【０００１】
【産業上の利用分野】本発明は電圧検出回路に係り、特
に電源電圧の変動を検出する電圧検出回路に関する。
に電源電圧の変動を検出する電圧検出回路に関する。
【０００２】
【従来の技術】従来より、ＣＰＵ(Central Processing
Unit：中央演算処理装置) システム等に於いて電源電圧
の変動を検出し、電源投入時にＣＰＵを初期リセットし
たり、電源電圧の瞬時低下時にＣＰＵをリセットするた
めの電圧検出回路が知られている。
Unit：中央演算処理装置) システム等に於いて電源電圧
の変動を検出し、電源投入時にＣＰＵを初期リセットし
たり、電源電圧の瞬時低下時にＣＰＵをリセットするた
めの電圧検出回路が知られている。
【０００３】図４は従来の電圧検出回路の一例を適用し
たリセット回路の回路図である。同図において、ＶCCは
電源電圧で、例えばＣＰＵ等の電源として使用されてい
る。電圧検出回路１は、トランジスタＱ1,トランジスタ
Ｑ2 …Ｑ6 からなる差動増幅器，及び抵抗Ｒ1,…Ｒ3,Ｒ
6,…Ｒ8 により構成されている。電圧検出回路１には、
抵抗Ｒ12を介して入力端子５より電源電圧ＶCC（入力直
流電圧）が供給されている。
たリセット回路の回路図である。同図において、ＶCCは
電源電圧で、例えばＣＰＵ等の電源として使用されてい
る。電圧検出回路１は、トランジスタＱ1,トランジスタ
Ｑ2 …Ｑ6 からなる差動増幅器，及び抵抗Ｒ1,…Ｒ3,Ｒ
6,…Ｒ8 により構成されている。電圧検出回路１には、
抵抗Ｒ12を介して入力端子５より電源電圧ＶCC（入力直
流電圧）が供給されている。
【０００４】駆動回路２は、トランジスタＱ7,…Ｑ11，
及び抵抗Ｒ9,Ｒ10により構成されている。出力回路３
は、出力トランジスタＱ12，及び抵抗Ｒ11により構成さ
れている。出力トランジスタＱ12のコレクタには、出力
端子４を介して負荷抵抗ＲL が接続されている。駆動回
路２は、電圧検出回路１の出力に応じて出力回路３の出
力トランジスタＱ12を駆動する。出力端子４にはＣＰＵ
等のリセット信号入力端子が接続される。
及び抵抗Ｒ9,Ｒ10により構成されている。出力回路３
は、出力トランジスタＱ12，及び抵抗Ｒ11により構成さ
れている。出力トランジスタＱ12のコレクタには、出力
端子４を介して負荷抵抗ＲL が接続されている。駆動回
路２は、電圧検出回路１の出力に応じて出力回路３の出
力トランジスタＱ12を駆動する。出力端子４にはＣＰＵ
等のリセット信号入力端子が接続される。
【０００５】電圧検出回路１は、抵抗Ｒ12を介して入力
端子５より供給される電源電圧ＶCCを、直列に接続され
た抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ7,Ｒ8 （分圧手段）により分圧し
ている。抵抗Ｒ1,Ｒ2 の接続点はトランジスタＱ4(第２
のトランジスタ）のべースに接続されている。
端子５より供給される電源電圧ＶCCを、直列に接続され
た抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ7,Ｒ8 （分圧手段）により分圧し
ている。抵抗Ｒ1,Ｒ2 の接続点はトランジスタＱ4(第２
のトランジスタ）のべースに接続されている。
【０００６】抵抗Ｒ2,Ｒ3 の接続点はトランジスタＱ
5(第１のトランジスタ）のべースに接続され、第１の分
圧電圧である抵抗Ｒ2,Ｒ3 の接続点の電圧がトランジス
タＱ5のべースに入力されている。トランジスタＱ4,Ｑ
5 は、エミッタを共通接続された差動対トランジスタで
ある。トランジスタＱ4,Ｑ5 は夫々のエミッタ電流密度
を不均一に設定されていて、べース・エミッタ間電圧が
オフセット電圧ΔＶBEを持つよう構成されている。
5(第１のトランジスタ）のべースに接続され、第１の分
圧電圧である抵抗Ｒ2,Ｒ3 の接続点の電圧がトランジス
タＱ5のべースに入力されている。トランジスタＱ4,Ｑ
5 は、エミッタを共通接続された差動対トランジスタで
ある。トランジスタＱ4,Ｑ5 は夫々のエミッタ電流密度
を不均一に設定されていて、べース・エミッタ間電圧が
オフセット電圧ΔＶBEを持つよう構成されている。
【０００７】トランジスタＱ6 は、コレクタをトランジ
スタＱ4,Ｑ5 の共通エミッタに、べースを抵抗Ｒ7,Ｒ8
の接続点に、エミッタを抵抗Ｒ6 を介してグランドに接
続されている。トランジスタＱ1 は、トランジスタＱ6
のコレクタ電流ＩC6を定電流としている。
スタＱ4,Ｑ5 の共通エミッタに、べースを抵抗Ｒ7,Ｒ8
の接続点に、エミッタを抵抗Ｒ6 を介してグランドに接
続されている。トランジスタＱ1 は、トランジスタＱ6
のコレクタ電流ＩC6を定電流としている。
【０００８】電源が投入され、電源電圧ＶCCが０ボルト
からしだいに上昇してたとえば１．２Ｖとなると、
ＩC1，ＩC6が流れてトランジスタＱ1,Ｑ6 がオンし、差
動増幅器が動作し始める。これにより、駆動回路２のト
ランジスタＱ7,…Ｑ11並びに出力回路３の出力トランジ
スタＱ12がオンして出力端子４の出力電圧Ｖ0 が電源電
圧ＶCCから０ボルトとなり、ＣＰＵの初期リセットが行
われる。
からしだいに上昇してたとえば１．２Ｖとなると、
ＩC1，ＩC6が流れてトランジスタＱ1,Ｑ6 がオンし、差
動増幅器が動作し始める。これにより、駆動回路２のト
ランジスタＱ7,…Ｑ11並びに出力回路３の出力トランジ
スタＱ12がオンして出力端子４の出力電圧Ｖ0 が電源電
圧ＶCCから０ボルトとなり、ＣＰＵの初期リセットが行
われる。
【０００９】電源電圧ＶCCがさらに上昇し続けると、ト
ランジスタＱ4,Ｑ5 の各べース入力電圧の差がΔＶBEに
近づき、出力トランジスタＱ12の出力電流ＩC12 が増加
する。トランジスタＱ4,Ｑ5 の各べース入力電圧の差が
ΔＶBEとなるまでＶCCが上昇すると、差動増幅器の出力
であるトランジスタＱ5 の出力が反転してトランジスタ
Ｑ7 がオフし、トランジスタＱ9,Ｑ10，Ｑ11及び出力回
路３の出力トランジスタＱ12がオフする。よって、出力
電圧ＶO は０ボルトから電源電圧ＶCCに上昇する。電源
電圧ＶCCはさらに上昇し、正規の電源電圧、たとえば５
Ｖとされる。
ランジスタＱ4,Ｑ5 の各べース入力電圧の差がΔＶBEに
近づき、出力トランジスタＱ12の出力電流ＩC12 が増加
する。トランジスタＱ4,Ｑ5 の各べース入力電圧の差が
ΔＶBEとなるまでＶCCが上昇すると、差動増幅器の出力
であるトランジスタＱ5 の出力が反転してトランジスタ
Ｑ7 がオフし、トランジスタＱ9,Ｑ10，Ｑ11及び出力回
路３の出力トランジスタＱ12がオフする。よって、出力
電圧ＶO は０ボルトから電源電圧ＶCCに上昇する。電源
電圧ＶCCはさらに上昇し、正規の電源電圧、たとえば５
Ｖとされる。
【００１０】一方、電源電圧ＶCCが正規の電源電圧５Ｖ
からしだいに低下してトランジスタＱ4,Ｑ5 のべース入
力電圧の差がΔＶBEとなると、トランジスタＱ5 の出力
が反転する。これによりトランジスタＱ7 がオンし、ト
ランジスタＱ9,Ｑ10，Ｑ11及び出力トランジスタＱ12が
オンして出力電圧Ｖ0 が電源電圧ＶCCから０ボルトとな
り、ローレベルのリセット信号が出力端子４に出力され
る。
からしだいに低下してトランジスタＱ4,Ｑ5 のべース入
力電圧の差がΔＶBEとなると、トランジスタＱ5 の出力
が反転する。これによりトランジスタＱ7 がオンし、ト
ランジスタＱ9,Ｑ10，Ｑ11及び出力トランジスタＱ12が
オンして出力電圧Ｖ0 が電源電圧ＶCCから０ボルトとな
り、ローレベルのリセット信号が出力端子４に出力され
る。
【００１１】このように、正規の電源電圧からの電源電
圧の低下を電圧検出回路１により検出してリセット信号
を出力端子４に出力し、ＣＰＵ等をリセットしていた。
圧の低下を電圧検出回路１により検出してリセット信号
を出力端子４に出力し、ＣＰＵ等をリセットしていた。
【００１２】
【発明が解決しようとする課題】しかしながら従来の電
圧検出回路では、環境温度が変化すると差動対トランジ
スタのＶBEが変化し、リセット信号が出力される検出電
圧が不安定になる問題があった。
圧検出回路では、環境温度が変化すると差動対トランジ
スタのＶBEが変化し、リセット信号が出力される検出電
圧が不安定になる問題があった。
【００１３】近年、ＣＰＵ等を搭載した電子機器は、バ
ッテリで動作するノート型コンピュータ等のように携帯
されて使用される機会が増えている。このため環境温度
の変化も大きくなっており、これに対して安定に動作す
ることが要求されている。
ッテリで動作するノート型コンピュータ等のように携帯
されて使用される機会が増えている。このため環境温度
の変化も大きくなっており、これに対して安定に動作す
ることが要求されている。
【００１４】上記の点に鑑み本発明では、環境温度が変
化しても電源電圧の変動を安定に検出出来る電圧検出回
路を提供することを目的とする。
化しても電源電圧の変動を安定に検出出来る電圧検出回
路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記の問題を解決するた
めに本発明では、入力直流電圧を所定の分圧比に分圧す
る分圧手段と分圧手段よりの第１の分圧電圧がべースに
入力される第１のトランジスタと第１のトランジスタと
エミッタを共通接続され第１のトランジスタとべース・
エミッタ間電圧が異なる第２のトランジスタとを具備
し、分圧手段よりの第２の分圧電圧を第２のトランジス
タのべースに入力して入力直流電圧が所定値となったと
きに第１及び第２のトランジスタのべース入力電圧の差
の電圧が第１及び第２のトランジスタ夫々のべース・エ
ミッタ間電圧の差の電圧となり入力直流電圧が所定値と
なったことを検出する電圧検出回路において、一端に第
２の分圧電圧が付与され他端を第２のトランジスタのべ
ースに接続された第１の抵抗と第２のトランジスタのべ
ース・エミッタ間に接続された第２の抵抗とを具備し、
入力直流電圧の所定値の温度係数が零となるよう、分圧
比と、第１及び第２のトランジスタ夫々のべース・エミ
ッタ間電圧と、第１及び第２の抵抗夫々の抵抗値とを設
定した。
めに本発明では、入力直流電圧を所定の分圧比に分圧す
る分圧手段と分圧手段よりの第１の分圧電圧がべースに
入力される第１のトランジスタと第１のトランジスタと
エミッタを共通接続され第１のトランジスタとべース・
エミッタ間電圧が異なる第２のトランジスタとを具備
し、分圧手段よりの第２の分圧電圧を第２のトランジス
タのべースに入力して入力直流電圧が所定値となったと
きに第１及び第２のトランジスタのべース入力電圧の差
の電圧が第１及び第２のトランジスタ夫々のべース・エ
ミッタ間電圧の差の電圧となり入力直流電圧が所定値と
なったことを検出する電圧検出回路において、一端に第
２の分圧電圧が付与され他端を第２のトランジスタのべ
ースに接続された第１の抵抗と第２のトランジスタのべ
ース・エミッタ間に接続された第２の抵抗とを具備し、
入力直流電圧の所定値の温度係数が零となるよう、分圧
比と、第１及び第２のトランジスタ夫々のべース・エミ
ッタ間電圧と、第１及び第２の抵抗夫々の抵抗値とを設
定した。
【００１６】
【作用】上記の構成によれば、第１及び第２のトランジ
スタのべース入力電圧の差の電圧が第１及び第２のトラ
ンジスタ夫々のべース・エミッタ間電圧の差の電圧とな
ると入力直流電圧が所定値となったことが検出される
が、この所定値の温度係数は、少なくとも第１及び第２
のトランジスタを構成する半導体の禁制帯幅のエネルギ
ーに応じた負の値と第１及び第２のトランジスタのべー
ス・エミッタ間電圧に応じた正の値と第１及び第２のト
ランジスタのべース・エミッタ間電圧の差に応じて正ま
たは負となる値との和の値とされるよう作用し、夫々の
値は分圧比と第１及び第２のトランジスタ夫々のべース
・エミッタ間電圧と第１及び第２の抵抗夫々の抵抗値と
により任意の値に設定され、勿論零にも設定されるよう
作用する。
スタのべース入力電圧の差の電圧が第１及び第２のトラ
ンジスタ夫々のべース・エミッタ間電圧の差の電圧とな
ると入力直流電圧が所定値となったことが検出される
が、この所定値の温度係数は、少なくとも第１及び第２
のトランジスタを構成する半導体の禁制帯幅のエネルギ
ーに応じた負の値と第１及び第２のトランジスタのべー
ス・エミッタ間電圧に応じた正の値と第１及び第２のト
ランジスタのべース・エミッタ間電圧の差に応じて正ま
たは負となる値との和の値とされるよう作用し、夫々の
値は分圧比と第１及び第２のトランジスタ夫々のべース
・エミッタ間電圧と第１及び第２の抵抗夫々の抵抗値と
により任意の値に設定され、勿論零にも設定されるよう
作用する。
【００１７】
【実施例】図１は本発明の第１実施例の回路図である。
【００１８】同図に示す電圧検出回路６は、図４に示し
た従来の電圧検出回路１において、トランジスタＱ4 の
べースを抵抗Ｒ4 を介して抵抗Ｒ1,Ｒ2 の接続点に接続
し、トランジスタＱ4 のべース・エミッタ間に抵抗Ｒ5
を接続して構成した。
た従来の電圧検出回路１において、トランジスタＱ4 の
べースを抵抗Ｒ4 を介して抵抗Ｒ1,Ｒ2 の接続点に接続
し、トランジスタＱ4 のべース・エミッタ間に抵抗Ｒ5
を接続して構成した。
【００１９】上記構成の電圧検出回路６は、基本的な動
作は従来の電圧検出回路１と同様である。すなわち、電
源電圧ＶCCが低下して所定の閾値電圧Ｖshとなるとトラ
ンジスタＱ5,Ｑ6 の出力が反転する。そして、電圧検出
回路６の検出出力は差動増幅器７により増幅され、出力
トランジスタＱ12を駆動し、出力端子４にリセット信号
が出力される。
作は従来の電圧検出回路１と同様である。すなわち、電
源電圧ＶCCが低下して所定の閾値電圧Ｖshとなるとトラ
ンジスタＱ5,Ｑ6 の出力が反転する。そして、電圧検出
回路６の検出出力は差動増幅器７により増幅され、出力
トランジスタＱ12を駆動し、出力端子４にリセット信号
が出力される。
【００２０】ところで、差動対トランジスタＱ4,Ｑ5 は
エミッタ接合面積を差別化することにより夫々のエミッ
タ電流密度を不均一に設定されていて、べース・エミッ
タ間電圧がオフセット電圧ΔＶBEを持つよう構成されて
いる。
エミッタ接合面積を差別化することにより夫々のエミッ
タ電流密度を不均一に設定されていて、べース・エミッ
タ間電圧がオフセット電圧ΔＶBEを持つよう構成されて
いる。
【００２１】そして、入力端子５に入来する電源電圧Ｖ
CCが閾値電圧ＶshとなるとトランジスタＱ4,Ｑ5 の各べ
ース間電圧がΔＶBEとなるよう、抵抗Ｒ1,…Ｒ5 および
ダイオード接続されたトランジスタＱ1 によりトランジ
スタＱ4,Ｑ5 の各べースが分圧されている。これによ
り、ＶCC＝Ｖshにおいて、トランジスタＱ4,Ｑ5 にて構
成する差動増幅器の出力が反転し、電源電圧ＶCCの低下
が検出される。
CCが閾値電圧ＶshとなるとトランジスタＱ4,Ｑ5 の各べ
ース間電圧がΔＶBEとなるよう、抵抗Ｒ1,…Ｒ5 および
ダイオード接続されたトランジスタＱ1 によりトランジ
スタＱ4,Ｑ5 の各べースが分圧されている。これによ
り、ＶCC＝Ｖshにおいて、トランジスタＱ4,Ｑ5 にて構
成する差動増幅器の出力が反転し、電源電圧ＶCCの低下
が検出される。
【００２２】トランジスタＱ4,Ｑ5 のエミッタ接合面積
比を１：ｎ，トランジスタＱ4,Ｑ5 のべース・エミッタ
間電圧をＶBE4,ＶBE5 とする。トランジスタＱ4,Ｑ5 の
べース入力オフセット電圧ΔＶBEは、 ΔＶBE＝ＶBE4 −ＶBE5 (１) となる。
比を１：ｎ，トランジスタＱ4,Ｑ5 のべース・エミッタ
間電圧をＶBE4,ＶBE5 とする。トランジスタＱ4,Ｑ5 の
べース入力オフセット電圧ΔＶBEは、 ΔＶBE＝ＶBE4 −ＶBE5 (１) となる。
【００２３】回路各部の電圧、電流を図示のとおり定め
る。ＩC5＞＞ＩAiとすると、トランジスタＱ4,Ｑ5 で構
成する差動増幅器の平衡条件は ＩC4＝Ｉc5 (２) である。
る。ＩC5＞＞ＩAiとすると、トランジスタＱ4,Ｑ5 で構
成する差動増幅器の平衡条件は ＩC4＝Ｉc5 (２) である。
【００２４】また、ｉB4＜＜Ｉ5 とすると、抵抗Ｒ4 の
両端電圧Ｖ4 は Ｖ4 ＝Ｒ4I5 ＝ＶBE4 Ｒ4 ／Ｒ5 (３) であるので、抵抗Ｒ2 の両端電圧Ｖ2 は Ｖ2 ＝Ｖ4 ＋ΔＶBE (４) となる。
両端電圧Ｖ4 は Ｖ4 ＝Ｒ4I5 ＝ＶBE4 Ｒ4 ／Ｒ5 (３) であるので、抵抗Ｒ2 の両端電圧Ｖ2 は Ｖ2 ＝Ｖ4 ＋ΔＶBE (４) となる。
【００２５】したがって、 (３), (４) 式より、抵抗Ｒ
2 の両端電圧Ｖ2 は Ｖ2 ＝ＶBE4 Ｒ4/Ｒ5 ＋ΔＶBE (５) となる。
2 の両端電圧Ｖ2 は Ｖ2 ＝ＶBE4 Ｒ4/Ｒ5 ＋ΔＶBE (５) となる。
【００２６】ところで、トランジスタＱ4 のべース・エ
ミッタ間電圧ＶBE4 およびトランジスタＱ4,Ｑ5 の入力
オフセット電圧ΔＶBEは ＶBE4 ＝Ｖgo(1−Ｔ／Ｔ0)＋ＶBE04 (Ｔ／Ｔ0) (６) ΔＶBE＝ (ｋＴ／q)ｌn(ｎ) (７) で表される。
ミッタ間電圧ＶBE4 およびトランジスタＱ4,Ｑ5 の入力
オフセット電圧ΔＶBEは ＶBE4 ＝Ｖgo(1−Ｔ／Ｔ0)＋ＶBE04 (Ｔ／Ｔ0) (６) ΔＶBE＝ (ｋＴ／q)ｌn(ｎ) (７) で表される。
【００２７】ただし、ＶgoはトランジスタＱ4,Ｑ5 を構
成するシリコンの禁制帯幅のエネルギー (１.1２〜１.1
７〔ｅＶ〕),Ｔは動作温度〔°Ｋ〕、Ｔ0 は基準となる
動作温度〔°Ｋ〕、ＶBE04はＴ＝Ｔ0 のときのトランジ
スタＱ4 のべース・エミッタ間電圧〔Ｖ〕、ｋはボルツ
マン定数1.380662×１０-23 〔ＪＫ-1〕、ｑは電子の電
荷量 1.6021892×１０-19 〔Ｃ〕である。
成するシリコンの禁制帯幅のエネルギー (１.1２〜１.1
７〔ｅＶ〕),Ｔは動作温度〔°Ｋ〕、Ｔ0 は基準となる
動作温度〔°Ｋ〕、ＶBE04はＴ＝Ｔ0 のときのトランジ
スタＱ4 のべース・エミッタ間電圧〔Ｖ〕、ｋはボルツ
マン定数1.380662×１０-23 〔ＪＫ-1〕、ｑは電子の電
荷量 1.6021892×１０-19 〔Ｃ〕である。
【００２８】したがって、 (５) 式より Ｖ2 ＝ (Ｒ4/Ｒ5)｛Ｖgo(1−Ｔ／Ｔ0)＋ＶBE04 (Ｔ／Ｔ0)｝ ＋ (ｋＴ／q)ｌn(ｎ) (８) となる。次に、入力端子５に入来する電源電圧ＶCCの閾
値電圧Ｖshは、ｉB4＜＜I5＜I1とすると Ｖsh＝ＶBE1 ＋Ｖ2(Ｒ1 ＋Ｒ2 ＋Ｒ3)／Ｒ2 ＋Ｒ1I5 (９) で表される。
値電圧Ｖshは、ｉB4＜＜I5＜I1とすると Ｖsh＝ＶBE1 ＋Ｖ2(Ｒ1 ＋Ｒ2 ＋Ｒ3)／Ｒ2 ＋Ｒ1I5 (９) で表される。
【００２９】またここで、トランジスタＱ1 のべース・
エミッタ間電圧ＶBE1 は ＶBE1 ＝Ｖgo(1−Ｔ／Ｔ0)＋ＶBE01 (Ｔ／Ｔ0) (1０) Ｉ5 ＝ＶBE4 ／Ｒ5 (1１) であるので（ただし、ＶBE01はＴ＝Ｔ0 のときのトラン
ジスタＱ1 のべース・エミッタ間電圧）、I5＜＜I1とす
ると、
エミッタ間電圧ＶBE1 は ＶBE1 ＝Ｖgo(1−Ｔ／Ｔ0)＋ＶBE01 (Ｔ／Ｔ0) (1０) Ｉ5 ＝ＶBE4 ／Ｒ5 (1１) であるので（ただし、ＶBE01はＴ＝Ｔ0 のときのトラン
ジスタＱ1 のべース・エミッタ間電圧）、I5＜＜I1とす
ると、
【００３０】
【数１】
【００３１】となる。
【００３２】(1４) 式において、Ｒ4(Ｒ1 ＋Ｒ2 ＋Ｒ3)
／Ｒ2 Ｒ5 ＝ｒ1 、( Ｒ1 ＋Ｒ2 ＋Ｒ3)／Ｒ2 ＝ｒ2 と
おき、辺々を温度Ｔで偏微分すると、
／Ｒ2 Ｒ5 ＝ｒ1 、( Ｒ1 ＋Ｒ2 ＋Ｒ3)／Ｒ2 ＝ｒ2 と
おき、辺々を温度Ｔで偏微分すると、
【００３３】
【数２】
【００３４】となる。
【００３５】(1５) 式は閾値電圧Ｖshの温度係数（∂Ｖ
sh／∂Ｔ）を示しており、r1，r2およびｎの値により正
または負の任意の値を取り得る。したがって、（∂Ｖsh
／∂Ｔ）が零となるようにr1，r2およびｎの値を設定す
れば、閾値電圧Ｖshが温度特性を持たないように構成す
ることができる。
sh／∂Ｔ）を示しており、r1，r2およびｎの値により正
または負の任意の値を取り得る。したがって、（∂Ｖsh
／∂Ｔ）が零となるようにr1，r2およびｎの値を設定す
れば、閾値電圧Ｖshが温度特性を持たないように構成す
ることができる。
【００３６】すなわち、 Ｖgo(1＋ｒ1)＝ＶBE01＋r1ＶBE04＋ (r2ｋＴ0/q)ｌn(ｎ) (1６) ∴ＶBE01＋r1ＶBE04＝Ｖgo(1＋ｒ1)− (r2ｋＴ0/q)ｌn(ｎ) (1７) なる条件を満足するように抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ4,Ｒ5 の
値を選び、トランジスタＱ4,Ｑ5 のエミッタ接合面積比
ｎを設定することにより、閾値電圧Ｖshの温度係数（∂
Ｖsh／∂Ｔ）＝０となる。
値を選び、トランジスタＱ4,Ｑ5 のエミッタ接合面積比
ｎを設定することにより、閾値電圧Ｖshの温度係数（∂
Ｖsh／∂Ｔ）＝０となる。
【００３７】ところで、Ｔ＝Ｔ0 のときの閾値電圧Ｖsh
0は、(1４) 式においてＴ＝Ｔ0 とおくことにより Ｖsh0 ＝ＶBE01＋r1ＶBE04＋ (r2ｋＴ0/q)ｌn(ｎ) (1８) で表される。
0は、(1４) 式においてＴ＝Ｔ0 とおくことにより Ｖsh0 ＝ＶBE01＋r1ＶBE04＋ (r2ｋＴ0/q)ｌn(ｎ) (1８) で表される。
【００３８】ただし、上記実施例の回路においてI5が大
きくてI1に比べて無視出来ない場合には、 (９) 式にお
いて第３項Ｒ1I5 を考慮する必要がある。しかし、Ｒ3
＞Ｒ 1 として設計すれば余り問題にならない。
きくてI1に比べて無視出来ない場合には、 (９) 式にお
いて第３項Ｒ1I5 を考慮する必要がある。しかし、Ｒ3
＞Ｒ 1 として設計すれば余り問題にならない。
【００３９】このように本実施例によれば、電源電圧Ｖ
CCが変動したときにトランジスタＱ 4,Ｑ5 の出力が反転
する閾値電圧Ｖshの温度係数を、抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ4,
Ｒ5 およびトランジスタＱ4,Ｑ5のエミッタ接合面積比
ｎを選ぶことにより正または負の任意の値に設定するこ
とができる。勿論、上記のとおりこれを零とすることも
可能である。
CCが変動したときにトランジスタＱ 4,Ｑ5 の出力が反転
する閾値電圧Ｖshの温度係数を、抵抗Ｒ1,Ｒ2,Ｒ3,Ｒ4,
Ｒ5 およびトランジスタＱ4,Ｑ5のエミッタ接合面積比
ｎを選ぶことにより正または負の任意の値に設定するこ
とができる。勿論、上記のとおりこれを零とすることも
可能である。
【００４０】これにより、環境温度が変化しても閾値電
圧Ｖshが変動することなく、電源電圧ＶCCの低下を電圧
検出回路６により安定に検出することが可能となる。電
圧検出回路６の検出出力は差動増幅器７により増幅され
て出力トランジスタＱ12を駆動し、出力端子４にリセッ
ト信号が出力される。
圧Ｖshが変動することなく、電源電圧ＶCCの低下を電圧
検出回路６により安定に検出することが可能となる。電
圧検出回路６の検出出力は差動増幅器７により増幅され
て出力トランジスタＱ12を駆動し、出力端子４にリセッ
ト信号が出力される。
【００４１】なお、抵抗Ｒ1 による電圧降下Ｒ1I1 が上
記実施例中の抵抗Ｒ4 による電圧降下分Ｒ4I5 だけ大き
くなるよう抵抗Ｒ1 の値を設定すれば、抵抗Ｒ4 を短絡
して省略することができる。
記実施例中の抵抗Ｒ4 による電圧降下分Ｒ4I5 だけ大き
くなるよう抵抗Ｒ1 の値を設定すれば、抵抗Ｒ4 を短絡
して省略することができる。
【００４２】また、抵抗Ｒ4 を省略せずに抵抗Ｒ1 を省
略し、抵抗Ｒ2 を入力端子５に直接接続して電源電圧Ｖ
CCを分圧しても構わない。
略し、抵抗Ｒ2 を入力端子５に直接接続して電源電圧Ｖ
CCを分圧しても構わない。
【００４３】次に、図２は本発明の第１実施例を適用し
たリセット回路の一例の回路図である。同図中、図１お
よび図４と同一構成部分には同一符号を付してある。図
２において、電圧検出回路６の出力には駆動回路８が接
続され、これにより出力回路３を駆動している。
たリセット回路の一例の回路図である。同図中、図１お
よび図４と同一構成部分には同一符号を付してある。図
２において、電圧検出回路６の出力には駆動回路８が接
続され、これにより出力回路３を駆動している。
【００４４】駆動回路８は、トランジスタＱ8,Ｑ9 、抵
抗Ｒ10、およびコレクタの一部をべースに帰還されたマ
ルチコレクタトランジスタＱ13, Ｑ14からなっている。
マルチコレクタトランジスタＱ13のべースは、電圧検出
回路６のトランジスタＱ5 のコレクタに接続されてい
る。
抗Ｒ10、およびコレクタの一部をべースに帰還されたマ
ルチコレクタトランジスタＱ13, Ｑ14からなっている。
マルチコレクタトランジスタＱ13のべースは、電圧検出
回路６のトランジスタＱ5 のコレクタに接続されてい
る。
【００４５】上記の構成により、抵抗Ｒ12を介して入力
端子５に入来する電源電圧ＶCCが閾値電圧Ｖshとなる
と、電圧検出回路６のトランジスタＱ5 のコレクタ出力
電圧が反転しローレベルとなり、駆動回路８、出力回路
３を介して出力端子４にリセット信号が出力される。電
圧検出回路６は、(1７) 式を満足するよう構成されてお
り、温度変化に対して閾値電圧Ｖshが変動することな
く、一定の閾値電圧Ｖshにおいて安定にＣＰＵ等のリセ
ットを行うことができる。
端子５に入来する電源電圧ＶCCが閾値電圧Ｖshとなる
と、電圧検出回路６のトランジスタＱ5 のコレクタ出力
電圧が反転しローレベルとなり、駆動回路８、出力回路
３を介して出力端子４にリセット信号が出力される。電
圧検出回路６は、(1７) 式を満足するよう構成されてお
り、温度変化に対して閾値電圧Ｖshが変動することな
く、一定の閾値電圧Ｖshにおいて安定にＣＰＵ等のリセ
ットを行うことができる。
【００４６】また、図２において、トランジスタＱ2 の
べース・コレクタを分離しトランジスタＱ3 のべース・
コレクタを共通接続して、駆動回路８のマルチコレクタ
トランジスタＱ13のべースを、電圧検出回路６のトラン
ジスタＱ4 のコレクタ出力に接続すれば、出力端子４へ
の出力リセット信号の極性を上記と逆にすることができ
る。
べース・コレクタを分離しトランジスタＱ3 のべース・
コレクタを共通接続して、駆動回路８のマルチコレクタ
トランジスタＱ13のべースを、電圧検出回路６のトラン
ジスタＱ4 のコレクタ出力に接続すれば、出力端子４へ
の出力リセット信号の極性を上記と逆にすることができ
る。
【００４７】次に、図３は本発明の第２実施例の要部の
回路図である。同図の回路構成は、図１に示した電圧検
出回路と同様である。図３に示す電圧検出回路９は、ト
ランジスタＱ4,Ｑ5 の電流比を１：ｎ1 とすると同時
に、トランジスタＱ4,Ｑ5 の定電流負荷であるトランジ
スタＱ2,Ｑ3 の電流比にもｎ2 ：１の重み付けをして構
成した。
回路図である。同図の回路構成は、図１に示した電圧検
出回路と同様である。図３に示す電圧検出回路９は、ト
ランジスタＱ4,Ｑ5 の電流比を１：ｎ1 とすると同時
に、トランジスタＱ4,Ｑ5 の定電流負荷であるトランジ
スタＱ2,Ｑ3 の電流比にもｎ2 ：１の重み付けをして構
成した。
【００４８】この差動増幅器の平衡条件は IC4＝ｎ2Ic5 (20) となる。
【００４９】また、トランジスタＱ4,Ｑ5 の入力オフセ
ット電圧は ΔＶBE＝ (ｋＴ／q)ｌn(ｎ1 ｎ2) (21) となり、第１実施例の場合と比べてｌn(ｎ1 ｎ2/ｎ) 倍
にできる。したがって、(５) 式において第１項 (Ｖ
BE4 Ｒ4/Ｒ5)を小さくできるので、抵抗Ｒ5 による電流
分をトランジスタＱ4 に多く流すことができる。
ット電圧は ΔＶBE＝ (ｋＴ／q)ｌn(ｎ1 ｎ2) (21) となり、第１実施例の場合と比べてｌn(ｎ1 ｎ2/ｎ) 倍
にできる。したがって、(５) 式において第１項 (Ｖ
BE4 Ｒ4/Ｒ5)を小さくできるので、抵抗Ｒ5 による電流
分をトランジスタＱ4 に多く流すことができる。
【００５０】
【発明の効果】上述の如く本発明によれば、入力直流電
圧が正の値と負の値との和の値により任意の温度係数と
される所定値となったことを検出できるため、勿論この
所定値の温度係数を零に設定することもできて、環境温
度が変化しても入力直流電圧の変動を安定に検出出来る
特長がある。
圧が正の値と負の値との和の値により任意の温度係数と
される所定値となったことを検出できるため、勿論この
所定値の温度係数を零に設定することもできて、環境温
度が変化しても入力直流電圧の変動を安定に検出出来る
特長がある。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第１実施例を適用したリセット回路の
一例の回路図である。
一例の回路図である。
【図３】本発明の第２実施例の回路図である。
【図４】従来の電圧検出回路の一例を適用したリセット
回路の回路図である。
回路の回路図である。
１，６，９ 電圧検出回路 ２，８ 駆動回路 ３ 出力回路 ４ 出力端子 ５ 入力端子 ７ 差動増幅器 Ｒ1,…Ｒ5 抵抗 Ｑ2,Ｑ3,Ｑ4,Ｑ5 トランジスタ ＶCC 電源電圧 Ｖsh 閾値電圧
Claims (1)
- 【請求項１】 入力直流電圧を所定の分圧比に分圧する
分圧手段と、該分圧手段よりの第１の分圧電圧がべース
に入力される第１のトランジスタと、該第１のトランジ
スタとエミッタを共通接続され該第１のトランジスタと
べース・エミッタ間電圧が異なる第２のトランジスタと
を具備し、 該分圧手段よりの第２の分圧電圧を該第２のトランジス
タのべースに入力して、前記入力直流電圧が所定値とな
ったときに前記第１及び第２のトランジスタのべース入
力電圧の差の電圧が前記第１及び第２のトランジスタ夫
々のべース・エミッタ間電圧の差の電圧となり、前記入
力直流電圧が所定値となったことを検出する電圧検出回
路において、 一端に前記第２の分圧電圧が付与され他端を前記第２の
トランジスタのべースに接続された第１の抵抗と、前記
第２のトランジスタのべース・エミッタ間に接続された
第２の抵抗とを具備し、 前記入力直流電圧の前記所定値の温度係数が零となるよ
う、前記分圧比と、前記第１及び第２のトランジスタ夫
々のべース・エミッタ間電圧と、前記第１及び第２の抵
抗夫々の抵抗値とを設定したことを特徴とする電圧検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24759691A JP3218641B2 (ja) | 1991-09-26 | 1991-09-26 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24759691A JP3218641B2 (ja) | 1991-09-26 | 1991-09-26 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0587840A true JPH0587840A (ja) | 1993-04-06 |
| JP3218641B2 JP3218641B2 (ja) | 2001-10-15 |
Family
ID=17165865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24759691A Expired - Fee Related JP3218641B2 (ja) | 1991-09-26 | 1991-09-26 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218641B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012242943A (ja) * | 2011-05-17 | 2012-12-10 | Rohm Co Ltd | 電圧検出回路 |
| JP2018529937A (ja) * | 2015-07-29 | 2018-10-11 | アプライド・マイクロ・サーキット・コーポレーション | 高周波電源電圧モニター |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3788616B2 (ja) | 2003-04-02 | 2006-06-21 | ローム株式会社 | 電圧検出回路 |
-
1991
- 1991-09-26 JP JP24759691A patent/JP3218641B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012242943A (ja) * | 2011-05-17 | 2012-12-10 | Rohm Co Ltd | 電圧検出回路 |
| JP2018529937A (ja) * | 2015-07-29 | 2018-10-11 | アプライド・マイクロ・サーキット・コーポレーション | 高周波電源電圧モニター |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3218641B2 (ja) | 2001-10-15 |
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Legal Events
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