JPH0587912B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、半導体記憶装置に関し、特に読出
し書込み方式の異なる複数個のモードを備え、か
つこれらのモードのうち任意のモードを選択、設
定できるようにされた半導体記憶装置に関する。 近年、64KビツトダイナミツクRAM（ランダ
ム・アクセス・メモリ）のような大容量メモリに
おいては、必要なピン数を削減するためにアドレ
スマルチプレクス方式が採用されている。このア
ドレスマルチプレクス方式を採用した場合、アド
レス信号が２回に分けて供給されるため、アクセ
ス時間がその分長くなる。そこで、これを解消し
て高速読出し、書込みを可能にする方式として、
ページモードやニブルモード、バイトモード等の
各種の読出し書込みモードが提案されている。 これらのモードに共通している点は、最初の行
アドレス信号と列アドレス信号が取り込まれた後
は、列アドレス信号のみの供給あるいは列アドレ
ス・ストローブ信号のトグルだけで、連続して複
数ビツトのデータの読出し、書込みが行なわれる
ようにされている点である。これによつて、少な
くとも行アドレス信号の供給に必要な時間が不要
となつて、全体としてのアクセス時間が短縮され
る。 最近、256Kビツトや１メガビツトのような大
容量メモリでは、このような各種の読出し書込み
モードを適用することが一般的にされつつある。
ところが、従来提案されている方式では、各モー
ド別に製品化されるようにされていた。 そこで、この発明は、第１に、同一のマスクパ
ターンでノーマルランダムアクセスモードやペー
ジモード、ニブルモード、バイトモード等の種々
の読出し書込みモードを備えた半導体記憶装置を
構成できるようにすることを目的とする。 本発明の他の目的は、外部から供給されるモー
ド選択用制御信号に基づいて上記各種モードのう
ち一つを選択して、選択されたモードに従つて読
出し、書込み動作を行なうようにされた半導体記
憶装置を提供することにある。 更に本発明の他の目的は、時分割方式でアドレ
スピンからモード選択用制御信号を取り込み、任
意のモードを選択できるようにされた半導体記憶
装置を提供することにある。 本発明の更に他の目的は、以下の実施例の説明
の中において明らかにされるであろう。 以下図面を用いてこの発明を説明する。 第１図は、１列としてアドレスピンからモード
選択用の制御信号を取り込んでモードを選択する
ようにされたダイナミツクRAMの概略構成を示
す。同図において、１点鎖線で囲まれた各ブロツ
クは、周知の半導体集積回路技術によつて、１つ
の半導体基板、例えばシリコン基板に形成され
る。 第１図において、１は64Kビツトのメモリセル
が、例えば256×256ビツトのようなマトリツクス
状に配置されてなるメモリセルアレイである。特
に制限されないが、本実施例においては、センス
アンプがこのメモリセルアレイに含まれている。 ２ａ，２ｂはアドレスバツフア回路で、このア
ドレスバツフア回路２ａ，２ｂには、図示しない
マイクロプロセツサ（以下CPUと称する）等か
ら２回に分けて供給されるＸ系のアドレス信号
A_x0〜A_x7とＹ系のアドレス信号A_y0〜A_y7がそれ
ぞれ入力される。 ３ａ，３ｂは上記アドレスバツフア回路２ａ，
２ｂの出力信号a_xi，_xi（ｉ＝０〜７）とa_yi，_yi
（ｉ＝０〜７）を受けて、上記メモリセルアレイ
１の中からアドレス信号A_xi，A_yi（ｉ＝０〜７）
に対応する一のメモリセルを選択するためのＸデ
コーダおよびＹデコーダである。なお、a_xiと_xi
及びa_yiと_yiは、それぞれ互いに相補的な信号で
ある。 ４はタイミンゲ発生回路で、このタイミング発
生回路４は、CPU等から供給される行アドレス
ストローブ信号（以下信号と称する）およ
び列アドレスストローブ信号（以下信号と
称する）に基づいて、上記アドレスバツフア回路
２ａ，２ｂとＸ，Ｙデコーダ３ａ，３ｂを動作さ
せる制御信号φ_x1，φ_x2，φ_y1，φ_y2，φ_d1，以下に
述べるモード選択回路の動作を制御する信号φ_d2
及び読み出し書き込み制御回路への制御信号φ_c1
等を発生する。 ５はメインアンプであり、メモリセルアレイか
ら出力されたデータを増幅して、ラツチする。 また、特に制限されないが、メインアンプ５に
は、Ｙデコーダ３ｂの出力信号又は、後で述べる
シフトレジスタの出力信号によつて制御されるス
イツチ回路が含まれている。Ｙデコーダ又はシフ
トレジスタによつて選択されたスイツチ回路を介
して、所望のメインアンプにラツチされていたデ
ータが、入出力バツフアに送出されたり、あるい
は、入出力バツフアからのデータが、所望のメモ
リセルに書き込まれるようにされている。 上述したメモリセルアレイ１及び上記メインア
ンプ５については、後で第５図Ａ及び第５図Ｂを
用いて詳しく説明する。 ６は、入出力バツフアであり、読出し書込み制
御回路７からのコントロール信号φ_c2に基づいて、
メインアンプ５から送られて来たデータを出力端
子Doutに出力するか、あるいは、入力端子Dinか
らの信号をメインアンプを介して、メモリセルア
レイ内の選択されたメモリセルに伝えるかの動作
を行なう。 読出し書込み制御回路７は、前記タイミング発
生回路４から供給される内部制御信号φ_c1と、
CPU等から供給されるライトイネーブル信号
とに基づいて、入出力バツフア６に対して適当な
コントロール信号φ_c2を出力するようにされてい
る。 この実施例においては、上記構成の他に、以下
に述べるような各回路が新らたに設けられてい
る。 ８は、モード選択回路であつて、特に制限され
ないが、適当な論理ゲートを組み合せて構成され
たデコーダによつて構成されている。 ９は、Ｙ−DEC（Ｙデコーダ）制御回路であつ
て、モード選択回路８からの出力信号φ_P，_Nを
受けて、Ｙデコーダにその状態を決めるための制
御回路φ_ycを出力する。 １０は、上記モード選択回路８からの出力信号
φ_N，_Pを受けて、シフトレジスタ１１の状態を
制御するための制御信号を出力するＳ・Ｒ（シフ
トレジスタ）制御回路である。 シフトレジスタ１１は、後で第３図及び第５図
Ａを用いて詳しく説明するが、例えば複数のフリ
ツプフロツプによつて構成された可変シフトレジ
スタである。 第５図Ａは、上記メモリセルアレイ１、Ｙデコ
ーダ３ｂ，Ｘデコーダ３ａ、メインアンプ５、シ
フトレジスタ１１及び入出力バツフア６の詳細な
ブロツク図である。 この実施例においては、特に制限されないが、
いわゆる２交点方式でメモリセルが配置されてい
る。すなわち、メモリセルは、第５図Ａにおいて
○印で示されているようにＸデコーダの出力ノー
ドに結合されたワード線WL_o（ｎ＝０〜255）と
データ線Dn又は（ｎ＝０〜255）との交点に
設けられている。 メモリセルとしては、特に制限されないが、第
５図Ｂに示されているように、１個の情報記憶用
キヤパシタCcと、アドレス選択用MOSFET（絶
縁ゲート型電界効果トランジスタ）Q_Mとによつ
て構成された１トランジスタ型メモリセルが使わ
れている。 １対のデータ線Dn，間には、センスアンプ
SAnとメインアンプMAnとが並列に結合されて
いる。また１対のデータ線Dn，は、それぞ
れ、Ｙデコーダ３ｂからのデコード出力信号yn
又は、この出力信号ynに対応したシフトレジス
タ１１内のフリツプフロツプFF_oからの出力信号
によつてスイツチ制御されるスイツチ回路SW_oを
介して、１対のコモンデータ線CD，に結合さ
れている。 上記シフトレジスタ１１は、後で第３図を用い
て詳しく説明するが、シフトレジスタ１１を構成
する各フリツプフロツプは、Ｙデコーダ３ｂのそ
れぞれ対応するデコード出力信号によつて状態が
設定されるようにされている。 上記１対のコモンデータ線CD，は、それぞ
れ入出力バツフア６に結合されている。 なお、第５図Ａにおいては、図面を簡単にする
ために、ダミーセルは省略されている。 次に、この実施例の動作を説明する。 まず、ノーマルランダムアクセスモードにおけ
る１ビツト単位の読み出し、書き込み動作を第１
図、第５図及び第２図を用いて説明する。 外部から供給される信号が、第２図に示
すように、ハイレベルからロウレベルに立ち下が
ると、タイミング発生回路４からアドレスバツフ
ア回路２ａに対してハイレベルの制御信号φ_x1が
出力される。すると、アドレスバツフア回路２ａ
は、そのときアドレスピンに供給されているアド
レス信号A_x0〜A_x7を取り込んで内部にラツチす
る。続いて、タイミング発生回路４からＸデコー
ダ３ａに対して、ハイレベルの制御信号φ_x2が出
力される。すると、Ｘデコーダ３ａはアドレスバ
ツフア回路２ａからの出力信号a_xi，_xiに基づい
て、アドレス信号A_x0〜A_x7に対応する一本のワ
ード線を選択レベルにする。そして、選択された
ワード線に接続されているすべてのメモリセルの
データすなわち１行分のデータが内部のセンスア
ンプSA_oにより増幅されて、メインアンプMA_o
に送られて、増幅、ラツチされる。 タイミング発生回路４は、外部から供給される
CAS信号が、第２図のように信号に続いて
ハイレベルからロウレベルに変化されると、アド
レスバツフア回路２ｂに対してハイレベルの制御
信号φ_y1を出力する。すると、アドレスバツフア
回路２ｂは、そのときアドレスピンに供給されて
いるアドレス信号A_y0〜A_y7を取り込んでラツチ
する。続いて、タイミング発生回路４からハイレ
ベルの制御信号φ_y2が出力されてＹデコーダ３ｂ
が動作される。Ｙデコーダ３ｂはアドレスバツフ
ア回路２ｂの出力a_yi，_yiに基づいて、アドレス
信号A_y0〜A_y7に対応する１つのデコード出力信
号ynをハイベルにし、残りのデコード出力信号
をロウレベルにする。これにより、ハイレベルの
デコード信号ynを受けるスイツチ回路SW_oのみ
がオン状態となり、このスイツチ回路SW_oに結合
されている１対のデータ線Dn，が、それぞれ
コモンデータ線CD，に電気的に結合される。
すなわち、256個のメインアンプMAにラツチさ
れていたデータのうち、選択されたデータ線上の
メモリセルのデータが入出力バツフア６に送られ
る。入出力バツフア６は、読出し書込み制御回路
７からのコントロール信号φ_c2に基づいて、メイ
ンアンプ５から送られて来たデータを出力端子
Doutに出力する。 書き込み動作においては、入出力バツフア６
が、コントロール信号φ_c2に基づいて、入力端子
Dinからのデータを取り込み、コモンデータ線
CD，の電位を、この取り込んだデータに従つ
た値にする。上述した読み出し動作のときと同じ
ようにアドレス信号によつて選択されたメモリセ
ルに、コモンデータ線CD又はの電圧に応じた
電圧が印加され、取り込んだデータが選択された
メモリセルに書き込まれる。 次に、ページモードのときの動作について、第
１図、第２図及び第５図Ａを用いて説明する。 前述のごとく、信号に続いて信号が
立ち下がつてメインアンプ５により増幅されたデ
ータが入出力バツフア６から出力された後、第２
図に示すように信号が立ち上がると、タイ
ミング発生回路４からハイレベルの制御信号φ_d1
が出力される。すると、アドレスバツフア回路２
ｂがこのときアドレスピンに供給されている信号
を取り込んでラツチする。次に、タイミング発生
回路４からハイレベルの制御信号φ_d2が出力され
る。これによりアドレスバツフア回路２ｂの出力
信号a_yi，_yiがモード選択回路８に取り込まれて
デコードされ、モード選択信号が形成される。 信号の最初の立ち上がりに同期してアド
レスピンには、選択されるべき各モードに対応し
て、予め例えば表１のように設定されている８ビ
ツトからなるモード選択用制御信号が供給される
ようにされている。従つて、信号の立ち上
がりに同期してアドレスピンに供給されたモード
選択用制御信号が、すべて“Ｌ”レベルにされて
いると、モード選択回路８においてこれがデコー
ドされて、ページモードを実行させるようなモー
ド選択信号φ_Pが出力される（第２図参照）。

【表】

【表】 すると、Ｙデコーダ制御回路９がこのモード選
択信号φ_Pを受けて、Ｙデコーダ３ｂをアクセス
可能にさせる。そのため、次に再び信号が
立ち下がつたときにアドレスバツフア回路２ｂに
取り込まれたアドレス信号A_y0〜A_y7に対応する
データ線が選択される。これによつて、メインア
ンプ５にラツチされていたデータのうち、選択さ
れたデータ線上のデータが入出力バツフア６に供
給されて出力される。このようにして、その後
CAS信号の立ち下がりの度にこれに同期して列
アドレス信号A_yiのみが次々と取り込まれて、対
応するデータが読み出され、ページモードが実行
される。 次に、アドレス信号を変化させないで、複数の
データをシリーズに入出力させるモードを実行す
る場合の動作を、第１図、第２図、第３図及び第
５図Ａを用いて説明する。その例として、ニブル
モードでの動作を説明する。 上述した信号の１回目の立ち上がりに同
期してアドレスバツフア回路２ｂに取り込まれた
モード選択信号が、表１の(2)のように、アドレス
A₀，A₁のみが“Ｈ”レベルにされていると、モ
ード選択回路８においてこれがデコードされて、
ニブルモードを実行させるようなモード選択信号
φ_Nが出力される。すると、このモード選択信号
φ_Nを受けてシフトレジスタ制御回路１０が、可
変シフトレジスタ１１を４段のシフトレジスタと
して動作させる。このとき、Ｙデコーダ制御回路
９はモード選択信号_Nを受けて、Ｙデコーダ３
ｂをアクセスさせないようにする。 上記可変シフトレジスタ１１は、例えば第３図
に示すように構成されることにより、シフトレジ
スタ制御回路１０からの制御信号によつて任意の
段数のシフトレジスタとして動作できるようにさ
れている。図示のごとくｎ個のフリツプフロツプ
F.F.0〜F.F.nからなる可変シフトレジスタ１１
は、ニブルモードを実行させるモード選択信号
φ_Nがモード選択回路８から出力されると、シフ
トレジスタ制御回路１０によつて、ゲートG₄が
開かれて他のゲートG₈…Gnが全て閉じられる。
すると、開かれたゲートG₄より右側のフリツプ
フロツプF.F.0〜F.F.3の間でシフトが繰り返えさ
れるようになり、４段のシフトレジスタとして動
作される。この４段のシフトレジスタ１１は、特
に制限されないが、信号の変化に伴なつて
シフトレジスタ制御回路１０から発生されるクロ
ツクパルスφ_cPによつて、例えばハイレベルが一
つずつシフトされる。すなわち、４段のシフトレ
ジスタ１１の出力信号が、クロツクパルスφ_cPが
印加される毎に順次ハイレベルにされる。例え
ば、始めにフリツプフロツプF.F.2の出力信号が
ハイレベルにされ、他の３つのフリツプフロツプ
の出力信号がロウレベルにされていた場合、
CAS信号が変化して、クロツクパルスφ_cPがシフ
トレジスタ１１に印加されると、フリツプフロツ
プF.F.1の出力信号がハイレベルになり、他の３
つのフリツプフロツプの出力信号がロウレベルに
なる。このようにシフトレジスタ１１は、
信号が変化する毎に、ハイレベルが次々と移つて
いくようになる。 始めに出力信号がハイレベルにされるフリツプ
フロツプは、信号が最初に立ち下がつたと
きにアドレスバツフア２ｂに取り込まれたアドレ
ス信号A_yiによつて決まる。すなわち、Ｙデコー
ダ３ｂの各デコードに出力信号が、それぞれ対応
するフリツプフロツプに供給されるようにされて
おり、しかも、フリツプフロツプは、供給される
デコード信号によつて、その状態が設定されるよ
うにされている。このため、上記取り込まれたア
ドレス信号A_yiに対応して、Ｙデコーダ３ｂから
出力されたハイレベルのデコード信号を受けたフ
リツプフロツプの出力信号が、始めにハイレベル
になる。これに対して、残りのフリツプフロツプ
の出力信号は、対応するデコード信号がロウレベ
ルのため、全てロウレベルになる。 例えば、アドレス信号A_yiによつて、フリツプ
フロツプF.F.2の出力信号がハイレベルにされた
場合、このフリツプフロツプF.F.2に対応したス
イツチ回路SW２が、オン状態となる。その結
果、すでに、メインアンプMA２にラツチされて
いたメモリセルのデータが、スイツチ回路SW２
を介して入出力バツフア６に供給されて、出力端
子Doutに出力される。上述したように、信
号が変化する毎に、SW₁，SW₀，SW₃の順に出力
信号がハイレベルとなるため、出力端子Doutか
らは、メインアンプMA1のデータ、MA0のデー
タ、MA3のデータの順に出力されることになる。
すなわち、４ビツトのデータがシリアルに読み出
される。なお、第３図の可変シフトレジスタを使
用する場合には、ニブルモードにおいて第５図の
スイツチ回路SW₀ないしSW₃のみが前述のような
順序で制御され、これにより第５図のメモリセル
アレイにおける４つのデータ線対のみがアクセス
されることになるので注意が必要となる。 上記説明は、ニブルモードについてであつた
が、例えば、信号の１回目の立ち上がりに
同期してアドレスピンから取り込まれたモード選
択用制御信号が、表１の(3)のように、アドレス
A₀，A₁，A₂のみが“Ｈ”レベルにされている
と、バイトモードを実行させるモード制御信号
φ_Nがモード選択回路８において形成される。す
ると、シフトレジスタ制御回路１０から出力され
る制御信号によつて、可変シフトレジスタ１１の
ゲートG₈のみが開かれて他のゲートがすべて閉
じられる。これによつて、可変シフトレジスタ１
１は８段のシフトレジスタとして動作させられ
る。その結果、信号のトグルによつて８ビ
ツトのデータがメインアンプ５からシリアルに読
み出される。 このようにして、可変シフトレジスタ１１を構
成する各段のフリツプフロツプF.F.0，F.F.1，…
…F.F.nごとに、最終段のパルスを帰還させるた
めのゲートを設けておけば、シフトレジスタの段
数ｎ（実施例では最大256段）の範囲内で、任意の
ビツト数のデータをシリアルに読み出せるように
なる。 しかも、実施例の回路では８ビツトのモード選
択制御信号によつて選択モードを決定するように
されているので、この場合には最大256種類のモ
ードが選択可能とされる。その結果、例えば表１
（ｎ）に示すようなリツプルモード、すなわち１
行分のデータを全てシリアルに読み出すようなモ
ードもRAMに予め持たせておいて、これを選
択、実行させることができる。 なお、上記したニブルモード、リツプルモード
のようにシフトレジスタ１１を使うときには、モ
ード選択回路８から、Ｙデコーダ制御回路９に制
御信号_Nが供給され、Ｙデコーダ制御回路９が
Ｙデコーダ３ｂを動作させないようにしている。
特に制限されないが、このとき、Ｙデコーダ３ｂ
の各出力ノードは、フローテイング状態にされ
る。このため、シフトレジスタの動作に対して、
Ｙデコーダ３ｂが悪影響を与えることはない。 また、前述したノーマルモード及びページモー
ドのときには、モード選択回路８からのシフトレ
ジスタ制御回路１０に制御信号_Pが供給され、
このシフトレジスタ制御回路１０によつて、シフ
トレジスタ１１が動作しないようにされている。 例えば、ページモードで使う場合、アドレス信
号A_yiによつて決まるＹデコーダ３ｂのデコード
信号により、例えばフリツプフロツプF.F.2の出
力信号がハイレベルにされ、次のアドレス信号
A_yiによつてフリツプフロツプF.F.255の出力信号
がハイレベルにされることがある。この場合、フ
リツプフロツプF.F.255の出力信号がハイレベル
にされるときには、フリツプフロツプF.F.3は、
Ｙデコーダ３ｂのロウレベルのデコード出力信号
によつて、その出力信号がロウレベルになる。こ
のことは、ノーマルモードにおいても同じであ
る。従つて、ページモードあるいはノーマルモー
ドのときに、シフトレジスタ１１が動作に悪影響
を与えることはない。 また、上記回路においては、ライトイネーブル
信号がロウレベルにされるデータ書込み時に
は上述したノーマルモードのときと同様に、読出
し書込み制御回路７からの制御信号φ_c2によつて、
入力端子Dinから供給されたデータが、Ｙデコー
ダ３ｂもしくは、シフトレジスタ１１によつてオ
ン状態にされたスイツチ回路を介してＸデコーダ
３ａによつて選択されたメモリセルに書き込まれ
るようにされる。従つて、ページモードあるいは
ニブルモード、バイトモード等においても、デー
タの書き込みが可能である。 なお、前記可変シフトレジスタ１１を構成する
ゲートG₄，G₈，…Gnとしては、例えばMOSトラ
ンスフアゲートを用いることができる。 また、上記実施例においては、タイミング発生
回路４からの制御信号φ_d2によつてモード選択回
路８としてのデコーダを動作させるようにされて
いるが、モード選択用制御信号（A₀〜A₇）の他
に信号と信号を直接入力信号としてモ
ード選択信号を形成するようなゲート回路を組む
ことによつてモード選択回路８を構成することも
可能である。 また、上記実施例においては、スイツチ回路
と、シフトレジスタとに同じＹデコーダ３ｂから
のデコード信号が供給されるようにされていた
が、それぞれ別のデコーダからのデコード信号が
供給されるようにしてもよい。 また、シフトレジスタ１１には、Ｙデコーダ３
ｂからのデコード信号が供給されないようにして
おき、ニブルモード、バイトモード等のシフトレ
ジスタ１１を使うモードのときには、常に所定の
フリツプフロツプの出力信号がハイレベルになる
ようにしてもよい。例えば、第３図において、フ
リツプフロツプF.F.0の出力信号が、始めハイレ
ベルになるようにしてもよい。 また、第１図及び第５図において、メインアン
プを取り除き、センスアンプにラツチ機能を持た
せるようにして、コモンデータ線にメインアンプ
を結合させるようにしてもよい。このようにすれ
ば、メインアンプの数がへるため、チツプ面積を
小さくすることができ、安価にすることができ
る。 更に、上記実施例では、可変シフトレジスタ１
１によつてメインアンプ５にラツチされていたデ
ータを順次読み出すようにされているが、センス
アンプからのデータをラツチする機能を有するシ
フトレジスタを設け、これをシフトレジスタ制御
回路１０によつて選択モードに応じてシフトさせ
て、シフトレジスタにラツチされているデータを
所望のビツト数だけシリアルに入出力バツフアへ
送るように構成してもよい。 前記実施例では、信号の１回目の立上が
りに同期して、そのときアドレスピンに供給され
たモード選択用制御信号を取り込むようにされて
いる。つまり、ここでは、モード選択用制御信号
がアドレスピンを使つて、時分割方式で取り込ま
れるようにされている。従来から信号と
CAS信号の立下がり時には、アドレスピンにア
ドレス信号が供給されるが、信号の立上が
り時はアドレスピンが任意のレベルをとることが
できる不定期間であつた。そのため、実施例のよ
うに、アドレスピンを使つて、モード選択用制御
信号を供給させるようにしても、これによつてア
クセス時間が長くされることはない。 同様の理由からアドレスピンが遊んでいる他の
期間、例えば信号の２回目以降の立上がり
時にアドレスピンからモード選択用制御信号を取
り込むようにすることも可能である。また、電源
投入時の端子の立上がり時にアドレスピン
に供給されている信号により選択モードを判別す
ることもできる。 更に、モード選択用制御信号を供給するピンと
して、アドレスピンを用いずに、他のピン例えば
データ入力ピンDin等を使うようにしてもよい。 64KビツトダイナミツクRAMでは、内部にリ
フレツシユ回路を設け、信号の立下がり前
の信号の立下がりを検知して自動的に内部
リフレツシユが行なわれるようにされているもの
がある。16ピンパツケージの64KRAMでは、こ
のような内部リフレツシユ機能を有する場合、従
来リフレツシユ信号入力用として使用されていた
１番ピンが空くことになる。そこで、この空いた
１番ピンを前記モード選択用制御信号の専用入力
ピンとして使用することができる。 同様の理由から、18ピンパツケージの１メガビ
ツトダイナミツクRAMでも、やはりピンが一つ
余るので、これをモード選択用制御信号の入力ピ
ンとして使用することができる。このようにすれ
ば、複雑な時分割方式による信号の供給が不用と
なるので、RAMが使い易くなるという利点があ
る。 以上、外部端子（ピン）を使つてモード選択信
号を供給するようにした実施例について説明して
来た。この方式は、提供されたRAMをユーザー
が必要に応じていずれのモードとしても使用する
ことができるというメリツトを有するものであ
る。ただし、一方において、唯一のモード例えば
ニブルモードとしてのみRAMを使用した場合に
も、モード選択用制御信号を供給しなければなら
ないという多少のデメリツトを有している。 次に、外部端子を使わないモード選択を可能に
する方式について説明する。この方式は、ユーザ
の要望に応じて、メーカにおいてモードを選択、
設定してユーザに供給しようとするものである。 例えば、前記実施例（第１図）の回路におい
て、モード選択回路（デコーダ）８の入力端子に
パツドを設け、これをワイヤボンデイングによつ
て、電源電圧（Vcc）またはグランド（0V）に
接続されているパツドに選択的に接続させる。あ
るいは、電源電圧（Vcc）およびグランドと、モ
ード選択回路８のすべての入力端子との間にヒユ
ーズ素子を設け、いずれか一方のヒユーズ素子を
切断する。これによつて、所望のモードに対応す
るモード選択用制御信号（表１）が常にモード選
択回路８に入力されるように、各入力端子のレベ
ルを設定してやることができる。その結果、モー
ド選択回路８からは、所望のモードを実行させる
モード選択信号が出力されるようになる。 モード選択用制御信号の入力に専用の外部端子
を用いた場合のように、モードがモード選択用制
御信号のハイレベルまたはロウレベルによつて設
定される場合には、専用の外部端子に接続される
パツドを、外部端子の代わりに、電源電圧
（Vcc）またはグランドに接続されたパツドにワ
イヤボンデイングし、あるいはヒユーズ素子を使
つてレベルを固定させることによつて、所望のモ
ードに設定させることができる。 更に、モード選択回路８を設ける代わりに、各
読出し書込みモードを実行するための回路を、メ
モリセルアレイ１の周辺にそれぞれ別個に形成し
て各モードを実行する回路には外部端子と接続可
能なパツドを設ける。これによつて、ユーザの要
求に応じてこれらの回路の中から一つを選択して
その回路のパツドと外部端子とをワイヤボンデイ
ングで接続して、所望のモードを実行するメモリ
装置を構成するようにしてもよい。 なお、この発明は、第４図Ａ，Ｂに示すよう
に、メモリセルアレイが、４個あるいは８個のよ
うな適当な数に分割されたメモリマツトにより構
成されるとともに、Ｘデコーダ、Ｙデコーダによ
つて各マツトから一ビツトずつ同時に読み出され
たデータをセンスアンプにラツチさせ、これをシ
フトレジスタによつて順番に出力させて、４ビツ
トあるいは８ビツトのような複数ビツトのデータ
をシリアルに読み出すようにされたメモリ装置に
も適用することができる。 また、この発明はRAMのみでなく、ROM（リ
ード・オンリ・メモリ）にも容易に適用できるも
のである。 以上説明したように、この発明によれば、選択
的にモードを設定することができるので、ページ
モードやニブルモード、バイトモード等の複数の
読出し書込みモードを有するメモリを同一のマス
クパターンにより形成することができる。そのた
め、各モードを有するメモリを個別に設計、製造
する場合に比べて有利となり、これによつて製造
コストを著しく下げることができる。 また、各モードを外部から供給される制御信号
によつて選択できるようにされた場合には、必要
に応じて各種モードを実行することができるた
め、メモリの機能が向上されるという効果があ
る。 しかも、時分割方式でモード選択用の制御信号
を取り込むようにした場合には、何らピンを増加
させることなくメモリの機能を向上させることが
できる。 また、アドレスピンを用いて時分割方式でモー
ド選択用の制御信号を取り込むようにした場合に
は、非常に多くのモードを一つのメモリ内に盛り
込むことが可能になる。 更に、この発明を応用して、各種読出し書込み
モードの他に、例えば第２図のデータ出力Dout
を破線のように変更するような回路をチツプ内に
設け、外部からの制御信号によりこの回路を動作
させるモードを選択できるようにすることもでき
る。これによつて、更にメモリの機能が向上され
るようになる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施
例を示すブロツク構成図、第２図はその回路の各
部の信号のタイミングチヤート、第３図は可変シ
フトレジスタの構成の一例を示す回路構成図、第
４図Ａ，Ｂは本発明の他の実施例を説明するため
のメモリセルアレイ構成図、第５図Ａは、メモリ
セルアレイ、Ｙデコーダ、Ｘデコーダ、メインア
ンプ及びシフトレジスタのブロツク図、第５図Ｂ
は、メモリセルの回路図である。 １……メモリセルアレイ、８……モード選択回
路、１１……シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １ 複数のメモリセルがマトリクス状に配置され
   てなるメモリセルアレイを有し、外部から供給さ
   れるアドレス信号に基づいて、上記メモリセルア
   レイ内から所望のデータが読み出され、またメモ
   リセルアレイ内にデータを書き込むことができる
   ようにされてなる半導体記憶装置において、ペー
   ジモード、ニブルモード、複数ビツトのデータを
   シリアルに読み書きするバイトモードの異なる読
   み出しまたは書き込み方式を実行するモード実行
   回路と、上記方式のうち１つを選択してモードを
   設定するためのモード選択設定手段とを備え、上
   記モードの実行前に上記モード選択設定手段は複
   数のアドレスピンから供給されるモード選択用制
   御信号を受けて、該モード選択用制御信号に対応
   するモードを選択し設定することを特徴とする半
   導体記憶装置。