JPH0588020B2 - - Google Patents
Info
- Publication number
- JPH0588020B2 JPH0588020B2 JP61068291A JP6829186A JPH0588020B2 JP H0588020 B2 JPH0588020 B2 JP H0588020B2 JP 61068291 A JP61068291 A JP 61068291A JP 6829186 A JP6829186 A JP 6829186A JP H0588020 B2 JPH0588020 B2 JP H0588020B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data transfer
- delay time
- transfer delay
- load distribution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010187 selection method Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
- Exchange Systems With Centralized Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信網におけるデータ転送方式
に関し、特に、マルチプロセツサシステムのデー
タ転送遅延時間選択方式に関する。
に関し、特に、マルチプロセツサシステムのデー
タ転送遅延時間選択方式に関する。
従来、データ転送遅延時間の選択方式における
遅延時間選択のバリエーシヨンは、同一プロセツ
サ内で優先及び非優先データ転送という制御で実
現されていた。
遅延時間選択のバリエーシヨンは、同一プロセツ
サ内で優先及び非優先データ転送という制御で実
現されていた。
このため、データ転送遅延時間の各種要求元に
対して、優先ランク付けが２段階となるため、優
先データ転送要求源のトラヒツク量に依存して、
データ転送遅延時間が変動するので、要求源に対
して希望するデータ転送遅延時間を保証すること
が困難になるという欠点があつた。
対して、優先ランク付けが２段階となるため、優
先データ転送要求源のトラヒツク量に依存して、
データ転送遅延時間が変動するので、要求源に対
して希望するデータ転送遅延時間を保証すること
が困難になるという欠点があつた。
本発明の目的は、上述した欠点を除去すること
にある。
にある。
本発明によれば、データ転送遅延時間選択の機
能を複数の第１のプロセツサを用い、負荷分散構
成により実現するマルチプロセツサシステムであ
つて、負荷分散選択制御用の少なくとも一つの第
２のプロセツサを前記マルチプロセツサシステム
内に設け、負荷分散を行なう上記複数の第１のプ
ロセツサは、自らのデータ転送遅延時間に関する
負荷情報を、上記第２のプロセツサに一定時間毎
に通知し、上記第２のプロセツサは、あらかじ
め、データ転送遅延時間の要求値により上記複数
の第１のプロセツサを二つ以上のクラスにクラス
分けをし、各クラスに対応する第１のプロセツサ
をあらかじめ定めておき、上記第２のプロセツサ
は、データ転送遅延時間選択の要求があつた際
に、その要求に該当するクラスの１つの第１のプ
ロセツサを選択することにより、データ転送遅延
時間選択の要求を実現することを特徴とするマル
チプロセツサシステムのデータ転送遅延時間選択
方式が得られる。
能を複数の第１のプロセツサを用い、負荷分散構
成により実現するマルチプロセツサシステムであ
つて、負荷分散選択制御用の少なくとも一つの第
２のプロセツサを前記マルチプロセツサシステム
内に設け、負荷分散を行なう上記複数の第１のプ
ロセツサは、自らのデータ転送遅延時間に関する
負荷情報を、上記第２のプロセツサに一定時間毎
に通知し、上記第２のプロセツサは、あらかじ
め、データ転送遅延時間の要求値により上記複数
の第１のプロセツサを二つ以上のクラスにクラス
分けをし、各クラスに対応する第１のプロセツサ
をあらかじめ定めておき、上記第２のプロセツサ
は、データ転送遅延時間選択の要求があつた際
に、その要求に該当するクラスの１つの第１のプ
ロセツサを選択することにより、データ転送遅延
時間選択の要求を実現することを特徴とするマル
チプロセツサシステムのデータ転送遅延時間選択
方式が得られる。
即ち、本発明のマルチプロセツサシステムのデ
ータ転送遅延時間選択方式は、第２のプロセツサ
が、データ転送遅延時間の各種要求値を２つ以上
にクラス分けをし、各クラス毎に１つ以上の第１
のプロセツサをあらかじめ対応づけておき、デー
タ転送遅延時間の要求があつたときに、上記対応
関係から１つの第１のプロセツサを選択すること
により、希望するデータ転送遅延時間を提供する
ものである。
ータ転送遅延時間選択方式は、第２のプロセツサ
が、データ転送遅延時間の各種要求値を２つ以上
にクラス分けをし、各クラス毎に１つ以上の第１
のプロセツサをあらかじめ対応づけておき、デー
タ転送遅延時間の要求があつたときに、上記対応
関係から１つの第１のプロセツサを選択すること
により、希望するデータ転送遅延時間を提供する
ものである。
次に、本発明について図面を参照して説明す
る。
る。
第２図は本発明が適用されるパケツト交換網の
網構成である。データ転送遅延時間を要求する端
末TAはＡ局に収容され、通信相手の端末TBは
Ｂ局に収容されている。Ａ局とＢ局の局間伝送路
として、ａ１，ａ２，ｂ，ｃの４つの伝送路があ
る。
網構成である。データ転送遅延時間を要求する端
末TAはＡ局に収容され、通信相手の端末TBは
Ｂ局に収容されている。Ａ局とＢ局の局間伝送路
として、ａ１，ａ２，ｂ，ｃの４つの伝送路があ
る。
第１図は第２図におけるＡ局のマルチプロセツ
サシステム構全図である。光バス１０に負荷分散
を行なう複数の第１のプロセツサ（以下、負荷分
散プロセツサと称す）Ｐ１，Ｐ２，Ｐ３，Ｐ４が
接続され、こら負荷分散プロセツサＰ１〜Ｐ４は
局間伝送路ａ１，ａ２，ｂ，ｃをそぞれ有し、第
２図のＡ局とＢ局の局間伝送路ａ１，ａ２，ｂ，
ｃと対応している。光バス１０には更に、負荷分
散選択制御用の第２のプロセツサ（以下、負荷分
散選択制御プロセツサと称す）Paが接続されて
いる。
サシステム構全図である。光バス１０に負荷分散
を行なう複数の第１のプロセツサ（以下、負荷分
散プロセツサと称す）Ｐ１，Ｐ２，Ｐ３，Ｐ４が
接続され、こら負荷分散プロセツサＰ１〜Ｐ４は
局間伝送路ａ１，ａ２，ｂ，ｃをそぞれ有し、第
２図のＡ局とＢ局の局間伝送路ａ１，ａ２，ｂ，
ｃと対応している。光バス１０には更に、負荷分
散選択制御用の第２のプロセツサ（以下、負荷分
散選択制御プロセツサと称す）Paが接続されて
いる。
第３図は負荷情報の転送方法を示したものであ
り、負荷分散プロセツサＰ１，Ｐ２，Ｐ３，Ｐ４
の各各は、負荷分散選択制御プロセツサPaに光
バス１０を介して自らの負荷情報（伝送路，バツ
フアメモリ，CPUの各使用率）を一定時間毎に
信号１１，１２，１３，１４の各々を介して転送
する。負荷分散選択制御プロセツサPaは各負荷
分散プロセツサより一定時間おきに負荷情報を受
信することにより、負荷の変動状況を把握でき
る。
り、負荷分散プロセツサＰ１，Ｐ２，Ｐ３，Ｐ４
の各各は、負荷分散選択制御プロセツサPaに光
バス１０を介して自らの負荷情報（伝送路，バツ
フアメモリ，CPUの各使用率）を一定時間毎に
信号１１，１２，１３，１４の各々を介して転送
する。負荷分散選択制御プロセツサPaは各負荷
分散プロセツサより一定時間おきに負荷情報を受
信することにより、負荷の変動状況を把握でき
る。
第４図は負荷分散選択制御プロセツサ（第３図
のPa）の構成図である。負荷情報は光バス１０
を介して、レシーバ２３で取込み、信号分析部２
５により負荷情報信号を判別して負荷情報制御部
３２に蓄えられる。端末（第１図における端末
TA）からのデータ転送遅延時間の要求はパケツ
ト交換網においては発呼要求パケツトに表示され
るが、その要求値によるクラス分けは、CPU４
４により行なわれる。このクラス分け処理は、例
えば遅延時間を高速，中速，低速の３段階とした
とき、遅延時間の要求値が高速であれば第１図に
おける負荷分散プロセツサＰ４が選択され、低速
ならば第１図における負荷分散プロセツサＰ３あ
るいはＰ１が選択されるようにあらかじめ対応関
係をもたせてクラス情報を得ることにより、行な
われる。CPU４４は負荷分散プロセツサ選択要
求を上記クラス情報と共に信号線３５を介して送
信制御部３８に要求する。送信制御部３８は負荷
分散プロセツサ選択要求信号を信号線３３を介し
て負荷情報制御部３２に依頼する。
のPa）の構成図である。負荷情報は光バス１０
を介して、レシーバ２３で取込み、信号分析部２
５により負荷情報信号を判別して負荷情報制御部
３２に蓄えられる。端末（第１図における端末
TA）からのデータ転送遅延時間の要求はパケツ
ト交換網においては発呼要求パケツトに表示され
るが、その要求値によるクラス分けは、CPU４
４により行なわれる。このクラス分け処理は、例
えば遅延時間を高速，中速，低速の３段階とした
とき、遅延時間の要求値が高速であれば第１図に
おける負荷分散プロセツサＰ４が選択され、低速
ならば第１図における負荷分散プロセツサＰ３あ
るいはＰ１が選択されるようにあらかじめ対応関
係をもたせてクラス情報を得ることにより、行な
われる。CPU４４は負荷分散プロセツサ選択要
求を上記クラス情報と共に信号線３５を介して送
信制御部３８に要求する。送信制御部３８は負荷
分散プロセツサ選択要求信号を信号線３３を介し
て負荷情報制御部３２に依頼する。
負荷情報制御部３２の詳細機能は第５図に示し
ている。第４図から離れて第５図を参照して説明
をする。負荷分散プロセツサからの負荷情報は信
号線３１を介して受信制御部７２が受信すると、
演算処理ユニツト７５に通知される。演算処理ユ
ニツト７５はクラス情報から負荷分散プロセツサ
を判別し、該当負荷分散プロセツサの負荷情報を
更新する。記憶メモリ５０内の負荷情報５１，５
２，５３，５４及び規制メモリ６０の４種類の情
報６１，６２，６３，６４は第３図の負荷分散プ
ロセツサＰ１，Ｐ２，Ｐ３，Ｐ４の４プロセツサ
に対応している。演算処理ユニツト７５はこの対
応関係により記憶メモリ５０の更新処理を行な
う。記憶メモリ５０は負荷分散プロセツサ毎に負
荷情報種別として伝送路使用率を示すLINEとバ
ツフアメモリ使用率BUFとプロセツサ使用率
CPUを記憶する。規制メモリ６０は規制値を固
定的に記憶しており、記憶メモリ５０の負荷情報
種別と対応しており、各種別ごとに規制値以下の
条件で要求源（端末TA）からのデータ転送遅延
時間要求の可否を判定する。これらの判定は演算
処理ユニツト７５により行なわれる。
ている。第４図から離れて第５図を参照して説明
をする。負荷分散プロセツサからの負荷情報は信
号線３１を介して受信制御部７２が受信すると、
演算処理ユニツト７５に通知される。演算処理ユ
ニツト７５はクラス情報から負荷分散プロセツサ
を判別し、該当負荷分散プロセツサの負荷情報を
更新する。記憶メモリ５０内の負荷情報５１，５
２，５３，５４及び規制メモリ６０の４種類の情
報６１，６２，６３，６４は第３図の負荷分散プ
ロセツサＰ１，Ｐ２，Ｐ３，Ｐ４の４プロセツサ
に対応している。演算処理ユニツト７５はこの対
応関係により記憶メモリ５０の更新処理を行な
う。記憶メモリ５０は負荷分散プロセツサ毎に負
荷情報種別として伝送路使用率を示すLINEとバ
ツフアメモリ使用率BUFとプロセツサ使用率
CPUを記憶する。規制メモリ６０は規制値を固
定的に記憶しており、記憶メモリ５０の負荷情報
種別と対応しており、各種別ごとに規制値以下の
条件で要求源（端末TA）からのデータ転送遅延
時間要求の可否を判定する。これらの判定は演算
処理ユニツト７５により行なわれる。
ここで第４図に戻つて説明する。負荷情報制御
部３２はデータ転送遅延時間要求の受付け可否の
判断を行ない、その結果を信号線３３を介して送
信制御部３８に通知する。送信制御部３８は上記
可否の結果を信号線３４を介してCPU４４に通
知する。結果が否であば負荷分散選択制御プロセ
ツサは切断パケツトで表示して端末に通知する
（第１図）。結果が可のときはCPU４４は上述の
発呼要求パケツトをＢ局（第２図）宛に送信でき
ることになる。発呼要求パケツト情報はCPU４
４から送信制御部３８，送信バツフア制御部４
０，ドライバ４２，光バス１０を介して目的の負
荷分散プロセツサに送信され更に局間伝送路を経
由してＢ局（第２図）宛に送信される。
部３２はデータ転送遅延時間要求の受付け可否の
判断を行ない、その結果を信号線３３を介して送
信制御部３８に通知する。送信制御部３８は上記
可否の結果を信号線３４を介してCPU４４に通
知する。結果が否であば負荷分散選択制御プロセ
ツサは切断パケツトで表示して端末に通知する
（第１図）。結果が可のときはCPU４４は上述の
発呼要求パケツトをＢ局（第２図）宛に送信でき
ることになる。発呼要求パケツト情報はCPU４
４から送信制御部３８，送信バツフア制御部４
０，ドライバ４２，光バス１０を介して目的の負
荷分散プロセツサに送信され更に局間伝送路を経
由してＢ局（第２図）宛に送信される。
第２図において、Ｂ局は発呼要求パケツトをＡ
局より受信すると、端末TB宛に着呼パケツトが
送信され、端末TBは着呼受付パケツトを端末
TA宛に送信され、端末TAは接続完了パケツト
を受信して呼の設定が完了する。この後、端末
TAと端末TB間でパケツト網が提供するデータ
転送遅延時間の要求値が保証された通信パスを使
用して通信が行なわれる。なお、第２図のＢ局で
はＡ局の負荷分散プロセツサと相互に接続された
負荷分散プロセツサがデータ転送処理を行なつて
いるため、同等な負荷量になることは容易に類推
される。
局より受信すると、端末TB宛に着呼パケツトが
送信され、端末TBは着呼受付パケツトを端末
TA宛に送信され、端末TAは接続完了パケツト
を受信して呼の設定が完了する。この後、端末
TAと端末TB間でパケツト網が提供するデータ
転送遅延時間の要求値が保証された通信パスを使
用して通信が行なわれる。なお、第２図のＢ局で
はＡ局の負荷分散プロセツサと相互に接続された
負荷分散プロセツサがデータ転送処理を行なつて
いるため、同等な負荷量になることは容易に類推
される。
なお、第４図において、２７は受信バツフア制
御部、２９は受信制御部、３７は制御バスであ
る。
御部、２９は受信制御部、３７は制御バスであ
る。
以上説明したように本発明では、第２のプロセ
ツサ（負荷分散選択制御プロセツサ）が、データ
転送遅延時間の各種要求値を２つ以上のクラス分
けをし、各クラス毎に第１のプロセツサ（負荷分
散プロセツサ）との対応づけを定めておくことに
より、データ転送遅延時間の幅広い要求に対して
柔軟に対応が可能となり、第１のプロセツサ（負
荷分散プロセツサ）の負荷量規制を設けることに
より受付けたデータ転送遅延時間の保証も実現で
きる効果がある。
ツサ（負荷分散選択制御プロセツサ）が、データ
転送遅延時間の各種要求値を２つ以上のクラス分
けをし、各クラス毎に第１のプロセツサ（負荷分
散プロセツサ）との対応づけを定めておくことに
より、データ転送遅延時間の幅広い要求に対して
柔軟に対応が可能となり、第１のプロセツサ（負
荷分散プロセツサ）の負荷量規制を設けることに
より受付けたデータ転送遅延時間の保証も実現で
きる効果がある。
第１図は本発明の一実施例によるマルチプロセ
ツサシステムの負荷分散構成図、第２図は本発明
が適用されるパケツト交換網の網構成を示した
図、第３図は第１図のマルチプロセツサシステム
における負荷分散プロセツサの負荷情報転送図、
第４図は第１図の負荷分散選択制御プロセツサ
Paの機能ブロツク図、第５図は第４図の負荷情
報制御部３２のブロツク図である。 Ｐ１〜Ｐ４……負荷分散プロセツサ（第１のプ
ロセツサ）、Pa……負荷分散選択制御プロセツサ
（第２のプロセツサ）、１０……光バス、TA，
TB……端末、ａ１，ａ２，ｂ，ｃ……伝送路。
ツサシステムの負荷分散構成図、第２図は本発明
が適用されるパケツト交換網の網構成を示した
図、第３図は第１図のマルチプロセツサシステム
における負荷分散プロセツサの負荷情報転送図、
第４図は第１図の負荷分散選択制御プロセツサ
Paの機能ブロツク図、第５図は第４図の負荷情
報制御部３２のブロツク図である。 Ｐ１〜Ｐ４……負荷分散プロセツサ（第１のプ
ロセツサ）、Pa……負荷分散選択制御プロセツサ
（第２のプロセツサ）、１０……光バス、TA，
TB……端末、ａ１，ａ２，ｂ，ｃ……伝送路。
Claims (1)
- １ データ転送遅延時間選択の機能を複数の第１
のプロセツサを用い、負荷分散構成により実現す
るマルチプロセツサシステムであつて、負荷分散
選択制御用の少なくとも一つの第２のプロセツサ
を前記マルチプロセツサシステム内に設け、負荷
分散を行なう上記複数の第１のプロセツサは、自
らのデータ転送遅延時間に関する負荷情報を、上
記第２のプロセツサに一定時間毎に通知し、上記
第２のプロセツサは、あらかじめ、データ転送遅
延時間の要求値により上記複数の第１のプロセツ
サを二つ以上のクラスにクラス分けをし、各クラ
スに対応する第１のプロセツサをあらかじめ定め
ておき、上記第２のプロセツサは、データ転送遅
延時間選択の要求があつた際に、その要求に該当
するクラスの１つの第１のプロセツサを選択する
ことにより、データ転送遅延時間選択の要求を実
現することを特徴とするマルチプロセツサシステ
ムのデータ転送遅延時間選択方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068291A JPS62226264A (ja) | 1986-03-28 | 1986-03-28 | マルチプロセツサシステムのデ−タ転送遅延時間選択方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61068291A JPS62226264A (ja) | 1986-03-28 | 1986-03-28 | マルチプロセツサシステムのデ−タ転送遅延時間選択方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226264A JPS62226264A (ja) | 1987-10-05 |
| JPH0588020B2 true JPH0588020B2 (ja) | 1993-12-20 |
Family
ID=13369522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61068291A Granted JPS62226264A (ja) | 1986-03-28 | 1986-03-28 | マルチプロセツサシステムのデ−タ転送遅延時間選択方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226264A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629253B1 (en) | 1999-12-30 | 2003-09-30 | Intel Corporation | System for efficient management of memory access requests from a planar video overlay data stream using a time delay |
| DE10056036A1 (de) * | 2000-11-11 | 2002-05-29 | Bosch Gmbh Robert | Anker |
| JP4000479B2 (ja) | 2003-05-22 | 2007-10-31 | 日本電気株式会社 | データ通信システム、通信装置、及びその通信プログラム |
-
1986
- 1986-03-28 JP JP61068291A patent/JPS62226264A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62226264A (ja) | 1987-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02156750A (ja) | 多重アクセス制御方法および該方法を実施する多重アクセス制御システム | |
| US4907220A (en) | Process for the establishment of virtual connections passing through switching matrices of a multi-stage switching system | |
| JPS62100044A (ja) | 通信装置及び通信方法 | |
| US5898691A (en) | Method and apparatus for congestion distributed adaptive routing | |
| EP0638863A1 (en) | Distributed data processing system having uniform load distribution | |
| US4634812A (en) | Method of transferring information between microcomputers in a decentralized process control system, particularly for telephone systems | |
| JPS62226264A (ja) | マルチプロセツサシステムのデ−タ転送遅延時間選択方式 | |
| JPH07135502A (ja) | タイムスロット割り当て制御方法および装置 | |
| JP2911931B2 (ja) | プロセッサ間通信におけるデータ転送競合回避方式 | |
| JP3178206B2 (ja) | 多重通信装置 | |
| JP2916185B2 (ja) | 着呼通信アダプタの動的選定方法 | |
| JPS6028459B2 (ja) | デ−タ伝送方式 | |
| JP2617601B2 (ja) | バス制御装置 | |
| JPS63215132A (ja) | 低速パケツト呼の多重処理方式 | |
| SU661543A1 (ru) | Устройство дл св зи центральной и периферийных цифровых вычислительных машин | |
| JP2594313B2 (ja) | 半二重セション管理処理方式 | |
| JP2785990B2 (ja) | 入出力ポートの状態管理機能を持ったパケット交換スイッチ | |
| SU840867A1 (ru) | Устройство дл сопр жени вычислительныхМАшиН | |
| JP3408501B2 (ja) | 伝送装置、伝送システム及びクロスコネクトマップ切替方法 | |
| JPS5955507A (ja) | 並列処理型プログラマブル・コントロ−ラの制御方式 | |
| JPS63199541A (ja) | 時分割回線・パケツト交換方式 | |
| JPH0424849A (ja) | ローカルエリアネットワークシステム | |
| JPH0115237B2 (ja) | ||
| JPS6240572A (ja) | 複数プロセサから成るデ−タ処理システムのプロセサ優先選択制御方式 | |
| JPH01260954A (ja) | ゲートウエイシステム |