JPH0588568B2 - - Google Patents
Info
- Publication number
- JPH0588568B2 JPH0588568B2 JP59207456A JP20745684A JPH0588568B2 JP H0588568 B2 JPH0588568 B2 JP H0588568B2 JP 59207456 A JP59207456 A JP 59207456A JP 20745684 A JP20745684 A JP 20745684A JP H0588568 B2 JPH0588568 B2 JP H0588568B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- nand circuits
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は周波数分周器、特に周期的なパルス列
あるいは正弦波を入力とする周波数分周器に関す
る。
あるいは正弦波を入力とする周波数分周器に関す
る。
（従来技術とその問題点）
周波数分周器は通信装置の周波数安定化など、
各種電子機器に広汎に使用されている。
各種電子機器に広汎に使用されている。
第２図は従来の１／２周波数分周器の一例を示
す回路図で、マスタースレーブ型フリツプフロツ
プ回路による分周器である。
す回路図で、マスタースレーブ型フリツプフロツ
プ回路による分周器である。
入力およびそのコンプリメンタリをＣおよび
に印加すると１／２に分周された出力およびその
コンプリメンタリがＱおよびに得られる。入力
パルス列あるいは正弦波の繰返し周波数を次第に
大きくしてゆくと、遂には分周不可能になる。す
なわち最高分周周波数が存在する。具体的な最高
分周周波数の値は論理回路に使用する素子に依存
するが、現在の技術で最も高速といわれている
GaAs・MESFETのICでも5GHz程度である。第
２図に示す分周器に関しては、例えば、電子通信
学会雑誌1981年３月号308〜312頁掲載の論文「超
高速GaAs論理集積回路」に紹介されている。
に印加すると１／２に分周された出力およびその
コンプリメンタリがＱおよびに得られる。入力
パルス列あるいは正弦波の繰返し周波数を次第に
大きくしてゆくと、遂には分周不可能になる。す
なわち最高分周周波数が存在する。具体的な最高
分周周波数の値は論理回路に使用する素子に依存
するが、現在の技術で最も高速といわれている
GaAs・MESFETのICでも5GHz程度である。第
２図に示す分周器に関しては、例えば、電子通信
学会雑誌1981年３月号308〜312頁掲載の論文「超
高速GaAs論理集積回路」に紹介されている。
このように、従来の周波数分周器には最高分周
周波数があり、それ以上高い周波数では使用でき
ないという問題点がある。そこで最高分周周波数
が何に起因しているかを考察する。
周波数があり、それ以上高い周波数では使用でき
ないという問題点がある。そこで最高分周周波数
が何に起因しているかを考察する。
まず、第２図に示す分周器を例にとる。マスタ
側フリツプフロツプ回路のコンプリメンタリ入力
端子に印加された入力は図で１−２−３の径路
を通り４に帰還され、NAND回路１３で５との
NAND論理が行なわれる。入力信号は１と５に
同時に印加されるから、４に印加される信号は
NAND回路１１とAND回路１２を伝播した時間
だけ遅れることになる。これら論理回路の伝播遅
延時間が入力信号周波数の逆数に較べて十分小さ
い場合、分周動作は可能であるが、入力周波数が
大きくなると、直接入力（端子５への入力）に対
する帰還入力（端子４への入力）の位相遅れが増
大し、ついにはNAND回路１３が正しく動作し
なくなる。この動作限界が最高分周周波数を決定
する一つの要因となつている。論理回路の伝播遅
延時間を小さくすれば最高分周周波数は大きくな
る。AND回路１２は単に配線を接続しただけの
ワイヤードAND回路とすることができるので、
NAND回路１１の伝播遅延時間によつて最高分
周周波数がきまる。NAND回路の伝播遅延時間
をtpd、最高分周周波数をfnaxとすれば、fnax＝
１／（2tpd）となることが知られている。現在最
も高速なGaAs・ICでは、tpdが約100psecである
ため、fnaxは5GHz程度となる。
側フリツプフロツプ回路のコンプリメンタリ入力
端子に印加された入力は図で１−２−３の径路
を通り４に帰還され、NAND回路１３で５との
NAND論理が行なわれる。入力信号は１と５に
同時に印加されるから、４に印加される信号は
NAND回路１１とAND回路１２を伝播した時間
だけ遅れることになる。これら論理回路の伝播遅
延時間が入力信号周波数の逆数に較べて十分小さ
い場合、分周動作は可能であるが、入力周波数が
大きくなると、直接入力（端子５への入力）に対
する帰還入力（端子４への入力）の位相遅れが増
大し、ついにはNAND回路１３が正しく動作し
なくなる。この動作限界が最高分周周波数を決定
する一つの要因となつている。論理回路の伝播遅
延時間を小さくすれば最高分周周波数は大きくな
る。AND回路１２は単に配線を接続しただけの
ワイヤードAND回路とすることができるので、
NAND回路１１の伝播遅延時間によつて最高分
周周波数がきまる。NAND回路の伝播遅延時間
をtpd、最高分周周波数をfnaxとすれば、fnax＝
１／（2tpd）となることが知られている。現在最
も高速なGaAs・ICでは、tpdが約100psecである
ため、fnaxは5GHz程度となる。
以上述べたように、従来の周波数分周器では論
理回路の伝播遅延時間に起因する最高分周周波数
があり、それ以上高い周波数では使用できない欠
点があつた。
理回路の伝播遅延時間に起因する最高分周周波数
があり、それ以上高い周波数では使用できない欠
点があつた。
（発明の目的）
本発明の目的は、このような従来の欠点を除去
せしめて、10GHz以上の高い周波数でも分周可能
な周波数分周器を提供することにある。
せしめて、10GHz以上の高い周波数でも分周可能
な周波数分周器を提供することにある。
（発明の構成）
本願発明の周波数分周器は８個の２入力
NAND回路をＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ
とし、４個の２入力AND回路回路をＩ、Ｊ、Ｋ、
Ｌとしたとき、NAND回路ＡおよびＢの出力を
AND回路Ｉの入力に、NAND回路ＣおよびＤの
出力をAND回路回路Ｊの入力に、NAND回路Ｅ
およびＦの出力をNAND回路Ｋの入力に、
NAND回路Ｇ及びＨの出力をAND回路Ｌの入力
に夫々接続し、AND回路Ｉの出力をNAND回路
ＣおよびＨの入力に、AND回路Ｊの出力を
NAND回路ＢおよびＥの入力に、AND回路Ｋの
出力をNAND回路ＡおよびＧの入力に、AND回
路Ｌの出力をNAND回路ＤおよびＦの入力に
夫々接続し、NAND回路Ａ、Ｄ、Ｆ及びＧの入
力を真値信号入力とし、NAND回路Ｂ、Ｃ、Ｅ
およびＨの入力を相補（コンプリメンタリ）信号
入力とし、AND回路Ｋの出力を真値信号出力、
AND回路Ｌの出力を相補（コンプリメンタリ）
信号出力とした周波数分周器であつて、AND回
路Ｉ、Ｊ、Ｋ、Ｌの出力に遅延素子を設け、この
遅延素子を介して帰還されたNAND回路への入
力が、直接NAND回路へ印加された入力に対し
て少なくとも１タイムスロツト遅れて同期し、か
つ入力は周期的パルス列あるいは正弦波であるこ
とを特徴とする。
NAND回路をＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ
とし、４個の２入力AND回路回路をＩ、Ｊ、Ｋ、
Ｌとしたとき、NAND回路ＡおよびＢの出力を
AND回路Ｉの入力に、NAND回路ＣおよびＤの
出力をAND回路回路Ｊの入力に、NAND回路Ｅ
およびＦの出力をNAND回路Ｋの入力に、
NAND回路Ｇ及びＨの出力をAND回路Ｌの入力
に夫々接続し、AND回路Ｉの出力をNAND回路
ＣおよびＨの入力に、AND回路Ｊの出力を
NAND回路ＢおよびＥの入力に、AND回路Ｋの
出力をNAND回路ＡおよびＧの入力に、AND回
路Ｌの出力をNAND回路ＤおよびＦの入力に
夫々接続し、NAND回路Ａ、Ｄ、Ｆ及びＧの入
力を真値信号入力とし、NAND回路Ｂ、Ｃ、Ｅ
およびＨの入力を相補（コンプリメンタリ）信号
入力とし、AND回路Ｋの出力を真値信号出力、
AND回路Ｌの出力を相補（コンプリメンタリ）
信号出力とした周波数分周器であつて、AND回
路Ｉ、Ｊ、Ｋ、Ｌの出力に遅延素子を設け、この
遅延素子を介して帰還されたNAND回路への入
力が、直接NAND回路へ印加された入力に対し
て少なくとも１タイムスロツト遅れて同期し、か
つ入力は周期的パルス列あるいは正弦波であるこ
とを特徴とする。
あるいは、前記の周波数分周器が半絶縁体
GaAs基板上に集積化され、能動素子として
MESFET、遅延素子としてマイクロストリツプ
線路を用いたことを特徴とする。
GaAs基板上に集積化され、能動素子として
MESFET、遅延素子としてマイクロストリツプ
線路を用いたことを特徴とする。
（実施例）
次に本発明の実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は本発明の第１の実施例の回路図であ
る。
る。
この実施例の回路は、第２図に示す従来例に対
して遅延素子３１〜３４が付加されている。遅延
素子３１の遅延時にはNAND回路３５の端子４
１に印加される直接入力とNAND回路３６、
AND回路３７、遅延素子３１を通つて端子４２
に印加される帰還入力との時間差が少なくとも１
タイムスロツト遅れて同期するように選ばれる。
入力は完全に周期性のあるパルス列あるいは正弦
波を仮定している。従つて、同期さえ保持されて
いれば、タイムスロツトの差異は全く動作に影響
を与えず、あたかも帰還入力の遅延時間が０なる
ごとくの動作が行なえる。
して遅延素子３１〜３４が付加されている。遅延
素子３１の遅延時にはNAND回路３５の端子４
１に印加される直接入力とNAND回路３６、
AND回路３７、遅延素子３１を通つて端子４２
に印加される帰還入力との時間差が少なくとも１
タイムスロツト遅れて同期するように選ばれる。
入力は完全に周期性のあるパルス列あるいは正弦
波を仮定している。従つて、同期さえ保持されて
いれば、タイムスロツトの差異は全く動作に影響
を与えず、あたかも帰還入力の遅延時間が０なる
ごとくの動作が行なえる。
このように、本発明では入力信号が完全に周期
性のあることを前提にしているため、ランダムパ
ルス列の分周は不可能である。また、ある周期の
入力に対して同期をとつた場合、それより早い周
期の入力に対しても、遅い周期の入力に対しても
同期がずれるため、最高分周周波数とともに最低
分周周波数が存在する。そして、その比帯域（最
高分周周波数と最低分周周波数の比）は遅延させ
るタイムスロツト数が増加するほど狭くなる。従
つて、遅延素子による遅延は必要最小限（すなわ
ち１タイムスロツト以内で同期をとる遅延時間）
にすべきである。また、論理回路の伝播遅延時間
もできるだけ小さくして、遅延タイムスロツト数
を少なくすることが好ましい。
性のあることを前提にしているため、ランダムパ
ルス列の分周は不可能である。また、ある周期の
入力に対して同期をとつた場合、それより早い周
期の入力に対しても、遅い周期の入力に対しても
同期がずれるため、最高分周周波数とともに最低
分周周波数が存在する。そして、その比帯域（最
高分周周波数と最低分周周波数の比）は遅延させ
るタイムスロツト数が増加するほど狭くなる。従
つて、遅延素子による遅延は必要最小限（すなわ
ち１タイムスロツト以内で同期をとる遅延時間）
にすべきである。また、論理回路の伝播遅延時間
もできるだけ小さくして、遅延タイムスロツト数
を少なくすることが好ましい。
以上の理由により、本発明が最も効力を発揮す
る適用例はGaAs・MESFETを能動素子として
使用したICである。この場合、遅延素子の遅延
時間は数10psecで十分なため遅延素子として構造
が簡単でIC化に適しているマイクロストリツプ
線路が使える。GaAs基板上のマイクロストリツ
プ線路の遅延時間は線路長１mmで約10psecであ
る。集中定数的なＬ、Ｃを装荷した周期構造とす
れば、さらに線路長を短かくすることができる。
る適用例はGaAs・MESFETを能動素子として
使用したICである。この場合、遅延素子の遅延
時間は数10psecで十分なため遅延素子として構造
が簡単でIC化に適しているマイクロストリツプ
線路が使える。GaAs基板上のマイクロストリツ
プ線路の遅延時間は線路長１mmで約10psecであ
る。集中定数的なＬ、Ｃを装荷した周期構造とす
れば、さらに線路長を短かくすることができる。
以上の説明から明らかなように本発明は入力の
周期性を巧みに利用しているためランダムパルス
列に対しては動作しない欠点がある。従つて、パ
ルスカウンタとしては使用できない。しかしなが
ら、5GHz以上の高周波では、パルスカウンタと
しての用途より周波数分周器としての用途の方が
需要が大きく、上記欠点は実用上余り問題となら
ない。
周期性を巧みに利用しているためランダムパルス
列に対しては動作しない欠点がある。従つて、パ
ルスカウンタとしては使用できない。しかしなが
ら、5GHz以上の高周波では、パルスカウンタと
しての用途より周波数分周器としての用途の方が
需要が大きく、上記欠点は実用上余り問題となら
ない。
（発明の効果）
以上詳細に述べたように、本発明によれば、超
高周波が分周可能な周波数分周器を得ることがで
きる。
高周波が分周可能な周波数分周器を得ることがで
きる。
第１図は本発明の一実施例の回路図、第２図は
従来の１／２周波数分周器の回路図である。 １〜５……端子、１１，１３……NAND回路、
１２……AND回路、３１〜３４……遅延素子、
３５，３６……NAND回路、３７……AND回
路、４１，４２……端子。
従来の１／２周波数分周器の回路図である。 １〜５……端子、１１，１３……NAND回路、
１２……AND回路、３１〜３４……遅延素子、
３５，３６……NAND回路、３７……AND回
路、４１，４２……端子。
Claims (1)
- 【特許請求の範囲】 １ ８個の２入力NAND回路をＡ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆ、Ｇ、Ｈとし、４個の２入力AND回路を
Ｉ、Ｊ、Ｋ、Ｌとしたとき、NAND回路Ａおよ
びＢの出力をAND回路Ｉの入力に、NAND回路
ＣおよびＤの出力をAND回路Ｊの入力に、
NAND回路ＥおよびＦの出力をAND回路Ｋの入
力に、NAND回路Ｇ及びＨの出力をAND回路Ｌ
の入力に夫々接続し、AND回路Ｉの出力を
NAND回路ＣおよびＨの入力に、AND回路Ｊの
出力をNAND回路ＢおよびＥの入力に、AND回
路Ｋの出力をNAND回路ＡおよびＧの入力に、
AND回路Ｌの出力をNAND回路ＤおよびＦの入
力に夫々接続し、NAND回路Ａ、Ｄ、Ｆ及びＧ
の入力を真値信号入力とし、NAND回路Ｂ、Ｃ、
ＥおよびＨの入力を相補（コンプリメンタリ）信
号入力とし、AND回路Ｋの出力を真値信号出力、
AND回路Ｌの出力を相補（コンプリメンタリ）
信号出力とした周波数分周器であつて、AND回
路Ｉ、Ｊ、Ｋ、Ｌの出力に遅延素子を設け、この
遅延素子を介して帰還されたNAND回路への入
力が、直接印加された入力に対して少なくとも１
タイムスロツト遅れて同期し、かつ入力は周期的
パルス列あるいは正弦波であることを特徴とする
周波数分周器。 ２ 半絶縁体GaAs基板上に集積化され、能動素
子としてMESFET、遅延素子としてマイクロス
トリツプ線路を用いたことを特徴とする特許請求
の範囲第１項記載の周波数分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207456A JPS6184922A (ja) | 1984-10-03 | 1984-10-03 | 周波数分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59207456A JPS6184922A (ja) | 1984-10-03 | 1984-10-03 | 周波数分周器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095342A Division JP2701655B2 (ja) | 1992-04-15 | 1992-04-15 | 周波数分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184922A JPS6184922A (ja) | 1986-04-30 |
| JPH0588568B2 true JPH0588568B2 (ja) | 1993-12-22 |
Family
ID=16540069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59207456A Granted JPS6184922A (ja) | 1984-10-03 | 1984-10-03 | 周波数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184922A (ja) |
-
1984
- 1984-10-03 JP JP59207456A patent/JPS6184922A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184922A (ja) | 1986-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5172400A (en) | Frequency divider employing multiple stages of master/slave flip-flops | |
| KR100192832B1 (ko) | 반도체집적회로 | |
| US4745302A (en) | Asynchronous signal synchronizing circuit | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| US4845727A (en) | Divider circuit | |
| US7301385B2 (en) | Methods and apparatus for managing clock skew | |
| GB2257276A (en) | Frequency divider | |
| US6535048B1 (en) | Secure asynchronous clock multiplexer | |
| US6538516B2 (en) | System and method for synchronizing multiple phase-lock loops or other synchronizable oscillators without using a master clock signal | |
| US4933571A (en) | Synchronizing flip-flop circuit configuration | |
| KR100245077B1 (ko) | 반도체 메모리 소자의 딜레이 루프 럭크 회로 | |
| KR20050110697A (ko) | 클럭 신호를 생성하기 위한 회로 및 방법 | |
| US6661262B1 (en) | Frequency doubling two-phase clock generation circuit | |
| US4568843A (en) | Bistable logic device, operating from DC to 10 GHz, and frequency divider including this bistable device | |
| US5969548A (en) | Frequency divider with low power consumption | |
| JPH0210768A (ja) | 半導体チツプ | |
| JPH0588568B2 (ja) | ||
| CA1150367A (en) | Circuit for odd frequency division of a given pulse train | |
| CN117707285A (zh) | 一种用于高速信号处理的内外参考时钟自动切换系统 | |
| JP2701655B2 (ja) | 周波数分周器 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| US6629255B1 (en) | Generating a 2-phase clock using a non-50% divider circuit | |
| Prodanov et al. | GHz serial passive clock distribution in VLSI using bidirectional signaling | |
| KR100243903B1 (ko) | 반도체 소자의 내부클럭 발생장치 | |
| JPH0445011B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |