JPH0588583B2 - - Google Patents
Info
- Publication number
- JPH0588583B2 JPH0588583B2 JP58079998A JP7999883A JPH0588583B2 JP H0588583 B2 JPH0588583 B2 JP H0588583B2 JP 58079998 A JP58079998 A JP 58079998A JP 7999883 A JP7999883 A JP 7999883A JP H0588583 B2 JPH0588583 B2 JP H0588583B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- word signal
- bits
- data word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Error Detection And Correction (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Holo Graphy (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Description
この発明は、磁気記録媒体に用いられるのみな
らず光学的記録配列または連続通信チヤンネルに
採用される符号化方法及び回路に関する。 データを格納するために磁気記録媒体を採用し
たデータ処理システムにおいて、CPU（中央演算
処理装置）またはデータ処理回路のいずれかから
のデータワードは、情報信号が記録媒体の上に置
かれた記録ヘツドに伝達される前に符号化ワード
（コード化ワード）にエンコードされる。２進の
“１”は一般に磁束の遷移で記録され、２進数の
“０”は磁束の非遷移で記録されるので、磁気記
録媒体上の隣接位置における磁束の遷移を生じさ
せる干渉を減少させるために、２進数“１”と
“１”の間の“０”の数を所定数にすることが通
常要求される。他方、採用できる“０”の数には
制限がある。なぜならば、一般に自己クロツクス
システムを持つことが好ましいと考えられてお
り、“１”と“１”との間に長い“０”のつなが
りがあるとシステムはその自己クロツク能力が損
失または減少するからである。通常“０”の最小
値は“ｄ”定数と称され“０”の最大値は“Ｋ”
定数と称される。固定したｄ，Ｋを有するコード
配列は実行長限定コードと称される。かかるコー
ドは更にデータワードのビツト数が固定され、異
なる長さであるか否かによつて定義される。実際
に用いられるデータワードのビツト数が変化する
と、このデータワードは可変長ワードと称され
る。データワードのビツト数が固定されると、こ
のデータワードは固定長ワードと称される。実行
長限定コードに可変長ワードを用いる所定の利点
が存在し、この発明の方式はこの結合に適用され
る。磁束遷移干渉により生じる誤りを減少させる
“０”の数の高い最小値“ｄ”および良好な自己
クロツクを保証するための“０”の数の低い最大
値“Ｋ”を提供するために考えられる種々のコー
ト配列が存在する。可変長ワードのかかる全ての
コード配列は誤り伝送を生じやすい。可変調ワー
ドのため従来のコード配列において、コード化ビ
ツト誤り（例えば記録媒体上のビツトの誤り）
は、デコード動作中の多くのデータビツト誤りと
して生じる。この発明に係わるコードおよびその
コードをエンコードおよびデコードするための回
路は、容認できる最大“０”要素（Ｋ＝７）を採
用するとともに容認できる最低“０”要素（ｄ＝
１）を採用する。加えて、この発明に係わるシス
テムは、エンコーダする各データワードに対し、
２進値のそれらが表わすデータワードビツトと同
一のものを残す所定のコードワードを有すること
によつてエンコードおよびビツトデコード動作を
簡略化する配列を採用する。この発明のシステム
において、テコードは簡略化され、ハードウエア
によつて実行されるコード配列は誤り伝送を減少
させる。 この発明は、２／３レートコードを採用する。
データワードはその長さが例えば２ビツトまたは
４ビツトというように可変であり、コードは実行
長限定コード（ｄ＝１，Ｋ＝７）である。２／３
レートコードにおいて、データワードの各２ビツ
トはコード化ワードの３ビツトにエンコードされ
る。加えて、コード配列は、４ビツトデータワー
ドの第３および第４ビツトはそれぞれコード化ワ
ードの第２および第６ビツトに現われるのに対
し、２ビツトデータワードの２ビツトはコード化
ワードの第２および第３ビツトに現われる。回路
は翻訳回路に結合された２つのシフトレジスタを
採用する。エンコードモードにおいて、第１のシ
フトレジスタはコンピユータ（または他のソー
ス）からデータビツト信号を受入し、これらを翻
訳回路に伝送する。翻訳回路において、データ信
号は順次翻訳されるが、それらが第２のシフトレ
ジスタにロードされるまでコード化ワードとして
有効ではない。翻訳回路の出力において、その値
は、第１のシフトレジスタへのデータワードの各
シフトにより変化する。データワードビツト信号
が第１のシフトレジスタの予設定された位置に達
すると、第１のレジスタの所定のビツトの翻訳は
第２のレジスタの所定ビツト信号とともに第２の
レジスタにコード化ワードとしてロードされる。
第２のシフトレジスタにロードされたコード化ワ
ードビツト信号は出力ラインに順次シフトされ、
ロード動作に応答して変換される。このようにし
て２および４ビツトワードは３ビツトおよび６ビ
ツトのコード化ワードにそれぞれ翻訳すなわちエ
ンコードされる。 動作のデコードモードにおいて、磁気記録媒体
からのビツト信号は第２のシフトレジスタにシフ
トされ、これらの信号は翻訳回路に伝送される。
翻訳回路において、コード化信号は順次翻訳され
るが、それが第１のシフトレジスタにロードされ
るまで、データワードとして有効ではない。コー
ド化ワードビツトの翻訳は第２のシフトレジスタ
へのコード化ワードの各シフトレに変化する。コ
ード化ワードビツト信号が第２のレジスタの予設
定された位置に達すると、第２のレジスタの所定
のコード化ワードビツト信号の翻訳は、第１のレ
ジスタのビツト信号とともにデコードデータワー
ドとして第１のシフトレジスタにロードされる。
第１のレジスタにロードされたデータワードビツ
ト信号は出力ラインに順次シフトされ、ロード動
作に応答して変換される。 以下、この発明の一実施例を表および添付図面
を参照して詳細に説明する。 第１表に示される２／３レートコードはこの発
明で採用される。
らず光学的記録配列または連続通信チヤンネルに
採用される符号化方法及び回路に関する。 データを格納するために磁気記録媒体を採用し
たデータ処理システムにおいて、CPU（中央演算
処理装置）またはデータ処理回路のいずれかから
のデータワードは、情報信号が記録媒体の上に置
かれた記録ヘツドに伝達される前に符号化ワード
（コード化ワード）にエンコードされる。２進の
“１”は一般に磁束の遷移で記録され、２進数の
“０”は磁束の非遷移で記録されるので、磁気記
録媒体上の隣接位置における磁束の遷移を生じさ
せる干渉を減少させるために、２進数“１”と
“１”の間の“０”の数を所定数にすることが通
常要求される。他方、採用できる“０”の数には
制限がある。なぜならば、一般に自己クロツクス
システムを持つことが好ましいと考えられてお
り、“１”と“１”との間に長い“０”のつなが
りがあるとシステムはその自己クロツク能力が損
失または減少するからである。通常“０”の最小
値は“ｄ”定数と称され“０”の最大値は“Ｋ”
定数と称される。固定したｄ，Ｋを有するコード
配列は実行長限定コードと称される。かかるコー
ドは更にデータワードのビツト数が固定され、異
なる長さであるか否かによつて定義される。実際
に用いられるデータワードのビツト数が変化する
と、このデータワードは可変長ワードと称され
る。データワードのビツト数が固定されると、こ
のデータワードは固定長ワードと称される。実行
長限定コードに可変長ワードを用いる所定の利点
が存在し、この発明の方式はこの結合に適用され
る。磁束遷移干渉により生じる誤りを減少させる
“０”の数の高い最小値“ｄ”および良好な自己
クロツクを保証するための“０”の数の低い最大
値“Ｋ”を提供するために考えられる種々のコー
ト配列が存在する。可変長ワードのかかる全ての
コード配列は誤り伝送を生じやすい。可変調ワー
ドのため従来のコード配列において、コード化ビ
ツト誤り（例えば記録媒体上のビツトの誤り）
は、デコード動作中の多くのデータビツト誤りと
して生じる。この発明に係わるコードおよびその
コードをエンコードおよびデコードするための回
路は、容認できる最大“０”要素（Ｋ＝７）を採
用するとともに容認できる最低“０”要素（ｄ＝
１）を採用する。加えて、この発明に係わるシス
テムは、エンコーダする各データワードに対し、
２進値のそれらが表わすデータワードビツトと同
一のものを残す所定のコードワードを有すること
によつてエンコードおよびビツトデコード動作を
簡略化する配列を採用する。この発明のシステム
において、テコードは簡略化され、ハードウエア
によつて実行されるコード配列は誤り伝送を減少
させる。 この発明は、２／３レートコードを採用する。
データワードはその長さが例えば２ビツトまたは
４ビツトというように可変であり、コードは実行
長限定コード（ｄ＝１，Ｋ＝７）である。２／３
レートコードにおいて、データワードの各２ビツ
トはコード化ワードの３ビツトにエンコードされ
る。加えて、コード配列は、４ビツトデータワー
ドの第３および第４ビツトはそれぞれコード化ワ
ードの第２および第６ビツトに現われるのに対
し、２ビツトデータワードの２ビツトはコード化
ワードの第２および第３ビツトに現われる。回路
は翻訳回路に結合された２つのシフトレジスタを
採用する。エンコードモードにおいて、第１のシ
フトレジスタはコンピユータ（または他のソー
ス）からデータビツト信号を受入し、これらを翻
訳回路に伝送する。翻訳回路において、データ信
号は順次翻訳されるが、それらが第２のシフトレ
ジスタにロードされるまでコード化ワードとして
有効ではない。翻訳回路の出力において、その値
は、第１のシフトレジスタへのデータワードの各
シフトにより変化する。データワードビツト信号
が第１のシフトレジスタの予設定された位置に達
すると、第１のレジスタの所定のビツトの翻訳は
第２のレジスタの所定ビツト信号とともに第２の
レジスタにコード化ワードとしてロードされる。
第２のシフトレジスタにロードされたコード化ワ
ードビツト信号は出力ラインに順次シフトされ、
ロード動作に応答して変換される。このようにし
て２および４ビツトワードは３ビツトおよび６ビ
ツトのコード化ワードにそれぞれ翻訳すなわちエ
ンコードされる。 動作のデコードモードにおいて、磁気記録媒体
からのビツト信号は第２のシフトレジスタにシフ
トされ、これらの信号は翻訳回路に伝送される。
翻訳回路において、コード化信号は順次翻訳され
るが、それが第１のシフトレジスタにロードされ
るまで、データワードとして有効ではない。コー
ド化ワードビツトの翻訳は第２のシフトレジスタ
へのコード化ワードの各シフトレに変化する。コ
ード化ワードビツト信号が第２のレジスタの予設
定された位置に達すると、第２のレジスタの所定
のコード化ワードビツト信号の翻訳は、第１のレ
ジスタのビツト信号とともにデコードデータワー
ドとして第１のシフトレジスタにロードされる。
第１のレジスタにロードされたデータワードビツ
ト信号は出力ラインに順次シフトされ、ロード動
作に応答して変換される。 以下、この発明の一実施例を表および添付図面
を参照して詳細に説明する。 第１表に示される２／３レートコードはこの発
明で採用される。
【表】
第１表において、“データワードビツト”と記
載された右欄はデータワードとしてのビツトの組
を示している。この例では、コンピユータシステ
ムはASCIIコード（情報交換用米国標準コードを
用いており、文字“Ｙ”は“10110010”で示され
る。これはこの発明のシステムで採用される典型
的なデータワードの系列である。“コード化ワー
ドビツト”と記載された右欄は、２／３レートコ
ードによるデータワードビツトのエンコードを示
している。コード化ワードビツトは磁気記録媒体
に伝送され、“１”は遷移、“０”は非遷移で磁気
記録媒体上に記録される。文字“ｘ”が示される
“コード化ワードビツト”の欄において、小さな
“ｘ”は、前のコード化ワードブロツの最後のビ
ツトにつて“１”または“０”になるビツトを示
している。小さな“ｘ”前のビツトの補数とな
る。“データワードビツト”欄の２ビツトのワー
ドの第１および第２のビツトは、３ビツトコード
化ワードの第２および第３のビツトと同じである
ことに注目すべきである。これはデコードを比較
的簡略化する。同様に、左欄の４ビツトデータワ
ードの第３および第４ビツトは、“コード化ワー
ドビツト”欄のコード化ワードの第２および第６
ビツトと同じである。要するに、デコードの間左
のほとんどのビツトは無視され、システムはデー
タワードを構成するビツトとコード化ワードを構
成するビツトとが同じとなるビツトが容易に採用
される。 第１図には、この発明のシステムで用いられる
制御およびクロツク信号の波形およびタイミング
関係が示される。マスタークロツク信号はフエー
スロツクループ電圧制御発振器から発生され、こ
のマスタークロツク信号は第１図で“VCO”で
示される。VCO信号波形は複数の乗算および除
算回路に伝送され、第１図に示すクロツク信号を
発生する。第１図に示される波形すなわちクロツ
ク信号を発生する回路は種々の形をとることがで
き、クロツク信号の発生は多くの周知の方法によ
り達成することができる。クロツク信号の発生す
なわちクロツク信号を発生する回路はこの発明に
関係ないので、適正な動作のために存在する波形
のみを扱う。 このシステムは、エンコードモードにおいて、
VCO信号からのクロツクＡ信号の発生およびデ
ータソースからエンコードネツトワークへのデー
タの同期を制御するためのコンピユータすなわち
データワードソースへのクロツクＡ信号の伝送に
つて動作する。デコードモードにおいて、このシ
ステムは記録媒体から受入した前置パターン
100100100等によつて、フエースロツクループ回
路に同期して動作する。前置パターンはワードの
境界を明らかにするために用いられ、クロツク信
号はシフトレジスタにおいてシフトおよびロード
を適正な時間に生じさせる。クロツクＡ信号は
VCO信号の３周期と等しい周期を有し、クロツ
クＢ信号はVCO信号の２周期と等しい周期を有
することに注目すべきである。この実施例におい
て、エンコードおよびデコード回路として採用さ
れるシフトレジスタはモトローラ社製の10141集
積回路形シフトレジスタとして設計されたものお
よび他の集積回路製品である。これらのシフトレ
ジスタは信号をシフトする機能を有し、また信号
をパラレルにロードする機能を有する。シフトレ
ジスタにおいて、クロツクＡおよびクロツクＢ信
号とともに第２図に示されるロード波形を受入す
る回路が内部に設けられている。デコード動作の
間に、ロード波形がレジスタ５１１に伝送され、
このロード波形がハイレベルであると、この波形
はクロツクＡ信号の前縁でレジスタ５１１にロー
ドされる。これはロード行程５１２で表わされ
る。シフト行程５１４はロード信号がローレベル
のときに生じ、クロツクＡ信号に前縁はハイレベ
ルになる。エンコード動作において、ロード波形
はレジスタ５１１で使用されず、クロツクＡ信号
はシフト行程５１６で示されるシフト行程の制御
信号となる。デコード動作の間、ロード波形はレ
ジスタ５１３で使用されず、クロツクＢ信号は、
クロツクＢ信号の前縁が肯定的となる各時間にお
けるシフトの制御信号となる。これらのシフト工
程はシフト工程５１８およびそれに続く工程で示
される。他方、エンコード動作の間、レジスタ５
１３は使用されるロード波形を有し、ロード波形
がハイレベルであり、クロツクＢ信号の前縁がハ
イレベルになると、ロード工程５１０によつて示
されるロードが実行される。第２〜４表に示され
る流れ図において、第１図に示される工程は説を
簡略化るためにロード、シフトと示される。 第２図はこの発明に係わるエンコード論理回路
が示される。第２図において、前述したシフトレ
ジスタ５１１が示され、このシフトレジスタは信
号をシフトする機能を有するとともにロード信号
に応答してバラレルに信号をロードする機能を有
する。同様に、この実施例において、シフトレジ
スタ５１３はライン５４９から供給されたクロツ
クパルスに応答して信号を左に順次シフトするシ
フトレジスタであり、同時にロード信号に応答し
てバラレルに信号をロードする機能を有する。こ
の記載は左へのシフト信号を示すが、これは図示
の便宜上のためであつて、適宜な転送回路が与え
られればビツトを右へシフトすることができるこ
を理解すべきである。 まずエンコード動作を考える。第２表にはシフ
トレジスタ５１１および５１３の各ステージの状
態が示される。
載された右欄はデータワードとしてのビツトの組
を示している。この例では、コンピユータシステ
ムはASCIIコード（情報交換用米国標準コードを
用いており、文字“Ｙ”は“10110010”で示され
る。これはこの発明のシステムで採用される典型
的なデータワードの系列である。“コード化ワー
ドビツト”と記載された右欄は、２／３レートコ
ードによるデータワードビツトのエンコードを示
している。コード化ワードビツトは磁気記録媒体
に伝送され、“１”は遷移、“０”は非遷移で磁気
記録媒体上に記録される。文字“ｘ”が示される
“コード化ワードビツト”の欄において、小さな
“ｘ”は、前のコード化ワードブロツの最後のビ
ツトにつて“１”または“０”になるビツトを示
している。小さな“ｘ”前のビツトの補数とな
る。“データワードビツト”欄の２ビツトのワー
ドの第１および第２のビツトは、３ビツトコード
化ワードの第２および第３のビツトと同じである
ことに注目すべきである。これはデコードを比較
的簡略化する。同様に、左欄の４ビツトデータワ
ードの第３および第４ビツトは、“コード化ワー
ドビツト”欄のコード化ワードの第２および第６
ビツトと同じである。要するに、デコードの間左
のほとんどのビツトは無視され、システムはデー
タワードを構成するビツトとコード化ワードを構
成するビツトとが同じとなるビツトが容易に採用
される。 第１図には、この発明のシステムで用いられる
制御およびクロツク信号の波形およびタイミング
関係が示される。マスタークロツク信号はフエー
スロツクループ電圧制御発振器から発生され、こ
のマスタークロツク信号は第１図で“VCO”で
示される。VCO信号波形は複数の乗算および除
算回路に伝送され、第１図に示すクロツク信号を
発生する。第１図に示される波形すなわちクロツ
ク信号を発生する回路は種々の形をとることがで
き、クロツク信号の発生は多くの周知の方法によ
り達成することができる。クロツク信号の発生す
なわちクロツク信号を発生する回路はこの発明に
関係ないので、適正な動作のために存在する波形
のみを扱う。 このシステムは、エンコードモードにおいて、
VCO信号からのクロツクＡ信号の発生およびデ
ータソースからエンコードネツトワークへのデー
タの同期を制御するためのコンピユータすなわち
データワードソースへのクロツクＡ信号の伝送に
つて動作する。デコードモードにおいて、このシ
ステムは記録媒体から受入した前置パターン
100100100等によつて、フエースロツクループ回
路に同期して動作する。前置パターンはワードの
境界を明らかにするために用いられ、クロツク信
号はシフトレジスタにおいてシフトおよびロード
を適正な時間に生じさせる。クロツクＡ信号は
VCO信号の３周期と等しい周期を有し、クロツ
クＢ信号はVCO信号の２周期と等しい周期を有
することに注目すべきである。この実施例におい
て、エンコードおよびデコード回路として採用さ
れるシフトレジスタはモトローラ社製の10141集
積回路形シフトレジスタとして設計されたものお
よび他の集積回路製品である。これらのシフトレ
ジスタは信号をシフトする機能を有し、また信号
をパラレルにロードする機能を有する。シフトレ
ジスタにおいて、クロツクＡおよびクロツクＢ信
号とともに第２図に示されるロード波形を受入す
る回路が内部に設けられている。デコード動作の
間に、ロード波形がレジスタ５１１に伝送され、
このロード波形がハイレベルであると、この波形
はクロツクＡ信号の前縁でレジスタ５１１にロー
ドされる。これはロード行程５１２で表わされ
る。シフト行程５１４はロード信号がローレベル
のときに生じ、クロツクＡ信号に前縁はハイレベ
ルになる。エンコード動作において、ロード波形
はレジスタ５１１で使用されず、クロツクＡ信号
はシフト行程５１６で示されるシフト行程の制御
信号となる。デコード動作の間、ロード波形はレ
ジスタ５１３で使用されず、クロツクＢ信号は、
クロツクＢ信号の前縁が肯定的となる各時間にお
けるシフトの制御信号となる。これらのシフト工
程はシフト工程５１８およびそれに続く工程で示
される。他方、エンコード動作の間、レジスタ５
１３は使用されるロード波形を有し、ロード波形
がハイレベルであり、クロツクＢ信号の前縁がハ
イレベルになると、ロード工程５１０によつて示
されるロードが実行される。第２〜４表に示され
る流れ図において、第１図に示される工程は説を
簡略化るためにロード、シフトと示される。 第２図はこの発明に係わるエンコード論理回路
が示される。第２図において、前述したシフトレ
ジスタ５１１が示され、このシフトレジスタは信
号をシフトする機能を有するとともにロード信号
に応答してバラレルに信号をロードする機能を有
する。同様に、この実施例において、シフトレジ
スタ５１３はライン５４９から供給されたクロツ
クパルスに応答して信号を左に順次シフトするシ
フトレジスタであり、同時にロード信号に応答し
てバラレルに信号をロードする機能を有する。こ
の記載は左へのシフト信号を示すが、これは図示
の便宜上のためであつて、適宜な転送回路が与え
られればビツトを右へシフトすることができるこ
を理解すべきである。 まずエンコード動作を考える。第２表にはシフ
トレジスタ５１１および５１３の各ステージの状
態が示される。
【表】
【表】
このシステムはコンピユータのCPUからの前
置パターンを処理する。この前置パターンは２ビ
ツトワードとして扱うべき“０”の連続からなり
この２ビツトワードの後に同期パターンまたは給
料支払い薄等の情報を示す非前置パターンが続
く。 第４図には“データワードビツト”およびこの
“データワードビツト”を２／３レートコードに
よりコード化した“コード化ワードビツト”が示
される。前置パターンがコンピユータから伝送さ
れると、“０”の連続が生じ、この“０”は第２
図に示されるライン５１５に送される。ライン５
１７から伝送されたクロツクＡパルスはビツト信
号をまずＤステージにシフトし、次にＣステー
ジ、それからＢステージ、最後にＡステージにシ
フトする。Ｂ，ＣおよびＤステージからの出力信
号は、インバータ５３２，５３４および５３６を
通すことにより反転されてライン５２９，５３３
および５３７に出力されることを理解すべきであ
る。またアンドゲート５１９から５２５は全ての
入力信号が“１”のとき信号“１”を出力し、オ
アゲート５２６，５２８および５３０は入力信号
のいずれかが“１”であると出力信号が“１”と
なることを理解すべきである。レジスタ５１１の
ステージＡ，Ｂ，ＣおよびＤの２進値がわかり、
レジスタ５１３のＸおよびＹステージの２進数が
わかると、レジスタ５１１および５１３の出力は
第２図の論回路を通り、ラインXi，Yi，Ziおよ
びWiに生じる各ステージの伝送２進ビツトが何
であるかが決定されるとともにレジスタ５１３の
エンコードされたビツトが何であるかを決定され
る。 今、ステージＡ，ＢおよびＣの信号が“０”で
あるとする。ライン５２７には“０”が生じ、こ
の“０”はゲート５２１，５２２および５２５に
供給され、これらのゲートから“１”出力信号が
生じないようにする。したがつて、YiおよびWi
は“０”となる。更に、Ｃステージの“０”は、
ライン５３１を介してゲート５１９，５２３，５
２４および５２５に伝送され、これらのゲートか
ら“１”信号出力が生じるのを禁止する。ゲート
５２３およびゲート５２４は“１”を出力しない
ので、ラインZiには“０”出力が生じる。ゲート
５２０に対する入力はラインXiの信号状態を決
定する。Ｂステージの“０”はインバータ５３２
で反転されてライン５２９に“１”信号を供給
し、この信号はゲート５２０に加えられる。ゲー
ト５２０に対する残りの２つの入力のうち１つに
はＸステージの反転出力がライン５４１を介して
加えられる。第２表に示される時間t1において、
Ｘステージは“０”であるので、ライン５４１の
信号は“１”であり、この信号がアンドゲート５
２０に加えられる。アンドゲート５２０に対する
最後の入力はＹステージの反転信号がライン５３
９を介して加えられる。もしＹステージ信号が
“０”であるとすると、ゲート５２０に伝送され
るライン５３９の信号は“１”となり、アンドゲ
ート５２０はアンド条件を満足する。アンドゲー
ト５２０は“１”出力をオアゲート５２６を介し
てラインXiに供給する。したがつて時間t2におい
てラインXi，Yi，ZiおよびWiの状態は“1000”
になる。ここでロード信号が発生するとこの２進
値はレジスタ５１３にパラレルにロードされる。
この状態は時間t2で第２表に示される。 第２表にしたがうと、時間t2においてこのシス
テムはコンピユータからの前置パターン（複数の
“０”から構成される）が加えられており、前置
パターンの主あ目的は前置パターン“100100100”
等を形成することにある。記録媒体からのこの前
置パターンは前述したようにワードの境界を明ら
かにするために用いられる。ある与えられた時間
において、前置パターンからの“０”がレジスタ
５１１にロードされ、第４図ａに示す“データワ
ードビツト”のデータD1（“０”）がレジスタ５１
１のＤステージにロードされたとする。同時に
“1000”が翻訳回路からレジスタ５１３にロード
される。ここで翻訳回路はレジスタ５１１の前の
“０”の組をデコードしている。クロツクＢ信号
に応答して、レジスタ５１３の情報はシフトさ
れ、時間t3にみられるようにレジスタ５１３に全
て“０”が与えられる。続いて、クロツクＡ信号
に応答し、レジスタ５１１の情報はシフトされ、
データD1（“０”）はＣステージ位置に、データD2
（“０”）Ｄステージ位置に移される。その後、ク
ロツクＢ信号に応答し、レジスタ５１３の情報は
シフトされ、時間t5で示されるパターンとなる。
その後、時間t6において、クロツクＢ信号および
ロード波形がハイレベルであることに応答し、ロ
ード信号がレジスタ５１３で発生する。ロード信
号に応答し、時間t4で示される伝送されたレジス
タ５１１の“０”はレジスタ５１３にロードされ
る。この状態は第２表の時間t6におけるレジスタ
５１３によつて示される。同時に、レジスタ５１
１情報の他のシフトを行い、データD1（“０”）は
ＢステージにデータD2（“０”）はＣステージに、
データD3（“０”）はＤステージに移される。ビツ
ト信号がＸステージにあるとき磁気記録媒体への
伝送が可能になり、時間t5において、レジスタ５
１３は、前述した前置パターンである100を記録
媒体に伝送ることに注目すべきである。 時間t6において、レジスタ５１のデータビツト
（時間t7に示される）とともにレジスタ５１３の
ＸおよびＹステージのビツト（時間t8に示され
る）はレジスタ５１３に示される２進値を供給す
るために翻訳される。システムの動作は時間t8ま
で繰り返えされ、ビツト100の第２の組は磁気記
録媒体に伝される。システムは第２表に示される
ように前述の動作を更に２回繰り返し、第３およ
び第４のビツト100の組を磁気記録媒体に伝送す
る。第２表において、コード化ワード１００は第
４図に示されるコード化ワードC1でありレジス
タ５１３からシリアルに出力されるステージＸの
内容となることに注目すべきである。同様に、コ
ード化ワード１００は第４図に示されるコード化
ワードC2であり、Ｘステージの内容で示される。 レジスタ５１１にシフトされる前置パターンか
らの出発点は時間t8に現われる。“データワード
ビツト”のデータD6で識別される“０”は時間t9
においてＤステージにロードされる。時間t11に
おいて、“データワードビツト”列のデータD7で
識別される“１”ビツトはレジスタ５１１のＤス
テージにロードされる。その時において、データ
D6で識別される“０”はＣステージにシフトさ
れる。時間t13において、“データワードビツト”
列のデータD8で識別されるビツト“１”はＤス
テージにシフトされ、データD7で識別されるビ
ツト“１”はＣステージにシフトされ、データ
D6で識別されるビツト“０”にＢステージにシ
フトされる。時間t15において、時間t15の直前に
おけるレジスタ５１３のＸおよびＹビツトととも
に時間t13におけるレジスタ５１１からのビツト
は翻訳されレジスタ５１３にロードされる。第２
図の回路を参照すると時間t15におけるレジスタ
５１１および５１３の翻訳を理解することができ
る。時間t15において、レジスタ５１１のＢステ
ージは“０”であり、この信号“０”はゲート５
２１，５２２および５２５に加えられるので、ラ
インYiおよびWiには信号“０”が供給される。
Ｃステージが“１”ビツトであると、この“１”
信号はゲート５１９，５２３，５２４および５２
５に供給される。アンドゲート５２３に対する他
の入力にはＢステージの反転出力が加えられ、こ
の反転出力は“１”であるので、ゲート５２３は
条件を満足し、出力信号“１”をオアゲート５３
０を介してラインZiに供給する。ライン５２９の
Ｂステージからの反転出力は出力信号“１”をゲ
ート５２０に加える。ゲート５２０に対する残り
の２つの入力信号のうち１つにはＸステージの反
転出力が加えられる。ここで時間t14におけるス
テージＸの信号は“０”である。したがつて、ラ
イン７４１の信号“１”は第２の信号“１”とし
てゲート５２０に加えられる。ゲート５２０に対
する最後の入力信号はステージＹの反転出力が加
えられる。ここで時間t14におけるステージＸの
状態は“０”である。したがつてライン５３９の
信号“１”は第３の入力信号“１”としてゲート
５２０に供給される。これによつてゲート５２０
は出力“１”をオアゲート５２６を介してライン
Xiに供給する。したがつてラインXi，Yi，Ziお
よびWiの状態は1010となり、これは時間t15にお
いてレジスタ５１３にロードされるコード化ワー
ドである。レジスタ５１３は時間t17までシフト
され、コードされ、コードC3で識別されるエン
コードワード１０１は磁気記録媒に送出される。
時間t14において、データD8で識別されるビツト
“１”がレジスタ５１１ステージにロードれたこ
とに注目すべきである。データD8で識別される
ビツト“１”は４ビツトデータワードの最初のビ
ツトであり、この４ビツトデータワードは６ビツ
トにコード化される。時間t16において、データ
D8で識別されるビツト“１”はＢステージ、デ
ータD9で識別される“１”はＣステージにあり、
データD10で識別されるビツト“１”はＤステー
ジにある。時間t17におけるＸおよびＹビツトの
状態とともにレジスタ５１１の状態は翻訳され、
時間T18におけるレジスタ５１３のロードビツト
として供給される。第２図を参照すると時間t16
に示されるようにシフトレジスタ５１３は
“0101”がロードされることが明らかとなる。時
間t17においてＹステージは“０”であるのでＷ
ステージにビツト“１”がロードされ、これは読
み出された前の情報がダブルワードの前半でない
ことを示している。レジスタ５１３のビツトは時
間t20までシフトされ、ビツト“１”はＹステー
ジまで移動する。したがつて、レジスタ５１１の
ビツト（時間t19にみられる）およびレジスタ５
１３のＸおよびＹビツト（時間t20にみられる）
は翻訳され、時間t21においてレジスタ５１３に
ロードされる。上記“１”は制御のために用いら
れる。すなわち、ビツト“１”がステージＹにあ
ると、ライン５３９に信号“０”を供給し、ロー
ド時間の間、ゲート５１９，５２０，５２１，５
２２および５２５からレジスタ５１３にビツト
“１”信号を供給ることを禁止する。上記ビツト
“１”は翻訳回路に制御信号を供給し、これは翻
訳回路がダブルワードの後半にあることを示す。
第１表のコード配列をみると、ステージＸおよび
Ｙに属する第４および第５ビツトは０であり、時
間t20においてステージＹのビツト“１”はロー
ド時間においてＸおよびＹステージを“０”にす
る。更に第１表のコード配列を検討すると、第６
ビツトは“データワードビツト”の第４ビツトと
同一であり、第４ビツトはレジスタ５１１のＣス
テージの内容となる。したがつて第２表からＣス
テージが“０”であると、“０”は第２図のライ
ン５３１に信号“０”を供給し、アンドゲート５
２３および５２４を禁止し、ラインZiを“０”に
する。他方４ビツトワードの第４ビツトを表わす
Ｃ位置に“１”が存在すると、Ｃステージ（第２
図の回路参照）はライン５３１の信号“１”をア
ンドゲート５２４に加える。Ｙステージからの信
号“１”は５２４の入力に第２の“１”として加
えられ、レジスタ５１３のＺステージに“１”を
供給する。これにより４ビツトデータワードの４
ビツトはコード化ワードの第６ビツトに正確に移
される。 非前置データビツトの残りのエンコード手順は
前述した記載にしたがつて理解することができ
る。コードC5で識別される非前置データビツト
は第２表においてステージＸにコードC5として
表われ、“コードワード”列のコードC6，C7およ
びC8として識別される非前置ビツトは第２表に
おいてステージＸにコードC6，C7およびC8とし
て表われる。ステージＸ最終ステージであり、情
報がここまでシフトされると予定されたものとし
て磁気記録媒体に直ちに伝送ることが可能とな
る。 デコード動作において、各レジスタのいくつか
のビツト信号はこのシステムが３ビツトコード化
ワードまたは６ビツト化ワードをデコードするた
めの制御信号となる。特に、論理回路は３つの
“０”の検知にあり、これはレジスタ５１３の最
初の３つのステージ、例えば、Ｗ，ＺおよびＹス
テージのそれぞれに存在する３つの“０”であ
る。３つの“０”は各６ビツトコード化ワードの
第３、第４および第５ビツトに生じることは第１
表の６ビツト化ワードから明らかである。この回
路はロード時間の直前にレジスタ５１３がその最
初の３ステージに３つの“０”を有し、レジスタ
５１１のＢステージに“０”があり、６ビツトワ
ードの第３、第４および５ビツトに３つの“０”
が識別されると動作する。コード化ワードが６ビ
ツトコード化ワードと識別されるとこのシステム
の回路はレジスタ５１３のＸステージのビツト信
号を格納するように設置される。なぜならばこの
ビツト信号はデコードされた６ビツトワードの第
２ビツトだからである。６ビツトワードがデコー
ドされると、第１表に示されるように、６ビツト
コード化ワードの第２ビツトはデコードされた４
ビツトデータワードの第３ビツトとなる。３つの
識別の間、レジスタ５１３のＸステージのビツト
信号はカード時間においてレジスタ５１１のＤス
テージに移すことによつて格納される。同時に、
３つの“０”の識別に応答して、この回路は２つ
の“１”をそれぞれレジスタ５１１のＡおよびＢ
ステージにロードし、第１表に４ビツトデータワ
ードにおいて示される最初の２つの“１”を供給
する。加えて、このシステムの回路は、次の翻訳
時間において他の３つの“０”が生じるとシステ
ムは６ビツトワードの後半を連続して２回翻訳す
ることをしない。換言すれば、システムはワード
境界の最初の３ビツトコード化ワードとして扱
う。３つの“０”の識別がなされると、ワード境
界内の次の３ビツトは６ビツトコード化ワードの
後半として扱う。第２の３つの“０”の識別がな
されると、システムは６ビツトコード化ワードの
後半の他の連続的デコードをしない。この装置が
後半を連続的にデコードすることを禁止する方法
はＣステージに“１”をロードすることであり、
翻訳時間において、この“１”はＢステージにあ
り、この“１”は最後に翻訳された３ビツトがダ
ブルワードの後半であつたことをシステムに知ら
せ、３つの３の識別がなされていたとして翻訳す
べき次の３ビツトをコード化ワードの最初の３ビ
ツトとする。 Ｄステージのビツト信号は最初のシフトにおい
てＣステージに移され、この後、ロードされた２
つの“１”はコンピユータに送られる。次のロー
ド時間において、Ｃステージのビツト信号（これ
は６ビツトコード化ワードの第２ビツト）はＡス
テージに移され（４ビツトデータワードの第３ビ
ツトとなり）、Ｙステージのビツト（これは６ビ
ツトコード化ワードの６ビツト）はＢステージに
移される。この動作は、６ビツトコード化ワード
の第２および第６ビツトが４ビツトデータワード
の第３および第４ビツトに属することを保証す
る。 上述した動作およびデコード回路は第１図、第
５図、第３表を参照することにより更に理解する
ことができる。第３図において、シフトレジスタ
５１１および５１３が示され、これらシフトレジ
スタは第２図に示したシフトレジスタと同様のも
のである。第３図において、磁気記録媒体からの
情報をシフトレジスタ５１３に伝送する“デコー
ドデータ入力“ライン５９０が示される。この情
報は前述したようにＢクロツク信号に応答してシ
フトレジスタにシフトされる。
置パターンを処理する。この前置パターンは２ビ
ツトワードとして扱うべき“０”の連続からなり
この２ビツトワードの後に同期パターンまたは給
料支払い薄等の情報を示す非前置パターンが続
く。 第４図には“データワードビツト”およびこの
“データワードビツト”を２／３レートコードに
よりコード化した“コード化ワードビツト”が示
される。前置パターンがコンピユータから伝送さ
れると、“０”の連続が生じ、この“０”は第２
図に示されるライン５１５に送される。ライン５
１７から伝送されたクロツクＡパルスはビツト信
号をまずＤステージにシフトし、次にＣステー
ジ、それからＢステージ、最後にＡステージにシ
フトする。Ｂ，ＣおよびＤステージからの出力信
号は、インバータ５３２，５３４および５３６を
通すことにより反転されてライン５２９，５３３
および５３７に出力されることを理解すべきであ
る。またアンドゲート５１９から５２５は全ての
入力信号が“１”のとき信号“１”を出力し、オ
アゲート５２６，５２８および５３０は入力信号
のいずれかが“１”であると出力信号が“１”と
なることを理解すべきである。レジスタ５１１の
ステージＡ，Ｂ，ＣおよびＤの２進値がわかり、
レジスタ５１３のＸおよびＹステージの２進数が
わかると、レジスタ５１１および５１３の出力は
第２図の論回路を通り、ラインXi，Yi，Ziおよ
びWiに生じる各ステージの伝送２進ビツトが何
であるかが決定されるとともにレジスタ５１３の
エンコードされたビツトが何であるかを決定され
る。 今、ステージＡ，ＢおよびＣの信号が“０”で
あるとする。ライン５２７には“０”が生じ、こ
の“０”はゲート５２１，５２２および５２５に
供給され、これらのゲートから“１”出力信号が
生じないようにする。したがつて、YiおよびWi
は“０”となる。更に、Ｃステージの“０”は、
ライン５３１を介してゲート５１９，５２３，５
２４および５２５に伝送され、これらのゲートか
ら“１”信号出力が生じるのを禁止する。ゲート
５２３およびゲート５２４は“１”を出力しない
ので、ラインZiには“０”出力が生じる。ゲート
５２０に対する入力はラインXiの信号状態を決
定する。Ｂステージの“０”はインバータ５３２
で反転されてライン５２９に“１”信号を供給
し、この信号はゲート５２０に加えられる。ゲー
ト５２０に対する残りの２つの入力のうち１つに
はＸステージの反転出力がライン５４１を介して
加えられる。第２表に示される時間t1において、
Ｘステージは“０”であるので、ライン５４１の
信号は“１”であり、この信号がアンドゲート５
２０に加えられる。アンドゲート５２０に対する
最後の入力はＹステージの反転信号がライン５３
９を介して加えられる。もしＹステージ信号が
“０”であるとすると、ゲート５２０に伝送され
るライン５３９の信号は“１”となり、アンドゲ
ート５２０はアンド条件を満足する。アンドゲー
ト５２０は“１”出力をオアゲート５２６を介し
てラインXiに供給する。したがつて時間t2におい
てラインXi，Yi，ZiおよびWiの状態は“1000”
になる。ここでロード信号が発生するとこの２進
値はレジスタ５１３にパラレルにロードされる。
この状態は時間t2で第２表に示される。 第２表にしたがうと、時間t2においてこのシス
テムはコンピユータからの前置パターン（複数の
“０”から構成される）が加えられており、前置
パターンの主あ目的は前置パターン“100100100”
等を形成することにある。記録媒体からのこの前
置パターンは前述したようにワードの境界を明ら
かにするために用いられる。ある与えられた時間
において、前置パターンからの“０”がレジスタ
５１１にロードされ、第４図ａに示す“データワ
ードビツト”のデータD1（“０”）がレジスタ５１
１のＤステージにロードされたとする。同時に
“1000”が翻訳回路からレジスタ５１３にロード
される。ここで翻訳回路はレジスタ５１１の前の
“０”の組をデコードしている。クロツクＢ信号
に応答して、レジスタ５１３の情報はシフトさ
れ、時間t3にみられるようにレジスタ５１３に全
て“０”が与えられる。続いて、クロツクＡ信号
に応答し、レジスタ５１１の情報はシフトされ、
データD1（“０”）はＣステージ位置に、データD2
（“０”）Ｄステージ位置に移される。その後、ク
ロツクＢ信号に応答し、レジスタ５１３の情報は
シフトされ、時間t5で示されるパターンとなる。
その後、時間t6において、クロツクＢ信号および
ロード波形がハイレベルであることに応答し、ロ
ード信号がレジスタ５１３で発生する。ロード信
号に応答し、時間t4で示される伝送されたレジス
タ５１１の“０”はレジスタ５１３にロードされ
る。この状態は第２表の時間t6におけるレジスタ
５１３によつて示される。同時に、レジスタ５１
１情報の他のシフトを行い、データD1（“０”）は
ＢステージにデータD2（“０”）はＣステージに、
データD3（“０”）はＤステージに移される。ビツ
ト信号がＸステージにあるとき磁気記録媒体への
伝送が可能になり、時間t5において、レジスタ５
１３は、前述した前置パターンである100を記録
媒体に伝送ることに注目すべきである。 時間t6において、レジスタ５１のデータビツト
（時間t7に示される）とともにレジスタ５１３の
ＸおよびＹステージのビツト（時間t8に示され
る）はレジスタ５１３に示される２進値を供給す
るために翻訳される。システムの動作は時間t8ま
で繰り返えされ、ビツト100の第２の組は磁気記
録媒体に伝される。システムは第２表に示される
ように前述の動作を更に２回繰り返し、第３およ
び第４のビツト100の組を磁気記録媒体に伝送す
る。第２表において、コード化ワード１００は第
４図に示されるコード化ワードC1でありレジス
タ５１３からシリアルに出力されるステージＸの
内容となることに注目すべきである。同様に、コ
ード化ワード１００は第４図に示されるコード化
ワードC2であり、Ｘステージの内容で示される。 レジスタ５１１にシフトされる前置パターンか
らの出発点は時間t8に現われる。“データワード
ビツト”のデータD6で識別される“０”は時間t9
においてＤステージにロードされる。時間t11に
おいて、“データワードビツト”列のデータD7で
識別される“１”ビツトはレジスタ５１１のＤス
テージにロードされる。その時において、データ
D6で識別される“０”はＣステージにシフトさ
れる。時間t13において、“データワードビツト”
列のデータD8で識別されるビツト“１”はＤス
テージにシフトされ、データD7で識別されるビ
ツト“１”はＣステージにシフトされ、データ
D6で識別されるビツト“０”にＢステージにシ
フトされる。時間t15において、時間t15の直前に
おけるレジスタ５１３のＸおよびＹビツトととも
に時間t13におけるレジスタ５１１からのビツト
は翻訳されレジスタ５１３にロードされる。第２
図の回路を参照すると時間t15におけるレジスタ
５１１および５１３の翻訳を理解することができ
る。時間t15において、レジスタ５１１のＢステ
ージは“０”であり、この信号“０”はゲート５
２１，５２２および５２５に加えられるので、ラ
インYiおよびWiには信号“０”が供給される。
Ｃステージが“１”ビツトであると、この“１”
信号はゲート５１９，５２３，５２４および５２
５に供給される。アンドゲート５２３に対する他
の入力にはＢステージの反転出力が加えられ、こ
の反転出力は“１”であるので、ゲート５２３は
条件を満足し、出力信号“１”をオアゲート５３
０を介してラインZiに供給する。ライン５２９の
Ｂステージからの反転出力は出力信号“１”をゲ
ート５２０に加える。ゲート５２０に対する残り
の２つの入力信号のうち１つにはＸステージの反
転出力が加えられる。ここで時間t14におけるス
テージＸの信号は“０”である。したがつて、ラ
イン７４１の信号“１”は第２の信号“１”とし
てゲート５２０に加えられる。ゲート５２０に対
する最後の入力信号はステージＹの反転出力が加
えられる。ここで時間t14におけるステージＸの
状態は“０”である。したがつてライン５３９の
信号“１”は第３の入力信号“１”としてゲート
５２０に供給される。これによつてゲート５２０
は出力“１”をオアゲート５２６を介してライン
Xiに供給する。したがつてラインXi，Yi，Ziお
よびWiの状態は1010となり、これは時間t15にお
いてレジスタ５１３にロードされるコード化ワー
ドである。レジスタ５１３は時間t17までシフト
され、コードされ、コードC3で識別されるエン
コードワード１０１は磁気記録媒に送出される。
時間t14において、データD8で識別されるビツト
“１”がレジスタ５１１ステージにロードれたこ
とに注目すべきである。データD8で識別される
ビツト“１”は４ビツトデータワードの最初のビ
ツトであり、この４ビツトデータワードは６ビツ
トにコード化される。時間t16において、データ
D8で識別されるビツト“１”はＢステージ、デ
ータD9で識別される“１”はＣステージにあり、
データD10で識別されるビツト“１”はＤステー
ジにある。時間t17におけるＸおよびＹビツトの
状態とともにレジスタ５１１の状態は翻訳され、
時間T18におけるレジスタ５１３のロードビツト
として供給される。第２図を参照すると時間t16
に示されるようにシフトレジスタ５１３は
“0101”がロードされることが明らかとなる。時
間t17においてＹステージは“０”であるのでＷ
ステージにビツト“１”がロードされ、これは読
み出された前の情報がダブルワードの前半でない
ことを示している。レジスタ５１３のビツトは時
間t20までシフトされ、ビツト“１”はＹステー
ジまで移動する。したがつて、レジスタ５１１の
ビツト（時間t19にみられる）およびレジスタ５
１３のＸおよびＹビツト（時間t20にみられる）
は翻訳され、時間t21においてレジスタ５１３に
ロードされる。上記“１”は制御のために用いら
れる。すなわち、ビツト“１”がステージＹにあ
ると、ライン５３９に信号“０”を供給し、ロー
ド時間の間、ゲート５１９，５２０，５２１，５
２２および５２５からレジスタ５１３にビツト
“１”信号を供給ることを禁止する。上記ビツト
“１”は翻訳回路に制御信号を供給し、これは翻
訳回路がダブルワードの後半にあることを示す。
第１表のコード配列をみると、ステージＸおよび
Ｙに属する第４および第５ビツトは０であり、時
間t20においてステージＹのビツト“１”はロー
ド時間においてＸおよびＹステージを“０”にす
る。更に第１表のコード配列を検討すると、第６
ビツトは“データワードビツト”の第４ビツトと
同一であり、第４ビツトはレジスタ５１１のＣス
テージの内容となる。したがつて第２表からＣス
テージが“０”であると、“０”は第２図のライ
ン５３１に信号“０”を供給し、アンドゲート５
２３および５２４を禁止し、ラインZiを“０”に
する。他方４ビツトワードの第４ビツトを表わす
Ｃ位置に“１”が存在すると、Ｃステージ（第２
図の回路参照）はライン５３１の信号“１”をア
ンドゲート５２４に加える。Ｙステージからの信
号“１”は５２４の入力に第２の“１”として加
えられ、レジスタ５１３のＺステージに“１”を
供給する。これにより４ビツトデータワードの４
ビツトはコード化ワードの第６ビツトに正確に移
される。 非前置データビツトの残りのエンコード手順は
前述した記載にしたがつて理解することができ
る。コードC5で識別される非前置データビツト
は第２表においてステージＸにコードC5として
表われ、“コードワード”列のコードC6，C7およ
びC8として識別される非前置ビツトは第２表に
おいてステージＸにコードC6，C7およびC8とし
て表われる。ステージＸ最終ステージであり、情
報がここまでシフトされると予定されたものとし
て磁気記録媒体に直ちに伝送ることが可能とな
る。 デコード動作において、各レジスタのいくつか
のビツト信号はこのシステムが３ビツトコード化
ワードまたは６ビツト化ワードをデコードするた
めの制御信号となる。特に、論理回路は３つの
“０”の検知にあり、これはレジスタ５１３の最
初の３つのステージ、例えば、Ｗ，ＺおよびＹス
テージのそれぞれに存在する３つの“０”であ
る。３つの“０”は各６ビツトコード化ワードの
第３、第４および第５ビツトに生じることは第１
表の６ビツト化ワードから明らかである。この回
路はロード時間の直前にレジスタ５１３がその最
初の３ステージに３つの“０”を有し、レジスタ
５１１のＢステージに“０”があり、６ビツトワ
ードの第３、第４および５ビツトに３つの“０”
が識別されると動作する。コード化ワードが６ビ
ツトコード化ワードと識別されるとこのシステム
の回路はレジスタ５１３のＸステージのビツト信
号を格納するように設置される。なぜならばこの
ビツト信号はデコードされた６ビツトワードの第
２ビツトだからである。６ビツトワードがデコー
ドされると、第１表に示されるように、６ビツト
コード化ワードの第２ビツトはデコードされた４
ビツトデータワードの第３ビツトとなる。３つの
識別の間、レジスタ５１３のＸステージのビツト
信号はカード時間においてレジスタ５１１のＤス
テージに移すことによつて格納される。同時に、
３つの“０”の識別に応答して、この回路は２つ
の“１”をそれぞれレジスタ５１１のＡおよびＢ
ステージにロードし、第１表に４ビツトデータワ
ードにおいて示される最初の２つの“１”を供給
する。加えて、このシステムの回路は、次の翻訳
時間において他の３つの“０”が生じるとシステ
ムは６ビツトワードの後半を連続して２回翻訳す
ることをしない。換言すれば、システムはワード
境界の最初の３ビツトコード化ワードとして扱
う。３つの“０”の識別がなされると、ワード境
界内の次の３ビツトは６ビツトコード化ワードの
後半として扱う。第２の３つの“０”の識別がな
されると、システムは６ビツトコード化ワードの
後半の他の連続的デコードをしない。この装置が
後半を連続的にデコードすることを禁止する方法
はＣステージに“１”をロードすることであり、
翻訳時間において、この“１”はＢステージにあ
り、この“１”は最後に翻訳された３ビツトがダ
ブルワードの後半であつたことをシステムに知ら
せ、３つの３の識別がなされていたとして翻訳す
べき次の３ビツトをコード化ワードの最初の３ビ
ツトとする。 Ｄステージのビツト信号は最初のシフトにおい
てＣステージに移され、この後、ロードされた２
つの“１”はコンピユータに送られる。次のロー
ド時間において、Ｃステージのビツト信号（これ
は６ビツトコード化ワードの第２ビツト）はＡス
テージに移され（４ビツトデータワードの第３ビ
ツトとなり）、Ｙステージのビツト（これは６ビ
ツトコード化ワードの６ビツト）はＢステージに
移される。この動作は、６ビツトコード化ワード
の第２および第６ビツトが４ビツトデータワード
の第３および第４ビツトに属することを保証す
る。 上述した動作およびデコード回路は第１図、第
５図、第３表を参照することにより更に理解する
ことができる。第３図において、シフトレジスタ
５１１および５１３が示され、これらシフトレジ
スタは第２図に示したシフトレジスタと同様のも
のである。第３図において、磁気記録媒体からの
情報をシフトレジスタ５１３に伝送する“デコー
ドデータ入力“ライン５９０が示される。この情
報は前述したようにＢクロツク信号に応答してシ
フトレジスタにシフトされる。
【表】
【表】
第３表において、第２図および第２表に関する
議論にしたがつてエンコードされた情報と同一の
ものが示され、更にエンコードされた情報がデコ
ード動作の実行に応答して翻訳、すなわちデコー
ドされた“データワードビツト”が示される。レ
ジスタ５１１および５１３の内容が第２表に示さ
れる。第３表においてシフトレジスタ５１１にロ
ードされている情報とシフトレジスタ５１３にロ
ードされている情報とがエンコード動作の間比較
される。 磁気記録媒体から情報が取り出されると、前述
したように前置パターン100100100が生じる。パ
ターン100は時間T1におけるシフトレジスタ５１
３に示される。第３においてデコードされた前置
パターンはデータd1およびd2で示される。レジス
タ５１３の情報をd3で識別される“データワード
ビツト”にデコードする場合を考えると、時間
T6におけるシフトレジスタ５１３の内容が何で
あるかを調べなければならない。第３図を参照し
て、Ｘステージの“０”は信号“０”をゲート５
９４およびレジスタ５１１のＤステージに供給す
る。シフトレジスタ５１３のステージＹに“１”
があると、反転ライン５９９に信号“０”が生
じ、この信号はゲート５９６，５９７および５９
８に供給される。Ｙステージに“１”があると、
ライン６０７の信号“１”はオアゲート６１２を
介してBiラインに信号“１”を供給することに
注目すべきである。最後にアンゲート５９５の入
力を考える。アンドゲート５９５の入力はレジス
タ５１１のＢステージの非反転入力ラインから与
えられる。第３表に示される時間T5におけるこ
のレジスタを調べると、その内容は“０”であ
る。したがつて、信号“０”がゲート５９５に供
給され、このゲートからラインA1に信号“１”
が出力されることが禁止される。これによつてラ
インAi，Bi，CiおよびDiは、第３表に時間T6で
示されるように信号“0100”をレジスタ５１１に
供給する。時間T8においてレジスタ５１１がシ
フトされると、“データワードビツト”“01”がコ
ンピユータシステムに伝送される。 次にデータd4で識別される“データワードビツ
ト”“1110”を供給する情報のデコードを考える。
第３表のロード時間T10において、システムは時
間T9におけるシフトレジスタ５１３のコード化
ワードビツトを考慮しなければならい。第３図の
回路をみると、回路が時間T9における情報をど
のようにしてロード時間10における値に翻訳する
かを理解することができる。時間T9におけるシ
フトレジスタ５１３において、“1000”が存在す
る。Ｙステージの“０”のために、ゲート５９７
の入力が条件を満足していなければ、Bi入力に
“０”が生じる。Ｘステージの“１”のために、
ゲート５９４に信号“１”が供給され、Diライ
ンに信号“１”が生じる。Ｙステージに“０”が
存在するために、反転ライン５９９に信号“１”
が生じ、これはゲート５９６，５９７および５９
８に入力信号“１”を供給る、Ｚステージに
“０”が存在するために、反転ライン６００に信
号“１”が生じ、この信号は信号“１”をアンド
ゲート５９６，５９７および５９８に供給する。
Ｗステージに“０”が存在するために、反転ライ
ン６０１に信号“１”が生じ、この信号は入力信
号“１”をゲート５９６，５９７および５９８に
供給する。ゲート５９６，５９７および５９８に
対する残りの入力信号はレジスタ５１１のＢステ
ージから与えられる。したがつて、時間T8にお
けるレジスタ５１１のＢステージの状態を見なけ
ればならない。第３表から、時間T8におけるシ
フトレジスタ５１１のＢステージは“０”であ
り、これによつて、第３図の反転ライン６１４の
出力信号は信号“１”であり、この信号は４番目
の入力信号“１”として各ゲート５９６，５９７
および５９８に供給される。したがつてゲート５
９６，５９７および５９８は条件を満足し、信号
“１”をラインAi，BiおよびCiに供給する。既
に、Biラインには信号“１”が存在ることを示
したので、レジスタ５１１は、第３表に時間T10
において示される値１１１１がロードされる。 上述した手法に従うと、コード化ワードは第３
図の回路によつて適当に翻訳され、d4，d5，d6お
よびd7で識別される“データワード”の組が供給
される。 第４表および第６図において、デコード動作に
おけるレジスタ５１１および５１３の２進値の流
れが示される。
議論にしたがつてエンコードされた情報と同一の
ものが示され、更にエンコードされた情報がデコ
ード動作の実行に応答して翻訳、すなわちデコー
ドされた“データワードビツト”が示される。レ
ジスタ５１１および５１３の内容が第２表に示さ
れる。第３表においてシフトレジスタ５１１にロ
ードされている情報とシフトレジスタ５１３にロ
ードされている情報とがエンコード動作の間比較
される。 磁気記録媒体から情報が取り出されると、前述
したように前置パターン100100100が生じる。パ
ターン100は時間T1におけるシフトレジスタ５１
３に示される。第３においてデコードされた前置
パターンはデータd1およびd2で示される。レジス
タ５１３の情報をd3で識別される“データワード
ビツト”にデコードする場合を考えると、時間
T6におけるシフトレジスタ５１３の内容が何で
あるかを調べなければならない。第３図を参照し
て、Ｘステージの“０”は信号“０”をゲート５
９４およびレジスタ５１１のＤステージに供給す
る。シフトレジスタ５１３のステージＹに“１”
があると、反転ライン５９９に信号“０”が生
じ、この信号はゲート５９６，５９７および５９
８に供給される。Ｙステージに“１”があると、
ライン６０７の信号“１”はオアゲート６１２を
介してBiラインに信号“１”を供給することに
注目すべきである。最後にアンゲート５９５の入
力を考える。アンドゲート５９５の入力はレジス
タ５１１のＢステージの非反転入力ラインから与
えられる。第３表に示される時間T5におけるこ
のレジスタを調べると、その内容は“０”であ
る。したがつて、信号“０”がゲート５９５に供
給され、このゲートからラインA1に信号“１”
が出力されることが禁止される。これによつてラ
インAi，Bi，CiおよびDiは、第３表に時間T6で
示されるように信号“0100”をレジスタ５１１に
供給する。時間T8においてレジスタ５１１がシ
フトされると、“データワードビツト”“01”がコ
ンピユータシステムに伝送される。 次にデータd4で識別される“データワードビツ
ト”“1110”を供給する情報のデコードを考える。
第３表のロード時間T10において、システムは時
間T9におけるシフトレジスタ５１３のコード化
ワードビツトを考慮しなければならい。第３図の
回路をみると、回路が時間T9における情報をど
のようにしてロード時間10における値に翻訳する
かを理解することができる。時間T9におけるシ
フトレジスタ５１３において、“1000”が存在す
る。Ｙステージの“０”のために、ゲート５９７
の入力が条件を満足していなければ、Bi入力に
“０”が生じる。Ｘステージの“１”のために、
ゲート５９４に信号“１”が供給され、Diライ
ンに信号“１”が生じる。Ｙステージに“０”が
存在するために、反転ライン５９９に信号“１”
が生じ、これはゲート５９６，５９７および５９
８に入力信号“１”を供給る、Ｚステージに
“０”が存在するために、反転ライン６００に信
号“１”が生じ、この信号は信号“１”をアンド
ゲート５９６，５９７および５９８に供給する。
Ｗステージに“０”が存在するために、反転ライ
ン６０１に信号“１”が生じ、この信号は入力信
号“１”をゲート５９６，５９７および５９８に
供給する。ゲート５９６，５９７および５９８に
対する残りの入力信号はレジスタ５１１のＢステ
ージから与えられる。したがつて、時間T8にお
けるレジスタ５１１のＢステージの状態を見なけ
ればならない。第３表から、時間T8におけるシ
フトレジスタ５１１のＢステージは“０”であ
り、これによつて、第３図の反転ライン６１４の
出力信号は信号“１”であり、この信号は４番目
の入力信号“１”として各ゲート５９６，５９７
および５９８に供給される。したがつてゲート５
９６，５９７および５９８は条件を満足し、信号
“１”をラインAi，BiおよびCiに供給する。既
に、Biラインには信号“１”が存在ることを示
したので、レジスタ５１１は、第３表に時間T10
において示される値１１１１がロードされる。 上述した手法に従うと、コード化ワードは第３
図の回路によつて適当に翻訳され、d4，d5，d6お
よびd7で識別される“データワード”の組が供給
される。 第４表および第６図において、デコード動作に
おけるレジスタ５１１および５１３の２進値の流
れが示される。
【表】
【表】
第４表および第６図に示される伝コード動作は
第３表および第５図に示される“データワードビ
ツト”のシリアル配列と同一である“データワー
ドビツト”がエンコードされたときのワードの組
み合せが異なる“データワードビツト”をデコー
ドするものである。換言すれば、第６図の“デー
タワードビツトＡ形”第３表および第５図に示さ
れる“データワードビツト”の構成と同一であ
る。また第６図には“データワードビツトＢ形”
と称される“データワードビツト”列が示され
る。“データワードビツトＢ形”は、“データワー
ドビツトＡ形”と２ビツトおよび４ビツトワード
において異つた組み合せのワードからなる。“デ
ータワードビツトＢ形”は、第１表のコード配列
にしたがつてエンコードされ、第６図で“エンコ
ード化Ｂ形”で示されるコード化ワードが供給さ
れる。“エンコード化Ｂ形”で識別されるコード
化ワードのデコードは第４表に示される。第３図
の回路は前述したようにレジスタ５１３のコード
化ワードのデコードおよびこれらをレジスタ５１
１にロードするために用いることができる。“エ
ンコード化Ｂ形”に示し、シフトレジスタ５１３
を通つてシフトされたコード化ワードがデコード
され、レジスタ５１３から伝送されると、それら
はステージＡの下において一連のデータビツトを
供給し、この一連のデータは“データワードビツ
トＡ形”の一進のデータと同一である。換言すれ
ば、ステージＡの各ビツトは上述したようにして
コンピユータに伝送される。したがつて、ステー
ジＡのビツトを調べると、これらのビツトは、第
５図の“データワードビツト”と同様に“データ
ワードビツトＡ形”および“データワードビツト
Ｂ形”と同一の一連データとなつている。このシ
ステムにおいて、ワードの“境界”を明らかにす
る２つの可能な方法があり、このシステムのデコ
ード回路はコード化ワードをデコードし、エンコ
ード動作の間いかにしてワードの境界が明らかに
されるかにかかわりなく同一の一連のビツトを供
給する。コンピユータはこの一連のビツトを処理
し、コンピユータ自の目的のために有用な組み合
せを行う。このシステムの回路は、本来、前置デ
ータおよび非前置データ（ビツト同期パターン、
パラレルデータ等）の相違を識別しないことをま
た理解すべきである。コンピユータからのデータ
は前置データか非前置データかにかわらずエンコ
ードされ、コード化ワードはそれらが前置データ
か非前置データかにかわらずデコードされる。翻
訳回路はアンドゲートロジツクを用いて第２図お
よび第３図に示されるが、リードオンリイメモリ
（ROM）を用いることができ、これによつて入
力信号は単にテーブル配列の調査を活性化し適当
な出力信号を供給するようにすればよい。 ３ビツトコード化ワードに対し、コード化ワー
ドの第２および第３ビツトは２ビツトデータワー
ドの第１および第２ビツトと同一となるように、
６ビツトコード化ワードの第２および第６ビツト
は４ビツトデータワードの第３および第４ビツト
と同一となるようにエンコード回路はデータワー
ドをエンコードするためデコード回路を簡略化す
ることができる。データワード形のビツト配列と
コード化ワード形の所定ビツトとの間には直接の
関係があるので、単一のエンコード誤りは、ほと
んどの場合単一のデコード誤りとなり、従来のエ
ンコード技術られていた誤りの伝送が大幅に減少
する。
第３表および第５図に示される“データワードビ
ツト”のシリアル配列と同一である“データワー
ドビツト”がエンコードされたときのワードの組
み合せが異なる“データワードビツト”をデコー
ドするものである。換言すれば、第６図の“デー
タワードビツトＡ形”第３表および第５図に示さ
れる“データワードビツト”の構成と同一であ
る。また第６図には“データワードビツトＢ形”
と称される“データワードビツト”列が示され
る。“データワードビツトＢ形”は、“データワー
ドビツトＡ形”と２ビツトおよび４ビツトワード
において異つた組み合せのワードからなる。“デ
ータワードビツトＢ形”は、第１表のコード配列
にしたがつてエンコードされ、第６図で“エンコ
ード化Ｂ形”で示されるコード化ワードが供給さ
れる。“エンコード化Ｂ形”で識別されるコード
化ワードのデコードは第４表に示される。第３図
の回路は前述したようにレジスタ５１３のコード
化ワードのデコードおよびこれらをレジスタ５１
１にロードするために用いることができる。“エ
ンコード化Ｂ形”に示し、シフトレジスタ５１３
を通つてシフトされたコード化ワードがデコード
され、レジスタ５１３から伝送されると、それら
はステージＡの下において一連のデータビツトを
供給し、この一連のデータは“データワードビツ
トＡ形”の一進のデータと同一である。換言すれ
ば、ステージＡの各ビツトは上述したようにして
コンピユータに伝送される。したがつて、ステー
ジＡのビツトを調べると、これらのビツトは、第
５図の“データワードビツト”と同様に“データ
ワードビツトＡ形”および“データワードビツト
Ｂ形”と同一の一連データとなつている。このシ
ステムにおいて、ワードの“境界”を明らかにす
る２つの可能な方法があり、このシステムのデコ
ード回路はコード化ワードをデコードし、エンコ
ード動作の間いかにしてワードの境界が明らかに
されるかにかかわりなく同一の一連のビツトを供
給する。コンピユータはこの一連のビツトを処理
し、コンピユータ自の目的のために有用な組み合
せを行う。このシステムの回路は、本来、前置デ
ータおよび非前置データ（ビツト同期パターン、
パラレルデータ等）の相違を識別しないことをま
た理解すべきである。コンピユータからのデータ
は前置データか非前置データかにかわらずエンコ
ードされ、コード化ワードはそれらが前置データ
か非前置データかにかわらずデコードされる。翻
訳回路はアンドゲートロジツクを用いて第２図お
よび第３図に示されるが、リードオンリイメモリ
（ROM）を用いることができ、これによつて入
力信号は単にテーブル配列の調査を活性化し適当
な出力信号を供給するようにすればよい。 ３ビツトコード化ワードに対し、コード化ワー
ドの第２および第３ビツトは２ビツトデータワー
ドの第１および第２ビツトと同一となるように、
６ビツトコード化ワードの第２および第６ビツト
は４ビツトデータワードの第３および第４ビツト
と同一となるようにエンコード回路はデータワー
ドをエンコードするためデコード回路を簡略化す
ることができる。データワード形のビツト配列と
コード化ワード形の所定ビツトとの間には直接の
関係があるので、単一のエンコード誤りは、ほと
んどの場合単一のデコード誤りとなり、従来のエ
ンコード技術られていた誤りの伝送が大幅に減少
する。
第１図はこの発明にかかわるシステムで用いら
れる制御およびクロツク信号の波形を示す図、第
２図はエンコード動作のために用いられる論理回
路の概要図、第３図はデコード動作のために用い
られる論理回路の概要図、第４図はエンコード動
作におけるデータワードビツトとコード化ワード
ビツトの関係を示す図、第５図はデコード動作に
おけるデータコード化ワードビツトとデータワー
ドビツトの関係を示す図、第６図はデコード動作
におけるデータの境界配列を示す図である。 ５１１，５１３……シフトレジスタ、５１９，
５２０，５２１，５２２，５２３，５２４，５２
５，５９４，５９５，５９６，５９７，５９８…
…アンドゲート、５２６，５２８，５３０，６１
０，６１２……オアゲート、５３２，５３４，５
３６……インバータ。
れる制御およびクロツク信号の波形を示す図、第
２図はエンコード動作のために用いられる論理回
路の概要図、第３図はデコード動作のために用い
られる論理回路の概要図、第４図はエンコード動
作におけるデータワードビツトとコード化ワード
ビツトの関係を示す図、第５図はデコード動作に
おけるデータコード化ワードビツトとデータワー
ドビツトの関係を示す図、第６図はデコード動作
におけるデータの境界配列を示す図である。 ５１１，５１３……シフトレジスタ、５１９，
５２０，５２１，５２２，５２３，５２４，５２
５，５９４，５９５，５９６，５９７，５９８…
…アンドゲート、５２６，５２８，５３０，６１
０，６１２……オアゲート、５３２，５３４，５
３６……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１の符号化則にしたがつて、２ビツトデー
タワード信号を３ビツト符号化ワード信号に変換
し、第２の符号化則にしたがつて、４ビツトデー
タワード信号を６ビツト符号化ワード信号に変換
し、最少零要素ｄ＝１および最大零要素ｋ＝７の
符号化を行う符号化方法において、 ｘを前記符号化ワード信号の先行するビツトの
補数とするとき次の符号化則 データワードビツト 符号化ワードビツト 00 x00 01 x01 10 010 1100 x00000 1101 x00001 1110 010000 1111 010001 にしたがつて符号化を行い、 前記２ビツトワード信号の第１および第２のビ
ツトは前記３ビツト符号化ワード信号の第２およ
び第３のビツトとそれぞれ同一になり、前記４ビ
ツトデータワード信号の第３および第４ビツトは
前記６ビツト符号化ワード信号の第２および第６
ビツトとそれぞれ同一になることを特徴とする符
号化方法。 ２ 第１の符号化則にしたがつて、２ビツトデー
タワード信号を３ビツト符号化ワード信号に変換
し、第２の符号化則にしたがつて、４ビツトデー
タワード信号を６ビツト符号化ワード信号に変換
し、最少零要素ｄ＝１および最大零要素ｋ＝７の
符号化を行う符号化回路において、 データワード信号を受信する入力回路と、 前記入力手段に結合され、前記入力手段から出
力されるビツトデータワード信号を受信し、前記
データワード信号の２ビツトデータワード信号は
第１の符号化則にしたがつて、３ビツト符号化ワ
ード信号に変換し、４ビツトデータワード信号は
第２の符号化則にしたがつて、６ビツト符号化デ
ータワード信号に変換し、前記第１および第２の
符号化則は、ｘを前記符号化ワード信号の先行す
るビツトの補数とするとき次の符号化則 データワードビツト 符号化ワードビツト 00 x00 01 x01 10 010 1100 x00000 1101 x00001 1110 010000 1111 010001 にしたがう変換回路と、 前記変換回路に結合され、前記変換回路の出力
を受信して出力する出力回路と を具備し、 前記第１の符号化則により、前記出力回路によ
つて受信された前記３ビツトの符号化ワード信号
の第２番目および第３番目のビツトは、前記変換
回路によつて受信された前記２ビツトデータワー
ド信号の第１番目および第２番目のビツトとそれ
ぞれ同一となり、 前記第２の符号化則によつて、前記出力回路に
よつて受信された前記６ビツトの符号化ワード信
号の第２番号および第６番目のビツトは、前記変
換回路によつて受信された前記４ビツトデータワ
ード信号の第３番目および第４番目のビツトとそ
れぞれ同一となることを特徴とする符号化回路。 ３ 前記入力回路は、第１のシフトレジスタから
なり、前記第１のシフトレジスタは、前記データ
ワード信号の各ビツトの信号を各ステージにシリ
アルにシフトし、該各ステージの信号を前記変換
回路へパラレルに送出し、 前記出力手段は、第２のシフトレジスタからな
り、前記第２のシフトレジスタは前記変換回路手
段から出力される各ビツトの信号を各ステージに
パラレルにロードし、該ロードされた各ビツトの
信号をシリアルにシフトすることを特徴とする特
許請求の範囲第２項記載の符号化回路。 ４ 前記第１のシフトレジスタは、データワード
信号の各ビツトの信号を第１の速度で受信する少
なくとも３つのステージを有し、 前記変換回路は、その出力を第２の速度で前記
第２のシフトレジスタへロードし、前記第１の速
度は前記第２の速度の３倍であり、前記第２のシ
フトレジスタは連続する前記ロードの間に２回シ
フト動作を行うことを特徴とする特許請求の範囲
第３項記載の符号化回路。 ５ 前記第２のシフトレジスタは、４つのステー
ジを有し、 前記変換回路は、前記第１のシフトレジスタの
第３および第２のステージが４ビツトワード信号
を符号化することを示すビツト信号“１”を持す
るとき、前記第２のシフトレジスタの第１のステ
ージにビツト信号“１”をロードすることを特徴
とする特許請求の範囲第４項記載の符号化回路。 ６ 前記変換回路は、前記第２のシフトレジスタ
の第１のステージにロードされた第１のビツトの
信号が第３のステージに達したとき、４ビツトデ
ータワードを６ビツト符号化ワードへ変換するよ
うに構成されることを特徴とする特許請求の範囲
第５項記載の符号化回路。 ７ 第１の符号化則にしたがつて、３ビツト符号
化ワード信号を２ビツトデータワード信号に変換
し、第２の符号化則にしたがつて、６ビツト符号
化ワード信号を４ビツトデータワード信号に変換
し、最少零要素ｄ＝１および最大零要素ｋ＝７の
符号化ワード信号の復号化を行う方法において、 前記符号化ワード信号のビツトを順次受信する
ステツプと、 前記符号化ワード信号の３ビツト符号化ワード
信号の受信に応答して２ビツトデータワード信号
のビツトを順次発生し、該発生した２ビツトデー
タワード信号の第１番目および第２番目のビツト
が前記３ビツト符号化ワード信号の第２番目およ
び第３番目のビツトとそれぞれ一致させるステツ
プと、 前記符号化ワード信号の６ビツト符号化ワード
信号の受信に応答して４ビツトデータワード信号
のビツトを順次発生し、該発生した４ビツトデー
タワード信号の第３目および第４番目のビツトが
前記６ビツト符号化ワード信号の第２番目および
第６番目のビツトとそれぞれ一致させるステツプ
と、 発生されたビツトをビツトの順に連続的に出力
するステツプと を備え 前記第１および第２の符号化則は、ｘを前記符
号化ワード信号の先行するビツトの補数とすると
次の符号化則 データワードビツト 符号化ワードビツト 00 x00 01 x01 10 010 1100 x00000 1101 x00001 1110 010000 1111 010001 にしたがうことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US375931 | 1982-05-07 | ||
| US06/375,931 US4503420A (en) | 1982-05-07 | 1982-05-07 | Arrangement for encoding and decoding information signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212248A JPS58212248A (ja) | 1983-12-09 |
| JPH0588583B2 true JPH0588583B2 (ja) | 1993-12-22 |
Family
ID=23482954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079998A Granted JPS58212248A (ja) | 1982-05-07 | 1983-05-07 | エンコ−ドおよびデコ−ド装置および方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4503420A (ja) |
| EP (1) | EP0094293B1 (ja) |
| JP (1) | JPS58212248A (ja) |
| AT (1) | ATE49820T1 (ja) |
| AU (1) | AU561114B2 (ja) |
| CA (1) | CA1207910A (ja) |
| DE (1) | DE3381154D1 (ja) |
| FI (1) | FI78802C (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697167A (en) * | 1983-09-19 | 1987-09-29 | Storage Technology Corporation | Sync pattern encoding system for data sectors written on a storage medium |
| US4905297A (en) * | 1986-09-15 | 1990-02-27 | International Business Machines Corporation | Arithmetic coding encoder and decoder system |
| JPH061608B2 (ja) * | 1986-12-08 | 1994-01-05 | 富士通株式会社 | デ−タの変復調装置 |
| US4823209A (en) * | 1987-11-05 | 1989-04-18 | Magnetic Peripherals Inc. | 1,7,2,3 Encoding/decoding employing 3/2 frequency division |
| US4866741A (en) * | 1987-11-05 | 1989-09-12 | Magnetic Peripherals Inc. | 3/2 Frequency divider |
| US4914535A (en) * | 1988-01-06 | 1990-04-03 | Digital Equipment Corporation | Synchronization for stored data |
| US5237574A (en) * | 1988-04-08 | 1993-08-17 | Digital Equipment Corporation | Error-resilient information encoding |
| US5014276A (en) * | 1989-02-06 | 1991-05-07 | Scientific Atlanta, Inc. | Convolutional encoder and sequential decoder with parallel architecture and block coding properties |
| CA2016957A1 (en) * | 1989-06-28 | 1990-12-28 | Lih-Jyh Weng | Data encoding and demodulation system |
| US5184125A (en) * | 1989-06-28 | 1993-02-02 | Digital Equipment Corporation | Data encoding and demodulation system |
| JP3134392B2 (ja) * | 1991-08-29 | 2001-02-13 | ソニー株式会社 | 信号符号化装置及び方法、信号復号装置及び方法、信号記録装置及び方法、並びに信号再生装置及び方法 |
| US5349350A (en) * | 1991-10-31 | 1994-09-20 | Integral Peripherals, Inc. | Run length limited encoding/decoding system for low power disk drives |
| JP3227901B2 (ja) * | 1993-05-21 | 2001-11-12 | ソニー株式会社 | 変調方法及び復調装置 |
| US5428630A (en) * | 1993-07-01 | 1995-06-27 | Quantum Corp. | System and method for verifying the integrity of data written to a memory |
| BR0008208A (pt) | 1999-02-12 | 2002-02-19 | Gen Electric | Meios de armazenamento de dados |
| US7179551B2 (en) | 1999-02-12 | 2007-02-20 | General Electric Company | Poly(arylene ether) data storage media |
| JP2004536693A (ja) * | 2001-04-19 | 2004-12-09 | ゼネラル・エレクトリック・カンパニイ | スピンコート媒体 |
| US10181098B2 (en) | 2014-06-06 | 2019-01-15 | Google Llc | Generating representations of input sequences using neural networks |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564557A (en) * | 1968-05-21 | 1971-02-16 | Honeywell Inc | Self-clocking recording |
| US3870870A (en) * | 1971-07-29 | 1975-03-11 | Potter Instrument Co Inc | Decoder for high density decoding system |
| US4032979A (en) * | 1972-12-26 | 1977-06-28 | Digital Development Corporation | Method and system for encoding and decoding digital data |
| US4020282A (en) * | 1974-01-14 | 1977-04-26 | General Dynamics Corporation | High density data processing system |
| US3996613A (en) * | 1975-10-21 | 1976-12-07 | Sperry Rand Corporation | Data recording and transmission apparatus utilizing non-consecutive zero coding |
| JPS52128024A (en) * | 1976-04-20 | 1977-10-27 | Nec Corp | Binal data coding method |
-
1982
- 1982-05-07 US US06/375,931 patent/US4503420A/en not_active Expired - Lifetime
-
1983
- 1983-04-28 CA CA000426967A patent/CA1207910A/en not_active Expired
- 1983-04-29 DE DE8383400869T patent/DE3381154D1/de not_active Expired - Fee Related
- 1983-04-29 EP EP83400869A patent/EP0094293B1/en not_active Expired - Lifetime
- 1983-04-29 AT AT83400869T patent/ATE49820T1/de not_active IP Right Cessation
- 1983-05-05 AU AU14279/83A patent/AU561114B2/en not_active Ceased
- 1983-05-06 FI FI831570A patent/FI78802C/fi not_active IP Right Cessation
- 1983-05-07 JP JP58079998A patent/JPS58212248A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FI831570L (fi) | 1983-11-08 |
| JPS58212248A (ja) | 1983-12-09 |
| FI78802B (fi) | 1989-05-31 |
| US4503420A (en) | 1985-03-05 |
| EP0094293A3 (en) | 1985-09-18 |
| ATE49820T1 (de) | 1990-02-15 |
| EP0094293B1 (en) | 1990-01-24 |
| DE3381154D1 (de) | 1990-03-01 |
| AU1427983A (en) | 1983-11-10 |
| FI78802C (fi) | 1989-09-11 |
| CA1207910A (en) | 1986-07-15 |
| FI831570A0 (fi) | 1983-05-06 |
| EP0094293A2 (en) | 1983-11-16 |
| AU561114B2 (en) | 1987-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0588583B2 (ja) | ||
| US4728929A (en) | Method and apparatus for encoding binary data | |
| US4488142A (en) | Apparatus for encoding unconstrained data onto a (1,7) format with rate 2/3 | |
| US4463344A (en) | Method and apparatus for generating a noiseless sliding block code for a (2,7) channel with rate 1/2 | |
| US4115768A (en) | Sequential encoding and decoding of variable word length, fixed rate data codes | |
| US4146909A (en) | Sync pattern encoding system for run-length limited codes | |
| US4786890A (en) | Method and apparatus for implementing a PRML code | |
| US4688016A (en) | Byte-wide encoder and decoder system for RLL (1,7) code | |
| US4425645A (en) | Digital data transmission with parity bit word lock-on | |
| US4218770A (en) | Delay modulation data transmission system | |
| US4684921A (en) | RLL (1,7) encoder with single state bit | |
| EP0868785B1 (en) | Conversion of a sequence of m-bit information words into a modulated signal | |
| US4502036A (en) | Encoding and decoding systems for binary data | |
| US5208834A (en) | Lexicographical encoding and decoding of state-dependent codes | |
| US4691254A (en) | Data processing system including encoder, decoder and write precompensator, using run length limited code | |
| US4261019A (en) | Compatible digital magnetic recording system | |
| US5642113A (en) | Methods and devices for converting a sequence of m-bit information words to a modulated signal and including that signal on a record carrier, devices for decoding that signal and reading it from a record carrier, and that signal | |
| US3158839A (en) | Data translating system | |
| EP0209671B1 (en) | Run length limited encoder and its method of operation | |
| KR100237651B1 (ko) | 셀룰러(Cellullar) 시스템의 부호화 장치 | |
| KR100239727B1 (ko) | 행렬 전치회로 | |
| JPH02265329A (ja) | 符号逆変換装置 | |
| JPS618778A (ja) | デイジタル符号化装置 | |
| JPH0787383B2 (ja) | ランレングスリミテツド符号の復号装置 | |
| JPS63284930A (ja) | ｍＢｎＢ符号変換回路 |