JPH058860B2 - - Google Patents
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- Publication number
- JPH058860B2 JPH058860B2 JP62111925A JP11192587A JPH058860B2 JP H058860 B2 JPH058860 B2 JP H058860B2 JP 62111925 A JP62111925 A JP 62111925A JP 11192587 A JP11192587 A JP 11192587A JP H058860 B2 JPH058860 B2 JP H058860B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- conductor pattern
- laser beam
- forming
- component pieces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/10—Configurations of laterally-adjacent chips
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子などの電子部品素片の接続
方法に関し、特に薄膜導体をパターン化すること
によつて半導体素子を含む電子部品素片の電極間
の配線および接続を行なう電子部品素片の接続方
法に関する。
方法に関し、特に薄膜導体をパターン化すること
によつて半導体素子を含む電子部品素片の電極間
の配線および接続を行なう電子部品素片の接続方
法に関する。
従来、この種の電子部品素片の接続方法はたと
えばSTD（Semiconductor on Thermoplaksic
on Dielectaic）法として広く知られている。
えばSTD（Semiconductor on Thermoplaksic
on Dielectaic）法として広く知られている。
第４図はかかるSTD法による従来の一例を説
明するための半導体素子の基本構造の断面図であ
る。
明するための半導体素子の基本構造の断面図であ
る。
第４図に示すように基板１上に半導体素子２を
含む電子部品素片を平面状に配列し、これらの半
導体素子２を絶縁樹脂４にて被覆する。しかる後
これら半導体素子２の電気的接続を必要とするパ
ツド電極３の上部にコンタクトホール５を形成
し、このコタクトホール５を有する絶縁樹脂層４
の全面に金属層を形成する。次に、前記金属層に
対するPR工程およびエツチング工程により前記
金属層をパターン化して導体パターン６を得る。
かかる方法により、電子部品素片のパツド電極３
を相互間、あるいは電子部品素片のパツド電極３
と外部リード電極間の接続を行なつていた。
含む電子部品素片を平面状に配列し、これらの半
導体素子２を絶縁樹脂４にて被覆する。しかる後
これら半導体素子２の電気的接続を必要とするパ
ツド電極３の上部にコンタクトホール５を形成
し、このコタクトホール５を有する絶縁樹脂層４
の全面に金属層を形成する。次に、前記金属層に
対するPR工程およびエツチング工程により前記
金属層をパターン化して導体パターン６を得る。
かかる方法により、電子部品素片のパツド電極３
を相互間、あるいは電子部品素片のパツド電極３
と外部リード電極間の接続を行なつていた。
しかしながら、上述した従来の半導体素子を含
む電子部品素片の電極接続方法では、PR工程と
エツチング工程とにより接続配線の一括パターン
化を行なつているために、電子部品素片相互間に
位置ずれが生じた時これを修正することが不可能
であつた。
む電子部品素片の電極接続方法では、PR工程と
エツチング工程とにより接続配線の一括パターン
化を行なつているために、電子部品素片相互間に
位置ずれが生じた時これを修正することが不可能
であつた。
通常、半導体素子のパツド電極は約100μｍ角
程度であり、これらを上述した方法により接続す
るためには半導体素子等を基板に搭載する際の位
置ズレを20〜30μｍ以内にすることが必要とされ
るが、電子部品素片を基板上にこのような高い精
度で複数個搭載していくことは非常に困難であ
る。上述した従来の電子部品素片の接続方法が、
信頼性の高い接続方法であるにもかかわらず広く
普及されていないのはこのような組立技術上の困
難さが大きな原因となつている。
程度であり、これらを上述した方法により接続す
るためには半導体素子等を基板に搭載する際の位
置ズレを20〜30μｍ以内にすることが必要とされ
るが、電子部品素片を基板上にこのような高い精
度で複数個搭載していくことは非常に困難であ
る。上述した従来の電子部品素片の接続方法が、
信頼性の高い接続方法であるにもかかわらず広く
普及されていないのはこのような組立技術上の困
難さが大きな原因となつている。
本発明の目的は、従来問題とされている基板上
への電子部品素片のマウント位置合わせを容易に
し、且つ電子部品素片のマウント位置ずれを吸収
せしめる電子部品素片の接続方法を提供すること
にある。
への電子部品素片のマウント位置合わせを容易に
し、且つ電子部品素片のマウント位置ずれを吸収
せしめる電子部品素片の接続方法を提供すること
にある。
本発明は電子部品素片の接続方法は、基板上に
電子部品素片を配列マウントする工程と、前記電
子部品素片の表面を絶縁性樹脂により被覆し、接
続の必要とする部分にコンタクトホールを形成す
る工程と、前記絶縁性樹脂表面に配線用金属層を
形成する工程と、前記電子部品素片の電極および
電極周辺部を除き導体パターンのみをPR法およ
びエツチングにより形成する工程と、前記電子部
品素片の電極周囲の微細な導体パターンを修正の
必要な部分には修正を加えながらレーザービーム
によるパターン化を行なつて形成する工程とを含
んで構成される。
電子部品素片を配列マウントする工程と、前記電
子部品素片の表面を絶縁性樹脂により被覆し、接
続の必要とする部分にコンタクトホールを形成す
る工程と、前記絶縁性樹脂表面に配線用金属層を
形成する工程と、前記電子部品素片の電極および
電極周辺部を除き導体パターンのみをPR法およ
びエツチングにより形成する工程と、前記電子部
品素片の電極周囲の微細な導体パターンを修正の
必要な部分には修正を加えながらレーザービーム
によるパターン化を行なつて形成する工程とを含
んで構成される。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図ａ〜ｄは本発明の第一の実施例を説明す
るための工程順に示した半導体素子の平面図であ
る。
るための工程順に示した半導体素子の平面図であ
る。
第１図ａに示すように、基板１上にパツド電極
３を有する半導体素子２を所定の位置に配列マウ
ントする。ここでは、典型的な一例として搭載部
品を半導体素子としたが、パツド電極を有する電
子部品素片であれば適用可能である。また、ここ
に使用される基板はセラミツクス、金属、あるい
はガラスエポキシ基板に代表される樹脂基板等の
ように、通常混成集積回路基板あるいは回路基板
として使用されていものが適用できる。
３を有する半導体素子２を所定の位置に配列マウ
ントする。ここでは、典型的な一例として搭載部
品を半導体素子としたが、パツド電極を有する電
子部品素片であれば適用可能である。また、ここ
に使用される基板はセラミツクス、金属、あるい
はガラスエポキシ基板に代表される樹脂基板等の
ように、通常混成集積回路基板あるいは回路基板
として使用されていものが適用できる。
次に、第１図ｂに示すように、基板に搭載され
た半導体素子２をフツ素系樹脂あるいはポリイミ
ド系樹脂のような絶縁樹脂４で被覆し、外部との
接続を必要とするパツド電極上部にコンタクトホ
ール５を形成する。
た半導体素子２をフツ素系樹脂あるいはポリイミ
ド系樹脂のような絶縁樹脂４で被覆し、外部との
接続を必要とするパツド電極上部にコンタクトホ
ール５を形成する。
次に、第１図ｃに示すように、絶縁樹脂４の上
部全面に配線接続用の金属層を形成し、パツド電
極３を形成した半導体素子２の周辺部にPR法お
よびエツチングにより半導体パターン６を形成す
る。
部全面に配線接続用の金属層を形成し、パツド電
極３を形成した半導体素子２の周辺部にPR法お
よびエツチングにより半導体パターン６を形成す
る。
次に、第１図ｄに示すように、パターン化され
ていないパツド電極３の周囲にレーザービームを
照射してレーザービーム照射ライン７をいれ、パ
ターン化する。このように、パツド電極３の周囲
のような微細のパターンを必要とする部分にレー
ザービーム照射を行つてパツド電極３を絶縁分離
する。これにより導体パターン６を分離形成し接
続配線工程を終了する。
ていないパツド電極３の周囲にレーザービームを
照射してレーザービーム照射ライン７をいれ、パ
ターン化する。このように、パツド電極３の周囲
のような微細のパターンを必要とする部分にレー
ザービーム照射を行つてパツド電極３を絶縁分離
する。これにより導体パターン６を分離形成し接
続配線工程を終了する。
尚、レーザービーム照射ライン７のライン巾は
10μｍ前後にすることが可能である、現在多く使
用されている半導体素子２のパツド電極３間をパ
ターン化することは容易である。従つて、本実施
例による接続方法は、導体パターンの修正を行な
いながらパターン化できるという大きな利点を有
している。
10μｍ前後にすることが可能である、現在多く使
用されている半導体素子２のパツド電極３間をパ
ターン化することは容易である。従つて、本実施
例による接続方法は、導体パターンの修正を行な
いながらパターン化できるという大きな利点を有
している。
第２図ａ，ｂはそれぞれ第１図に示す半導体素
子に接続される導体パターンの修正を説明するた
めのパツド電極部の拡大平面図である。
子に接続される導体パターンの修正を説明するた
めのパツド電極部の拡大平面図である。
第２図ａは導体パターンの修正を行わない場合
を示し、第２図ｂは修正を行なつた場合を示す。
を示し、第２図ｂは修正を行なつた場合を示す。
第２図ｂに点線で示すように、半導体素子２が
基板上の所定の位置よりずれた状態でマウントさ
れている場合、半導体素子２と導体パターン６と
の位置ずれの認識を行ない、レーザービーム照射
ライン７を修正することによつて全体の導体パタ
ーンを修正することができる。
基板上の所定の位置よりずれた状態でマウントさ
れている場合、半導体素子２と導体パターン６と
の位置ずれの認識を行ない、レーザービーム照射
ライン７を修正することによつて全体の導体パタ
ーンを修正することができる。
第３図は本発明の第二の実施例を説明するため
の半導体素子の平面図である。
の半導体素子の平面図である。
前記第一の実施例で示したように、マウントさ
れた電子部品素片のパツド電極周囲をPR法、エ
ツチングにてパターン化せずに、後工程であるレ
ーザービーム照射によりパターン化する場合、こ
の工程に要する時間の損失が多大なものとなつて
しまう。また、電子部品素片パツド電極によつて
は、PR法とエツチングのみにより十分パターン
化が可能であるようなパターンに余裕のある場合
も少ない。このような場合には、第３図に示され
るように、レーダービームによるパターン化を必
要とする箇所が必要最小限になるように、最初の
導体パターン６を工夫しておくことにより時間の
無駄を減少させることができる。
れた電子部品素片のパツド電極周囲をPR法、エ
ツチングにてパターン化せずに、後工程であるレ
ーザービーム照射によりパターン化する場合、こ
の工程に要する時間の損失が多大なものとなつて
しまう。また、電子部品素片パツド電極によつて
は、PR法とエツチングのみにより十分パターン
化が可能であるようなパターンに余裕のある場合
も少ない。このような場合には、第３図に示され
るように、レーダービームによるパターン化を必
要とする箇所が必要最小限になるように、最初の
導体パターン６を工夫しておくことにより時間の
無駄を減少させることができる。
以上説明したように、本発明はSTD法により
代表されるような薄膜金属層の導体パターンによ
る電子部品素片の接続方法において、PR工程と
エツチング工程による導体パターン化とレーザー
ビーム照射による微細導体パターン化とを併用す
ることにより、基板上に搭載する電子部品素片の
位置ずれが生じてもこれを吸収して配線接続を可
能にし、従来組立技術上困難とされてきた問題点
を解決することができる効果がある。
代表されるような薄膜金属層の導体パターンによ
る電子部品素片の接続方法において、PR工程と
エツチング工程による導体パターン化とレーザー
ビーム照射による微細導体パターン化とを併用す
ることにより、基板上に搭載する電子部品素片の
位置ずれが生じてもこれを吸収して配線接続を可
能にし、従来組立技術上困難とされてきた問題点
を解決することができる効果がある。
第１図ａ〜ｄは本発明の第一の実施例を説明す
るための工程順に示した半導体素子の平面図、第
２図ａ，ｂはそれぞれ第１図に示す半導体素子に
接続される導体パターンの修正を説明するための
パツド電極部の拡大平面図、第３図は本発明の第
二の実施例を説明するための半導体素子の平面
図、第４図は従来の一例を説明するための半導体
素子の断面図である。 １……基板、２……半導体素子、３……パツド
電極、４……絶縁樹脂、５……コンタクトホー
ル、６……導体パターン、７……レーザービーム
照射ライン。
るための工程順に示した半導体素子の平面図、第
２図ａ，ｂはそれぞれ第１図に示す半導体素子に
接続される導体パターンの修正を説明するための
パツド電極部の拡大平面図、第３図は本発明の第
二の実施例を説明するための半導体素子の平面
図、第４図は従来の一例を説明するための半導体
素子の断面図である。 １……基板、２……半導体素子、３……パツド
電極、４……絶縁樹脂、５……コンタクトホー
ル、６……導体パターン、７……レーザービーム
照射ライン。
Claims (1)
- 【特許請求の範囲】 １ 基板上に電子部品素片を配列マウントする工
程と、前記電子部品素片の表面を絶縁性樹脂によ
り被覆し、接続を必要とする部分にコンタクトホ
ールを形成する工程と、前記絶縁性樹脂表面に配
線用金属層を形成する工程と、前記電子部品素片
の電極および電極周辺部を除き導体パターンのみ
をPR法およびエツチングにより形成する工程と、
前記電子部品素片の電極周囲の微細な導体パター
ンを修正の必要な部分には修正を加えながらレー
ザービームによるパターン化を行なつて形成する
工程とを含むことを特徴とする電子部品素片の接
続方法。 ２ PR法およびエツチングによつて導体パター
ンを形成する工程において、電子部品素片のパツ
ド電極周辺部のレーザービームによるパターン化
を必要とする必要最小限の領域を未パターン化部
として残すようにした特許請求の範囲第１項記載
の電子部品素片の接続方法。 ３ レーザービームによりパターン化する工程に
おいて、PR法およびエツチングにより得られる
導体パターンと電子部品素片との位置ずれを認識
し、レーザービーム照射箇所を修正してパターン
化するようにした特許請求の範囲第１項記載の電
子部品素片の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111925A JPS63276236A (ja) | 1987-05-08 | 1987-05-08 | 電子部品素片の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111925A JPS63276236A (ja) | 1987-05-08 | 1987-05-08 | 電子部品素片の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276236A JPS63276236A (ja) | 1988-11-14 |
| JPH058860B2 true JPH058860B2 (ja) | 1993-02-03 |
Family
ID=14573556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111925A Granted JPS63276236A (ja) | 1987-05-08 | 1987-05-08 | 電子部品素片の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276236A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06502744A (ja) * | 1991-03-27 | 1994-03-24 | インテグレイテッド システム アセンブリース コーポレーション | マルチチップ集積回路パッケージ及びモジュール |
-
1987
- 1987-05-08 JP JP62111925A patent/JPS63276236A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276236A (ja) | 1988-11-14 |
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