JPH0588648A

JPH0588648A - 画像表示装置

Info

Publication number: JPH0588648A
Application number: JP27659891A
Authority: JP
Inventors: Tomohiro Mogi; 智宏茂木; Satoshi Watanabe; 諭渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-09-26
Filing date: 1991-09-26
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】フレーム周波数を上げた液晶駆動において表
示状態の良い画像を表示する。【構成】画像表示装置２は、各フィールド期間中にア
クティブ状態となる非表示データ・コントロール信号Ｅ
Ｃを作成する制御回路６９と、非表示データ・コントロ
ール信号ＥＣが入力されると信号側駆動回路２３，２４
にデータ“０”を供給する非表示データ供給回路９１，
９２を設け、各フレーム期間中に夫々非表示データ供給
期間を分散して供給するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶プロジェクタ、液
晶テレビ等に用いられる比較的大画面の画像表示装置に
関し、特に、ＳＴＮなどの単純マトリクス液晶を用いた
画像表示装置に関する。

【０００２】

【従来の技術】液晶テレビ画面の表示では、高解像度、
高階調性、高速応答、高コントラストなどの高性能で高
品質の表示機能が要求される。表示方式としてはＴＮ
（Twisted Nematic）形、ＳＴＮ（Supertwisted Nemati
c）形などが用いられ、駆動方式にはＴＦＴ（Thin Film
Transistor）を用いたアクティブマトリクス駆動と単
純マトリクス駆動が採用されている。液晶表示装置には
上記単純マトリクス方式とＴＦＴ方式があり、画質も応
答速度もＴＦＴの方が優れているといわれている。すな
わち、単純マトリクスは、 i)累積応答性の影響で応答時間が遅い、 ii)高デューティのためマージンが小さくなりコントラ
ストが低い、という欠点がある。特に、液晶の応答性は遅く、ＳＴＮ
を採用するとコントラストは向上するものの更に応答性
が悪くなる。ところで、液晶テレビのテレビジョン信号
には垂直帰線期間があり、その間は表示データがない。
そのため、従来はその期間中は非表示データ、例えばデ
ータ“０”を信号電極に供給している。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よって明らかとされた。すなわち、液晶パネルを１回走
査した後の垂直線帰線期間分を非表示データを供給する
期間としているため、表示に悪影響を与えることが確か
められた。特に、本実施例において詳述するようにコン
トラストを向上させるためにフレーム周波数を高くして
液晶を駆動した場合には１回の走査時間が短いのでそれ
に対して非表示データを供給する期間がかなり長くな
り、かつその非表示データ供給期間が１ヶ所にまとまっ
ているため表示にかなりの悪影響を及ぼすことが確認さ
れた。そこで本発明は、フレーム周波数を上げた液晶駆
動において表示状態の良い画像を表示可能な画像表示装
置を提供することを目的とする。

【０００４】

【課題を解決するための手段】請求項１記載の発明は、
上記目的達成のため、走査電極と信号電極がマトリクス
状に配置され、同一画面について所定期間内に複数回表
示する画像表示装置において、前記複数回の表示期間中
に夫々非表示データを前記信号電極に供給する期間を設
けている。前記非表示データは、例えば請求項２に記載
されているように、所定の値をもつデータであってもよ
く、さらに、前記所定の値をもつデータは、例えば請求
項３に記載されているように、“０”データであっても
よい。請求項４記載の発明は、走査電極と信号電極がマ
トリクス状に配置され、同一画面について所定期間内に
複数回表示する画像表示装置において、前記複数回の表
示期間中に夫々非表示期間を設け、この非表示期間中に
前記信号電極に所定のバイアスをかける手段を備えてい
る。

【０００５】

【作用】本発明の手段の作用は次の通りである。請求項
１、請求項２、及び請求項３の本発明では、同一画面を
所定期間内に複数回表示する際に、複数回の表示期間中
にいずれも非表示データが信号電極に供給される期間が
設けられる。従って、垂直帰線期間を複数回の表示デー
タ供給期間に分散することによって非表示データの１ヶ
所の集中を回避して表示の悪影響を防止することができ
る。請求項４記載の発明では、複数回の表示期間中に夫
々非表示期間が設けられ、この非表示期間中に、信号電
極に所定のバイアスをかける手段が設けられる。従っ
て、非表示期間の１ヶ所の集中を回避して表示の悪影響
を防止することができる。

【０００６】

【実施例】以下、図１〜図１７を参照して実施例を説明
する。図１〜図１７は画像表示装置の一実施例を示す図
であり、本実施例は画像表示装置を１つの光源からの光
をＲ（赤）成分、Ｇ（緑）成分、Ｂ（青）成分の３つの
光に分解して、それぞれ対応する３つの液晶表示モジュ
ールに照射させ、各液晶表示モジュールにＲ，Ｇ，Ｂの
３色に分解されて表示された画像を反射および透過によ
り合成して１つの投影レンズでスクリーンに拡大投影す
る液晶プロジェクタに適用した例である。

【０００７】図１は液晶プロジェクタ１の全体構成図で
ある。図１において、液晶プロジェクタ１は、Ｒ，Ｇ，
Ｂの３色に分解されて入力された映像信号をＲ，Ｇ，Ｂ
用３枚の液晶パネルに表示させる画像表示装置２と、
Ｒ，Ｇ，Ｂ用液晶パネルに表示された画像を光源からの
光を基に反射及び透過により合成して１つ投影レンズで
スクリーン３に拡大投影する光学系４を備えている。

【０００８】上記画像表示装置２は、各種タイミング信
号を発生しこれらタイミング信号を各回路に供給するタ
イミング制御回路１１と、映像信号源からの映像信号を
サンプリングクロックΦｓを基に所定ビット（例えば、
５ビット）のディジタル信号に変換するＡ／Ｄ変換器１
２と、タイミング制御回路１１からのコントロール信号
によりＲ，Ｇ，Ｂ表示信号毎に表示制御を行うＲ表示制
御部１３、Ｇ表示制御部１４、Ｂ表示制御部１５と、Ｒ
表示制御部１３、Ｇ表示制御部１４、Ｂ表示制御部１５
の出力によりＲ，Ｇ，Ｂの液晶パネルを駆動するＲ液晶
表示装置１６、Ｇ液晶表示装置１７、Ｂ液晶表示装置１
８を備えている。上記画像表示装置２についての詳細な
説明は図９で後述する。

【０００９】図２はＡ／Ｄ変換器１２のブロック構成図
である。この図において、符号１０１は基準電圧発生回
路であり、基準電圧発生回路１０１は電源電圧ＲＬＬ，
ＲＨＨを値の等しい３１個の抵抗ｒ₁により分圧して３
０種の基準電圧を得ている。基準電圧発生回路１０１か
ら出力される基準電圧はコンパレータＢ１〜Ｂ１５の基
準電圧端子Ｒ１Ｌ〜Ｒ１５Ｌ，Ｒ１Ｈ〜Ｒ１５Ｈに夫々
供給されるとともに、各コンパレータＢ１〜Ｂ１５に
は、サンプリングクロックΦｓ、フィールド毎に基準電
圧を切換える切換信号Φｐ（図１７）、及び抵抗ｒ₁に
より分圧された所定の電圧差を持つ第１及び第２の基準
電圧が供給される。また、上記コンパレータＢ１〜Ｂ１
５のデータ入力端子Ｉ１〜Ｉ１５には、前段の映像増幅
回路（不図示）から送られてくる映像信号が入力され
る。

【００１０】上記コンパレータＢ１〜Ｂ１５は、映像信
号を切換信号Φｐによりフィールド毎に上記第１あるい
は第２の基準電圧を交互に選択し、映像信号を上記選択
基準電圧を比較してサンプリングクロックΦｓのタイミ
ングでデジタル信号に変換し、次段のエンコーダ１０２
に出力する。エンコーダ１０２は、コンパレータＢ１〜
Ｂ１５の出力Ｘ１〜Ｘ１５をエンコードして５bitの画
像データＤ１〜Ｄ５として表示制御部１３，１４，１５
に出力する。

【００１１】このようにコンパレータＢ１〜Ｂ１５にお
いては、図１７のΦｐに示すようにフィールド毎に比較
基準電圧が切換られ、入力される映像信号が同じレベル
であっても場合により異なるデータに変換される。そし
て、上記コンパレータＢ１〜Ｂ１５から出力されるデー
タがエンコーダ１０２によりエンコードされ、５bitの
データＤ１〜Ｄ５が作成されて表示制御部１３，１４，
１５に送られる。すなわち、このデータＤ１〜Ｄ５は、
同じ映像信号が与えられた場合でも例えば奇数フィール
ドと偶数フィールドで異なった値となり、５bitで得ら
れる階調数より多い階調数で液晶表示パネルを表示駆動
可能にすることができる。

【００１２】図３は液晶表示部１６，１７，１８のブロ
ック構成図であり、Ｒ，Ｇ，Ｂの３系統同一回路で構成
されるため、Ｒ液晶表示部１６を代表して示す。図３に
示すように、Ｒ液晶表示部１６は、上下分割された液晶
パネル２０、上側の液晶パネル２０Ａを駆動する走査側
駆動回路２１、下側の液晶パネル２０Ｂを駆動する走査
側駆動回路２２、Ｒ表示制御部１３の出力により階調表
示駆動する信号側駆動回路２３，２４を備えている。

【００１３】Ｒ液晶表示部１６は、上限走査側駆動回路
２１，２２から液晶パネル２０の上下走査線電極に走査
信号を印加し、信号側駆動回路２３，２４から液晶パネ
ル２０の信号線電極に映像信号を印加して、両信号線電
極の交差する液晶画素の駆動を制御している。Ｒ表示制
御部１３から出力された階調信号データが１Ｈの間液晶
に供給されるが、まず信号側駆動回路２３，２４によっ
てパルス幅（ＰＷＭ）に変換される。１６種類のパルス
幅をもった信号のいずれか１つずつが、信号駆動回路２
３，２４内で作成され、これによって選択されている走
査線電極中の各画素の濃淡を決定する。以上の動作は、
走査線電極の選択が切り替えられるたびに繰り返され
る。

【００１４】以下、本実施例の説明をするにあたり、説
明の便宜上、先ず技術的特徴点を簡単に述べる。フレーム周波数を速くする。画像表示装置では１画面
全部を走査する期間を１フレームといい、映像信号の１
フィールドで１画面を表示するからそのサイクル（フレ
ーム周波数）は１／６０Ｓである。上記画像表示装置２
は、液晶パネル２０を１／６０Ｓの間に４回走査するこ
とによって１画面を４回表示し、２４０Ｈｚとしてい
る。これを実現するために、本実施例では表示制御部１
３，１４，１５に４つのフレームメモリ（ＲＡＭ−Ａ，
ＲＡＭ−Ｂ，ＲＡＭＣ，ＲＡＭ−Ｄ）を設け、一旦メモ
リに入れたデータを所定のタイミングで４回読出すよう
にしている。なお、映像信号の２フィールドのこともフ
レームと言い、本明細書では「フレーム」という語を液
晶パネルの１走査の意味と映像信号の２フィールドの意
味の両方に使っているので注意されたい。

【００１５】上下分割パネルを用いる。前記図３に示
すように、上下分割液晶パネル２０を駆動する液晶駆動
装置１６の走査側駆動回路を走査側駆動回路２１と走査
側駆動回路２２とに分割し、同時に上側液晶パネル２０
Ａの走査線電極と下側液晶パネル２０Ｂの走査線電極を
選択する。すなわち、液晶のデューテイが大きい程マー
ジンが高くなる条件下において、走査線電極の数を増や
すとマージンが足りなくなる状況が生じていたが、この
ような操作をすることによってデューティを半減させる
ことができ、１走査の選択時間は２倍になる。ところ
が、上記のように同時に表示させるためには、例えばＸ
１のデータとＸ２４１のデータとが同時に得られなくて
はならないので少なくとも何れか一方のデータはメモリ
から読出す必要がある。本実施例では、このメモリを前
記ＲＡＭ−Ａ，ＲＡＭ−Ｂ，ＲＡＭ−Ｃ，ＲＡＭ−Ｄを
使用することにより実現する。

【００１６】ＲＯＭテーブルを用いて階調信号の変換
を行う。図４に示すように液晶パネル２０上のある画素
が、あるフレームで階調信号が「２」であった場合、次
のフレームでこれが「１０」になったとしても液晶の応
答速度が小さいので「２」から「１０」にはゆっくりと
追随することになる。こ１０輝度としてとらえてみると
図５の実線に示すように階調信号の「１０」が４回続い
ても「２」の輝度が「１０」の輝度になるのに応答遅れ
が生じる。

【００１７】そこで、本願は図４の破線に示すようにか
かる場合には上記「１０」を、「１６」にデータ変換す
ることによって図５の破線に示すように応答速度を大幅
に高めるようにしている。また、同様に次のフレームで
「３」になったときはこの「３」を「０」に変換するこ
とによって立下りの応答速度を向上させている。

【００１８】上記階調信号の変換を行うためにＲＯＭに
前回のフレームと今回のフレームの値をテーブル化した
ＲＯＭテーブルを設け、ＲＯＭテーブルを参照して階調
信号の変換を行いスピードアップを図るようにする。例
えば、前回フレームが「０」、今回フレームが「０」の
ときはテーブルデータ「０」、前回フレームが「２」、
今回フレームが「１０」のときはテーブルデータ「１
５」とする。このように、映像信号の表示データ（階調
信号）をそのまま液晶パネルに与えるのではなくＲＯＭ
テーブルを用いて変形して与えるようにするものであ
る。

【００１９】また、今回フレームが「１０」のときＲＯ
Ｍテーブルにより「１５」が与えられた場合、その次の
フレームが「１０」のときは前回フレームが「１０」、
今回フレームが「１０」ということであるからＲＯＭテ
ーブルから例えば「１０」が読出される。この場合、次
のフレームで「１０」が続く限り、ＲＯＭテーブルから
は「１０」が読出され、データは「１０」に収束する。

【００２０】また、単に応答速度を上げるだけでよいも
のとすると、前回の値よりも大きければ最大値を、小さ
ければ最小値を与えるようにすれば追随性は良くなるが
反動（オーバシュート、アンダーシュート）が生じる。
そこで実際には予めシミュレーション等により最適値を
求め、これをＲＯＭテーブルに格納しておく。また、温
度によっても最適値は異なるので、温度に応じた複数の
ＲＯＭテーブルを用意するようにしてもよい。

【００２１】階調信号を分解し４回に分けて階調を実
現する。これにより（以下に詳述する）駆動系の伝送ビ
ット数を下げることができるようになるが、先ず伝送ビ
ット数を下げるメリットについて述べる。例えば、Ａ／
Ｄ変換器１２で得られる階調信号が５bitである場合に
は０００００〜１１１１１までの３２階調である。この
場合、図１に示す表示制御部１３，１４，１５内部のシ
フトレジスタ（後述）は５bitで動作させなければなら
ず、メモリのアクセスも１画素について５bitで行わな
ければならない。しかし、液晶駆動装置１６，１７，１
８については配線の数を削減するために３bitで動作さ
せたいという要望がある。そこで以下に説明するように
４回に分けて階調を実現することによって液晶駆動装置
におけるビット数を例えば５bitから３bitに下げる。

【００２２】すなわち、上記で述べたように１画素を
４回表示して２４０Ｈｚとしている。これは同じデータ
を４回表示するということである。例えば、従来であれ
ば図６(ａ)(ｂ)に示すように１画面が１／６０でデータ
が「５」であったものを、図６(ｃ)に示すように１画面
を４回に分けて４分割した夫々に「５」を表示するよう
にしている。すなわち、５bitで０００００〜１１１１
１の３２階調で表わす代わりに、本願は１画面を４回に
分けて各々を３bitで表わす（図６(ｄ)参照）。そし
て、例えば元の５bitのデータが「０」のときは図６
(ｅ)に示すように３bitのデータを４回に分けた各々を
「０」「０」「０」「０」で表せばよく、また、元の５
bitデータが「３１」のときは図６(ｆ)に示すように３b
itのデータを４回に分けた各々を「７」「７」「７」
「７」と表示すればよい。このように液晶は印加した電
圧の実効値に依存して動作するから４回に分けても平均
すれば同様の結果を得ることができる。つまり、３bit
では０〜７までの８階調しか得られないが、これを４回
に分けることによって８階調を４つの組合せで表現する
ことができ、３bit×４で２８階調が実現できる。

【００２３】以上のことを図７に示す波形図を用いて具
体的に説明する。図７において、同図中実線は６０Ｈｚ
時の階調信号波形を示し、破線は本願における２４０Ｈ
ｚ時の信号波形を示している。

【００２４】図７（ａ）に示すように階調信号波形が
「１」であれば本願も同様に「１」でよいが（図７
（ｂ）参照）、図７（ｃ）に示すように階調信号波形が
「２０」である場合にはこれを４回に分けて「５」
「５」「５」「５」とすれば５×４＝２０で幅（すなわ
ち、階調）としては５bitの場合の「２０」と同じにな
る（図７（ｄ）参照）。同様に、図７（ｅ）に示すよう
に階調信号波形が「２１」の場合にはこれを「６」
「５」「５」「５」と４回に分ければ「２１」となる
（図７（ｆ）参照）。また、階調信号波形が「３１（ｆ
ｕｌｌ）」のときは図７（ｇ）に示すように「７」
「７」「７」「７」とすれば７×４で「２８」となる。
従って、従来例では３２階調を表現するのに５bit必要
であったが、本願では波形を分割することによって３bi
t×４で２８階調を表現することができる。なお、５bit
のときは０〜３１までの階調表現ができるが、３bitの
ときは０〜２８までしか表現できないので、データが２
８，２９，３０，３１のときは全てｆｕｌｌ（図７
（ｇ））とするようにしている。

【００２５】走査電極を２本ずつ駆動する。図８に示
すように走査線が４８０本あるとすると１フィールドに
は２４０本となる。ＣＲＴの場合は飛び越し走査を行っ
て最初に奇数ライン１，３，５，７…の表示をして次の
フィールドに偶数ライン２，４，６…の表示をしている
が、液晶の場合はデューティが高いと動作マージン（電
圧駆動比）が下がってしまうので走査線の飛び越しは避
けたい。そこで本来であれば１，３，５，７と表示する
フィールドのときに図８ａ.に示すようにライン１のと
きにライン２、ライン３のときにライン４、ライン５の
ときにライン６も同時に表示し、次のフィールドのとき
には組み合せを変えて同図ｂ.に示すようにライン２の
ときにライン３、ライン４のときにはライン５としてい
る。これは信号側とは無関係に液晶駆動側によって動作
され、例えば前記図３に示すように本来走査されないラ
イン２（Ｘ２）のところをライン１（Ｘ１）と一緒にオ
ンし、次のフレームではライン３（Ｘ３）とライン４
（Ｘ４）を一緒にオンするようにする。

【００２６】フレーム周波数を上げた液晶駆動におい
て各フレーム期間中に非表示データを供給する期間を設
ける。前述したように、テレビジョン信号には垂直帰線
期間があり、その間は表示データがないから、その期間
中は非表示データ、例えばデータ“０”を信号電極に供
給している。

【００２７】上記で述べたように液晶表示のコントラ
ストを向上させるため、フレーム周波数を高くし、同一
画面を複数回（４回）走査することによって２４０Ｈｚ
で液晶を駆動しているが、その際、上記垂直帰線期間を
考慮すると、２４０Ｈｚであれば、液晶パネルを４回走
査した後、垂直帰線期間分の非表示データ供給期間を設
けることになる。

【００２８】しかしこのような２４０Ｈｚ駆動により表
示を行ってみると１回の走査時間が短いので従来の６０
Ｈｚ駆動に比べて非表示データ供給期間の割合がかなり
長くなり、また、その非表示データ供給期間が１ヶ所に
まとまっていると表示に悪影響を与えることが確かめら
れた。

【００２９】そこで、本願では非表示データ供給期間を
各フレームに分散することにより非表示データ供給期間
の１ヶ所への集中を回避して上記表示の悪影響を防止す
るようにしている。

【００３０】また、フレーム周波数を上げて駆動するた
めにはフレームメモリ（本実施例では、ＲＡＭ−Ａ，Ｒ
ＡＭ−Ｂ，ＲＡＭ−Ｃ，ＲＡＭ−Ｄ）が必要であるか
ら、これらのメモリを使用すれば垂直帰線期間が映像信
号の１ヶ所にまとまっていても所定の表示期間中に非表
示データ供給期間を分散することが可能になる。

【００３１】ここで、上記フレームメモリから読み出し
たデータによって表示を行うのであれば、理論的には垂
直帰線期間なしで表示することも可能である。すなわ
ち、１フィールドを均等に４分割して２４０Ｈｚ駆動を
行えばよい。ところが、実際の設計上それは不可能に近
い。なぜなら、１フィールドは２６２．５Ｈであり、こ
れを４等分すると１フレームは６５．６２５Ｈという半
端な数値になる。このような半端なタイミングを作るこ
とは実際には得策でなく、従って、本実施例では１Ｈの
整数倍でできるタイミングで駆動し余りを非表示データ
として供給して駆動することにしている。

【００３２】本実施例では図８に示したように走査線が
４８０本であり、また上下分割液晶パネル２０を用いて
上下液晶パネル２０Ａ，２０Ｂとも２本ずつ走査線電極
を同時に選択しているので実質１２０本となり、そして
１本あたりの選択期間が１／２Ｈであるから、表示期間
は、１２０×（１／２）×４＝２４０Ｈとなる。また、余りは、２６２．５−２４０＝２２．５となる。従って、１フレームあたり２２．５÷４＝５．２６５となり、各フレームに５．２６５Ｈの非表示データ供給
期間を設けることになる。

【００３３】さらに、垂直帰線期間中は走査電極と信号
電極を同一電位に保つゼロバイアスという考え方もある
が、そのためには液晶駆動用のドライバの回路を変更し
なくてはならない。

【００３４】図９〜図１７は上記基本的な考え方に基づ
く画像表示装置の一実施例を示す図である。先ず、構成
を説明する。図９は画像表示装置２のブロック構成図で
あり、Ｒ（赤），Ｇ（緑），Ｂ（青）の３系統同一回路
で構成され、ここでは３系統あるうちのある１つの系統
（例えば、Ｒ）についての回路（すなわち、タイミング
制御回路１１、Ａ／Ｄ変換器１２、Ｒ表示制御部１３及
びＲ液晶表示装置１６）が代表して示されている。

【００３５】この図において、画像表示装置２は、各種
タイミング信号を発生しこれを基にコントロール信号を
生成するタイミング制御回路１１、タイミング制御回路
１１からのコントロール信号により表示制御を行う表示
制御回路５１，５２、表示制御回路５１の出力により階
調表示駆動をする信号側駆動回路５１，５２、所定のタ
イミング信号に基づいて液晶パネル２０を駆動する走査
側駆動回路２１，２２を備えている。ここで、制御系で
ある上記タイミング制御回路１１、表示制御回路５１は
５bit動作であり、駆動系の信号側駆動回路２３，２４
及び走査側駆動回路２１，２２は３bit動作である。

【００３６】タイミング制御回路１１は、垂直同期信号
ΦｖをカウントするＶカウンタ６２、Ｖカウンタ６２の
出力を基にタイミングをとりながら各種垂直タイミング
用クロックを生成するタイミング発生回路６３（動作タ
イミングは図１３参照）、電圧制御発振器（ＯＳＣ）６
４、位相比較器６５及びＨカウンタ６６からなり水平同
期信号Φ_HとＯＳＣ６４出力を分周した信号の位相を比
較しロックするＰＬＬ回路６７、ＰＬＬ回路６７のＨカ
ウンタ６６の出力を基にタイミングをとりながら各種水
平タイミング用クロックを生成するタイミング発生回路
６８、タイミング発生回路６３，６８の出力に基づいて
各種コントロール信号を作成する制御回路６９により構
成されている。上記制御回路６９からはＤ／Ｄコントロ
ール信号が出力されるとともに、図１７に示すようにＡ
／Ｄ変換器１２には１フィールド毎に“１”と“０”が
反転する切換信号Φｐが、走査側駆動回路２１，２２
（後述）には１Ｈ毎に“１”と“０”が反転する反転信
号Φｆが、非表示データ供給回路９１，９２（後述）に
は非表示データを供給する非表示データ・コントロール
信号ＥＣが夫々出力される。

【００３７】Ａ／Ｄ変換器１２の出力は液晶パネル２０
の上側液晶パネル２０Ａを制御する表示制御回路５１と
下側液晶パネル２０Ｂを制御する表示制御回路５２に夫
々入力され、制御回路６９で作成されたＤ／Ｄコントロ
ール信号も上記表示制御回路５１，５２に夫々供給され
る。上記表示制御回路５１のハード的構成は上記表示制
御回路５２と同一であるが、各内部回路の動作タイミン
グは異なっている。

【００３８】上記表示制御回路５１は、タイミング制御
回路１１からのＤ／Ｄコントロール信号をデコードして
後述するＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４，ＳＯＭ（Se
rialOut Memory）−Ａ７５，ＳＯＭ−Ｂ７６の書込動作
を可能にするライトイネーブル信号ＷＥＡ，ＷＥＢ，読
出しパルスＲＳ（図１３参照）を出力するＯＰデコーダ
（operation decoder）７１と、５bitのディジタル信号
に変換されたビデオデータ（例えば、Ｒ（赤）のデータ
ＲＤ）を１走査線分（１Ｈ分）蓄えるシフトレジスタ
（ＳＩＭ（Serial In Memory）−Ａ）７２と、シフトレ
ジスタ（ＳＩＭ−Ａ）７２に蓄えられた１ＨのデータＲ
Ｄを図１３に示すライトイネーブルＷＥＡのタイミング
で順次書込むフレームメモリ（ＲＡＭ−Ａ）７３と、シ
フトレジスタ（ＳＩＭ−Ａ）７２に蓄えられた１Ｈのデ
ータＲＤを図１３に示すライトイネーブルＷＥＢのタイ
ミングで順次書込むフレームメモリ（ＲＡＭ−Ｂ）７４
と、ＲＡＭ−Ａ７３に書き込まれたビデオデータを読出
しパルスＲＳのタイミングで同一行を一度に読み出して
蓄えるパラレルシリアル変換動作を行うシフトレジスタ
（ＳＯＭ−Ａ）７５と、ＲＡＭ−Ｂ７４に書き込まれた
ビデオデータを読出しパルスＲＳのタイミングで同一行
を一度に読み出して蓄えるパラレルシリアル変換動作を
行うシフトレジスタ（ＳＯＭ−Ｂ）７６と、図１１に示
すＲＯＭテーブル１００を記憶するとともに、ＳＯＭ−
Ａ７５及びＳＯＭ−Ｂ７６に蓄えられたデータをＲＯＭ
アドレスとして前回フレームのデータと今回フレームの
データを順次比較しＲＯＭテーブル１００に基づくデー
タ変換値を信号側駆動回路５５に出力するＲＯＭ７７と
により構成されている。

【００３９】同様に、上記表示制御回路５２は、タイミ
ング制御回路１１からのＤ／Ｄコントロール信号をデコ
ードして後述するＲＡＭ−Ｃ８３，ＲＡＭ−Ｄ８４，Ｓ
ＯＭ−Ｃ８５，ＳＯＭ−Ｄ８６の書込動作を可能にする
ライトイネーブル信号ＷＥＣ，ＷＥＤ，読出しパルスＲ
Ｓ（図１３参照）を出力するＯＰデコーダ８１と５bit
のディジタル信号に変換されたビデオデータ（例えば、
Ｒ（赤）のデータＲＤ）を１走査線分（１Ｈ分）蓄える
シフトレジスタ（ＳＩＭ−Ｃ）８２と、シフトレジスタ
（ＳＩＭ−Ｂ）８２に蓄えられた１ＨのデータＲＤを図
１３に示すライトイネーブルＷＥＣのタイミングで順次
書込むフレームメモリ（ＲＡＭ−Ｃ）８３と、シフトレ
ジスタ（ＳＩＭ−Ｂ）８２に蓄えられた１ＨのデータＲ
Ｄを図１４に示すライトイネーブルＷＥＤのタイミング
で順次書込むフレームメモリ（ＲＡＭ−Ｄ）８４とＲＡ
Ｍ−Ｃ８３に書き込まれたビデオデータを読出しパルス
ＲＳのタイミングで同一行を一度に読み出して蓄えるパ
ラレルシリアル変換動作を行うシフトレジスタ（ＳＯＭ
−Ｃ）８５と、ＲＡＭ−Ｄ８４に書き込まれたビデオデ
ータを読出しパルスＲＳのタイミングで同一行を一度に
読み出して蓄えるパラレルシリアル変換動作を行うシフ
トレジスタ（ＳＯＭ−Ａ）８６と、前記ＲＯＭテーブル
１００を記憶するとともに、ＳＯＭ−Ｃ８５及びＳＯＭ
−Ｄ８６に蓄えられたデータをＲＯＭアドレスとして前
回フレームのデータと今回フレームのデータを順次比較
しＲＯＭテーブル１００に基づくデータ変換値を信号側
駆動回路５６に出力するＲＯＭ８７とにより構成されて
いる。

【００４０】ここで、本実施例では液晶パネル２０の画
素数が１ラインに７３６ドットあるものとすると上記シ
フトレジスタ（ＳＩＭ−Ａ）７２，（ＳＩＭ−Ｂ）８２
は、７３６段のシフトレジスタとなる。このＳＩＭ−Ａ
７２，ＳＩＭ−Ｂ８２に蓄えられたデータがフレームメ
モリのＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４，ＲＡＭ−Ｃ８
３，ＲＡＭ−Ｄ８４に入力されることになる。この場合
の動作は後述する（図１２、図１３参照）。

【００４１】表示制御回路５１のＲＯＭ７７の内容によ
りデータ処理されたデータは非表示データ供給回路９１
を通して信号側駆動回路２３に出力され、表示制御回路
５２のＲＯＭ８７の内容によりデータ処理されたデータ
は非表示データ供給回路９２を通して信号側駆動回路２
４に出力される。上記信号側駆動回路２３，２４は、上
記表示制御回路５１，５２から出力されたデータに基づ
いて３bitで階調表現を行う（前記表示制御回路５１，
５２内部では階調表現するbit数は５bit（３２階調）で
ある）。

【００４２】上記非表示データ供給回路９１，９２は、
非表示データ・コントロール信号ＥＣのタイミング（図
１７参照）に応じて信号側駆動回路２３，２４に非表示
データ（例えば、データ“０”）を供給するための回路
である。ここで、非表示データを信号電極に供給すると
いうことは、信号電極自体は所定の電圧を印加して駆動
可能な状態にしておくとともに、この信号電極に供給す
るデータ（階調データ）を非表示データ、例えば“０”
データにするものである。例えば、図１０（ａ）（ｂ）
（ｃ）に示すような階調信号に対して同図（ｄ）に示す
階調信号“０”の状態が上記非表示データに相当する。
また、非表示データ・コントロール信号ＥＣは、非表示
データ供給期間を各フレームに分散して設定するための
信号であり、前記各フレーム期間中に非表示データ供
給期間を設ける考え方に基づいて図１７に示すように各
フレーム毎に分散して出力される。この非表示データ・
コントロール信号ＥＣは、常時は“０”信号レベルであ
るが、各フレームの終了前に垂直帰線期間分の非表示デ
ータ供給期間を４分割した期間だけ“１”信号レベルと
なる。

【００４３】また、走査側駆動回路２１は後述する図１
５に示すタイミングで液晶パネル２０を駆動する。

【００４４】また、液晶パネル２０は、図３に示すよう
に画素数が７３６画素であり走査線電極数がＸ１〜Ｘ２
４０，Ｘ２４１〜Ｘ４８０のものがＲ，Ｇ，Ｂ用に３枚
使用される。この場合の投影表示の画素数は、（表示の画素数）＝４８０×７３６×３となり、データ量としてはデータ量＝（表示の画素数）×５bit となる。また、デューティは、デューティー＝１／４８０×２（上下分割しているた
め） ×２（走査線電極を２ライン選択するため）＝１／１２０となる。

【００４５】図１１はＲＯＭ７７，８２に記憶されたＲ
ＯＭテーブル１００の構成を示す図である。図１１にお
いてＲＯＭテーブル１００は、前記図４及び図５で説明
した階調信号の変換の考え方と、前記図６及び図７で
説明した階調信号の分解の考え方の両方の考え方に従
って作成されたテーブルであり以下のような特徴を有す
る。

【００４６】すなわち、前記階調信号の変換を行う観
点からは、図１１に示すようにＲＯＭテーブル１００の
縦方向に前回フレームにおける５bitの階調信号を示す
０〜３１を、また、横方向に今回フレームにおける５bi
tの階調信号を示す０〜３１をとり、前回フレーム０〜
３１と今回フレーム０〜３１とでテーブル化された各テ
ーブル値には３bitを４回に分けてデータ変換値０〜７
（３bitであるから７が最大値となる）を格納する。こ
のデータ変換値は、前回フレームと今回フレームのフレ
ーム間の動きを基に応答速度ができるだけ高くなるよう
に設定した階調信号データであり、予めシミュレーショ
ン等により最適値が算出されて格納される。本実施例で
は、以下に述べる理由によりこのデータ変換値は３bit
のデータとして格納される。例えば、前回フレームが
「２」、今回フレームが「１５」（何れも５bit情報）
のときはＲＯＭテーブル１００から３bitの最大値であ
る「７」が読出され、このＲＯＭテーブル１００から読
み出されたデータ変換値「７」を用いることによって応
答速度を向上させることができる。

【００４７】一方、前記階調信号の分解を行う観点か
らは、図１１に示すように１画面を４回に分けることに
よって３bit表現されたその回の各々に前記データ変換
値０〜７を設けるようにする。従って、５bitでアクセ
スされたＲＯＭテーブル１００からは３bit×４のデー
タが読出されることになり、後段の駆動系を３bitで動
作させることが可能になる。

【００４８】例えば、図１１に示すように前回フレーム
が「２」、今回フレームが「１５」のときはテーブル値
は「７７７７」であるから１回目は３bitのデータ変換
値「７」が、２回目は「７」が、３回目は「７」が、４
回目は「７」が夫々読出される。また、前回フレームが
「１５」で今回フレームも「１５」のときは「４４４
３」であるから１回目は３bitのデータ変換値「４」、
２回目は「４」、３回目は「４」、４回目は「３」が夫
々読み出される。

【００４９】このように、上記ＲＯＭテーブル１００を
用いることにより階調信号の変換と分解とを同時に実現
することができ、階調信号の変換による応答速度の向上
と階調信号の分解による駆動系の伝送ビット数の削減と
いう相反する目的を同時に達成することができる。

【００５０】次に、本実施例の動作を説明する。全体動作先ず、タイミング制御回路１１では、ビデオ信号から作
成された水平同期信号Φ_Hと、ＯＳＣ６４及びＨカウン
タ６６により分周した信号をＰＬＬ回路６７により位
相、周波数をロックさせる。分周回路を構成するＨカウ
ンタ６６の出力はタイミング発生回路６８に入力され、
タイミング発生回路６８はＨ（水平）用の各種タイミン
グ用クロック等を作成する。また、垂直同期信号Φｖは
Ｖカウンタ６２に入力され、Ｖカウンタ６２でＨカウン
タ６６のカウント出力を基にビデオ信号からのΦｖと同
期をとりながらＨの数をカウントし、タイミング発生回
路６３でＶ（垂直）内の各種タイミング用クロック等を
作成する。

【００５１】一方、Ｒ，Ｇ，Ｂのビデオ信号はＡ／Ｄ変
換器１２により５bitのディジタル信号に変換されて表
示制御回路５１，５２のＳＩＭ−Ａ７２，ＳＩＭ−Ｂ８
２に出力される。表示制御回路５１，５２では、Ａ／Ｄ
されたビデオ信号Ｒ（赤）のデータＲＤを１Ｈ分ＳＩＭ
−Ａ７２に蓄え、ＳＩＭ−Ａ７２に蓄えられたデータは
Ａ・ＢフィールドのデータとしてライトイネーブルＷＥ
Ａ（図１３）のタイミングでＲＡＭ−Ａ７３に順次書き
込まれる。同様に、Ｃ・Ｄフィールドのデータはライト
イネーブルＷＥＢ（図１３）のタイミングでＲＡＭ−Ｂ
７４に順次書き込まれる。ＲＡＭ−Ａ７３，ＲＡＭ−Ｂ
７４に書き込まれたビデオデータは読出しパルスＲＳ
（図１３）により同一行が一度に各々ＳＯＭ−Ａ７５，
ＳＯＭ−Ｂ７６に読み出され、ＳＯＭ−Ａ７５，ＳＯＭ
−Ｂ７６のデータをＲＯＭのアドレスとして、ＲＯＭ７
７により前回フレームのデータと今回フレームのデータ
を順次比較する。そして、同一画素に表示するデータを
比較してＲＯＭ７７に記憶されたＲＯＭテーブル１００
の内容に従ってデータ変換処理されたデータを信号側駆
動回路２３に送り出す。ここで、本画像表示装置２はフ
レーム周波数２４０Ｈｚ／上下分割であるから、１／２
Ｈ期間内に１ライン分のデータを読出し、信号側駆動回
路２３を通して液晶パネル５４に表示する。下画面も同
様の手順で表示し、Ｇ・Ｂに対してＲと同様に表示制御
する。

【００５２】表示制御回路５１，５２における動作Ａ／Ｄ変換されたビデオ信号Ｒのデータの１Ｈ分がＳＩ
Ｍ−Ａ７２，ＳＩＭ−Ｂ８２に蓄えられ、この１Ｈ分の
データがフレームメモリＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７
４，ＲＡＭ−Ｃ８３，ＲＡＭ−Ｄ８４に書き込まれる
が、この場合の動作を図１２及び図１３を用いて説明す
る。

【００５３】図１２はフィールドｆ₁〜ｆ₈のうちのｆ₅
を例にとった場合のＲＡＭ−Ａ〜ＲＡＭ−Ｄの書込み動
作を説明するための図であり、図１３はフィールドｆ₅
〜ｆ₈における各部の詳細な動作タイミングを示すタイ
ミングチャートである。

【００５４】図１３に示すように、先ず、フィールドｆ
₅において上半分のデータ（Ｈ１〜Ｈ１２０）がライト
イネーブルＷＥＡによってＲＡＭ−Ａ７３に書込まれ、
フィールドｆ₅の下半分のデータ（Ｈ１２１〜Ｈ２４
０）がライトイネーブルＷＥＣによってＲＡＭ−Ｃ８３
に書込まれる。その後、フィールドｆ₆になるとまた上
半分のデータがライトイネーブルＷＥＡによってＲＡＭ
−Ａ７３に書込まれ、下半分のデータがライトイネーブ
ルＷＥＣによってＲＡＭ−Ｃ８３に書込まれる。そし
て、フィールドｆ₇になると上半分のデータがライトイ
ネーブルＷＥＢによってＲＡＭ−Ｂ７４に書込まれ、下
半分のデータがライトイネーブルＷＥＤによってＲＡＭ
−Ｄ８４に書込まれる。その後、フィールドｆ₈になる
とまた上半分のデータがライトイネーブルＷＥＢによっ
てＲＡＭ−Ｂ７４に書込まれ、下半分のデータがライト
イネーブルＷＥＣによってＲＡＭ−Ｃ８４に書込まれ
る。従って、表示制御装置５２は、図１３に示すＳＩＣ
Ａによってフィールドｆ₅Ｈ１のデータがＳＩＭ−Ａ７
２に取込まれ、ＳＩＣＢによってフィールドｆ₅Ｈ１２
１のデータがＳＩＭ−Ｂ８２に取込まれる。このよう
に、ＳＩＣ−Ａ７２，ＳＩＣ−Ｂ８２には１Ｈかかって
個々にデータが取込まれるが、フレームメモリ（ここで
は、ＲＡＭ−Ａ７３，ＲＡＭ−Ｃ８３）にはラッチクロ
ックで１ライン毎に書込まれる。同様に、次のフレーム
でフレームメモリ（ＲＡＭ−Ｂ７４，ＲＡＭ−Ｄ８４）
に１ライン毎にデータが書込まれる。

【００５５】しかして、図１２に示すようにフィールド
ｆ₂のタイミングではｆ₂のデータをフレームメモリにラ
イトし（ｆ₂Ｗ）、ｆ₃のタイミングではｆ₃のデータを
フレームメモリにライトする（ｆ₃Ｗ）。以下、同様に
ｆ₈のタイミングではｆ₈のデータをライトする（ｆ
₈Ｗ）。

【００５６】この場合、フィールドｆ₅のタイミングに
着目して説明すると、ｆ₅のタイミングになってｆ₂のデ
ータのリード（ｆ₂Ｒ）を４回行う。ｆ₂Ｒの１回につい
てのフレームメモリとの関係は図１２の拡大部に示さ
れ、この図に示すようにフィールドｆ₅のｆ₂Ｒの１回で
は、ＲＡＭ−Ａ７３からｆ₂上側データ（Ｈ１ＲＨ２
ＲＨ３Ｒ〜Ｈ１２０Ｒ）が、ＲＡＭ−Ｂ７４からｆ₄
上側データ（Ｈ１ＲＨ２ＲＨ３Ｒ〜Ｈ１２０Ｒ）
が、ＲＡＭ−Ｃ８３からｆ₂下側データ（Ｈ２４０Ｒ
Ｈ２３９Ｒ〜Ｈ１２１Ｒ）が、ＲＡＭ−Ｄ８４からｆ₄
下側データ（Ｈ２４０ＲＨ２３９Ｒ〜Ｈ１２１Ｒ）が
それぞれ読み出される（ここで、Ｈは各水平数を表
す）。また、ｆ₂Ｒの他の回及び他のフィールドにあっ
ても同様にしてフレームメモリから前回画面用上半分、
今回画面用上半分、前回画面用上半分、今回画面用下半
分のデータが読出される。ここで、ＲＡＭ−Ｃ８３，Ｒ
ＡＭ−Ｄ８４から下側データを読み出す際に、Ｈ２４０
からＨ１２１に向けて逆方向で読み出す理由については
後述する。

【００５７】前述したように、シフトレジスタ（ＳＩＭ
−Ａ）７２には１Ｈ分７３６ドットのデータが入力さ
れ、ＳＩＭ−Ａ７２に蓄えられた７３６のデータでＲＡ
Ｍ−Ａ７３，ＲＡＭ−Ｂ７４がアクセスされる。ＲＡＭ
−Ａ７３，ＲＡＭ−Ｂ７４から７３６×５bitのデータ
が読み出され、これらのデータがＳＯＭ−Ａ８５，ＳＯ
Ｍ−Ｂ８６に出力される。ＳＯＭ−Ａ８５，ＳＯＭ−Ｂ
８６はＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４から読み出す７
３６×５bitデータを、読出しパルスＲＳ（図１３）に
より同一行が一度に並ぶパラレル−シリアル変換のよう
にして読み出し、読出した７３６×５bitのデータでＲ
ＯＭ７７をアクセスする。ここで、５bitが７３６回ア
クセスされ、これは１／２Ｈの間に行われる。すなわ
ち、前記フレーム周波数を速くするために１画面を４
回表示し２４０Ｈｚとしているので、本来であれば１／
４Ｈでアクセスしなければならないが、本実施例では上
側の表示制御回路５１と下側の表示制御回路５２で分担
（２分割）しているから１／２Ｈで７３６回アクセスす
ることになる。また、ＳＯＭ−Ｂ８６についても全く同
様である。

【００５８】ここで、ＲＡＭ−Ａ７３の内容とＲＡＭ−
Ｂ７４の内容とは１フレームずれているので、例えば前
述の場合ではフィールドｆ₅とフィールドｆ₇の内容を２
入力としてＲＯＭ７７をアクセスする。５bitデータで
アクセスされたＲＯＭ７７からはデータ変換された３bi
tのデータが読出されて信号側駆動回路２３に出力され
ているので、液晶パネル５４の駆動系は全て３bitで動
作させることができる（図１４参照）。従って、図１２
(a)に示すようにｆ₂のデータをフレームメモリに入れ
て、このｆ₂のデータを比較するためには次のフレーム
の同じ位置のデータが必要であるからｆ₄のデータをフ
レームメモリに入れてこれらｆ₂とｆ₄のデータをｆ₅の
ときに比較することになる。このために表示はフレーム
遅れになる。以上を実現するために本実施例の画像表示
装置２は、フレームメモリを４ブロック、すなわちＲＡ
Ｍ−Ａ７３，ＲＡＭ−Ｂ７４，ＲＡＭ−Ｃ８３，ＲＡＭ
−Ｄ８４を有するように構成している。

【００５９】前記図１４で説明したように、液晶パネル
２０を駆動する液晶駆動系を全て３bitで動作させるこ
とができるので回路規模を大幅に減少させることができ
る。この場合、Ｒ，Ｇ，Ｂ３系統あるそれぞれを３bit
動作させることができ、しかも、３bitで動作させなが
ら５bit分の情報量を得ることができる。

【００６０】液晶駆動系における動作図１６は走査側駆動回路２１，２２の駆動波形を示す波
形図である。本実施例では前記走査電極を２本ずつ駆
動する（図８参照）ために、図１５に示すように１フィ
ールド（ｆ₁）ではライン２（Ｘ２）とライン３（Ｘ
３）、ライン４（Ｘ４）とライン５（Ｘ５）、また、次
の２フィールド（ｆ₂）、ライン３（Ｘ３）とライン４
（Ｘ４）というように組合せがずれるようにしている。
これにより、液晶の駆動マージンを上げるようにしてい
る。

【００６１】また、この実施例では、液晶パネル２０を
交流駆動するために、走査線電極の１選択期間毎に駆動
波形を反転させる手法をとっている。また、本実施例で
は、上下分割された液晶パネル２０を走査する際に、図
１６ａに示すように上側液晶パネル２０Ａと下側液晶パ
ネル２０Ｂを両方とも準方向に走査するのではなく、同
図ｂに示すように、下側液晶パネル２０Ｂは逆方向に走
査するようにしている。このように駆動することによっ
て上側液晶パネル２０Ａと下側液晶パネル２０Ｂのつな
がり目の線を目立たないようにすることができる。この
ために、表示制御回路５２のＲＡＭ−Ｃ８３，ＲＡＭ−
Ｄ８４からデータを読み出す際に、図１３に示すように
Ｈ２４０からＨ１２１へ向けて逆向きに読み出している
のである。

【００６２】一方、制御回路６９から非表示データ供給
回路９１，９２に非表示データ・コントロール信号ＥＣ
が入力されると（すなわち、図１７に示すように各フレ
ーム期間毎に非表示データ・コントロール信号ＥＣが
“１”になると）、ＲＯＭ７７，７８から読出された表
示データに代えて図１０（ｄ）に示すようなデータ
“０”が信号側駆動回路２３，２４に供給されることに
なり、液晶パネル２０は非表示状態となる。

【００６３】以上説明したように、本実施例の画像表示
装置２は、各フィールド期間中にアクティブ状態となる
非表示データ・コントロール信号ＥＣを作成する制御回
路６９と、非表示データ・コントロール信号ＥＣが入力
されると信号側駆動回路２３，２４にデータ“０”を供
給する非表示データ供給回路９１，９２を設け、各フレ
ーム期間中に夫々非表示データ供給期間を分散して供給
するようにしているので、フレーム周波数を高くしてコ
ントラストを向上させるという効果を得ながら、フレー
ム周波数を高くした場合に１回の走査時間が短くなり非
表示データ供給期間の割合が長くなって表示に悪影響を
及ぼす不具合を防止することができる。

【００６４】また、本実施例の画像表示装置２の表示制
御回路５１は、５bitのビデオデータを１走査線分（１
Ｈ分）蓄えるＳＩＭ−Ａ７２と、ＳＩＭ−Ａ７２に蓄え
られた１ＨのデータＷＥＡのタイミングで順次書込むＲ
ＡＭ−Ａ７３と、シフトレジスタ（ＳＩＭ−Ａ）７２に
蓄えられた１ＨのデータＷＥＢのタイミングで順次書込
むＲＡＭ−Ｂ７４と、ＲＡＭ−Ａ７３に書き込まれたデ
ータを読出しパルスＲＳのタイミングで同一行を一度に
読み出して蓄えるＳＯＭ−Ａ７５と、ＲＡＭ−Ｂ７４に
書き込まれたデータを読出しパルスＲＳのタイミングで
同一行を一度に読み出して蓄えるＳＯＭ−Ｂ７６と、Ｒ
ＯＭテーブル１００を記憶するとともに、ＳＯＭ−Ａ７
５及びＳＯＭ−Ｂ７６に蓄えられたデータをＲＯＭアド
レスとして前回フレームのデータと今回フレームのデー
タを順次比較しＲＯＭテーブル１００に基づくデータ変
換値を信号側駆動回路５５に出力するＲＯＭ７７とを設
け、ＲＡＭ−Ａ７３，ＲＡＭ−Ｂ７４，ＲＡＭ−Ｃ８３
及びＲＡＭ−Ｄ８４は書込まれた表示データを４回読み
出すとともに、ＲＡＭ−Ｃ８３及びＲＡＭ−Ｄ８４は書
込み時とは異なった順序で記憶された表示データを読み
出すようにしているので、フレーム周波数を高めること
ができ、コントラストを向上させることができる。ま
た、上下分割された液晶パネル２０のつながり目の線を
目立たなくすることができ、画質の向上を図ることがで
きる。

【００６５】なお、本実施例では、非表示データとして
データ“０”を供給するようにしているが、これに限ら
ず、実際にはコモン側が選択されていないので表示され
ることはなく非表示データとしてはどのようなデータを
供給するようにしてもよい。

【００６６】また、本発明では、非表示データ供給回路
にデータ“０”を供給しているが、データラインにゲー
ト素子を設け、データラインをこのゲート素子で止める
ようにして“０”を作成するようにしてもよい。

【００６７】また、本実施例では、Ａ／Ｄ変換器１２の
基準電圧を１フィールド毎に分割抵抗１個（１レンジ）
分シフトするようにしているが、これに限らず、例え
ば、分割抵抗３個（３レンジ）分シフトするようにして
もよい。このようにすることによって画質が改善される
場合もある。

【００６８】また、本実施例では、非表示データ供給期
間を各フレームに分散するようにしているが、同一画面
を複数回表示する表示期間であればどのような期間に分
散するものであってもよく、必ずしも全ての期間に非表
示データ供給期間を設けないものも含むことは勿論であ
る。

【００６９】また、本実施例では、非表示データ供給期
間を各フレームに４等分しているが、非表示データ供給
期間を分散するものであれば必ずしも均一に設けなくて
もよく、例えば各フレームに４等分している非表示デー
タ供給期間「５．２６５」Ｈを、各フレームに「５」
「５」「５」「７．５」Ｈとしてもよく、また、「５．
５」「５．５」「５．５」「６」Ｈとしてもよい。

【００７０】また、本実施例では画像表示装置を例えば
ＳＴＮを用いた液晶プロジェクタに適用した例である
が、勿論これには限定されず、メモリを使用するもので
あれば全ての装置に適用可能であることは言うまでもな
い。

【００７１】また、本実施例では階調信号を４回に分け
ているが、要は階調信号を分解するものであればどのよ
うなものでもよいことは言うまでもない。

【００７２】さらに、画像表示装置の制御ビット数やＲ
ＯＭテーブルのビット数は前述した実施例に限られるも
のではなく任意のものが使用可能である。

【００７３】さらにまた、上記画像表示装置や液晶パネ
ル等を構成する回路や画素数、種類などは前述した実施
例に限られないことは言うまでもない。

【００７４】

【発明の効果】請求項１、請求項２、及び請求項３の発
明によれば、複数回の表示期間中に夫々非表示データ供
給期間を設けるようにしているので、フレーム周波数を
上げた液晶駆動において表示状態の良い画像を表示する
ことができる。

【００７５】請求項４記載の発明によれば、複数回の表
示期間中に夫々非表示期間を設け、この非表示期間中に
信号電極に所定のバイアスをかける手段を設けているの
で、フレーム周波数を上げた液晶駆動においてマージン
を高めながら表示状態の良い画像を表示することができ
る。

【図面の簡単な説明】

【図１】液晶プロジェクタの全体構成図である。

【図２】画像表示装置のＡ／Ｄ変換器のブロック構成図
である。

【図３】画像表示装置の液晶表示装置のブロック構成図
である。

【図４】画像表示装置の階調信号の変換を説明するため
の波形図である。

【図５】画像表示装置の階調信号の応答速度を説明する
ための波形図である。

【図６】画像表示装置の階調信号の分解を説明するため
の図である。

【図７】画像表示装置の階調信号の分解を説明するため
の波形図である。

【図８】画像表示装置の走査電極を２本づつ駆動するこ
とを説明するための図である。

【図９】画像表示装置のブロック構成図である。

【図１０】画像表示装置の階調信号を説明するための波
形図である。

【図１１】画像表示装置のＲＯＭテーブルの構造を示す
図である。

【図１２】画像表示装置の動作を説明するための波形図
である。

【図１３】画像表示装置の動作を説明するための波形図
である。

【図１４】画像表示装置の駆動系の伝送ビット数が削減
されることを示す図である。

【図１５】画像表示装置の液晶駆動回路の動作を説明す
るための波形図である。

【図１６】画像表示装置の走査電極の駆動方法を説明す
るための図である。

【図１７】画像表示装置の液晶駆動系における動作を説
明するための波形図である。

【符号の説明】

１液晶プロジェクタ２画像表示装置１１タイミング制御回路１２Ａ／Ｄ変換器１３，１４，１５表示制御部１６，１７，１８液晶表示装置２０液晶パネル２０Ａ上側の液晶パネル２０Ｂ下側の液晶パネル２１，２２走査側駆動回路２３，２４信号側駆動回路５１，５２表示制御回路６９制御回路７１ＯＰデコーダ７２，８２シフトレジスタ（ＳＩＭ−Ａ，ＳＩＭ−
Ｂ）７３，７４，８３，８４フレームメモリ（ＲＡＭ−
Ａ，ＲＡＭ−Ｂ，ＲＡＭ−Ｃ，ＲＡＭ−Ｄ）７５，７６，８５，８６シフトレジスタ（ＳＯＭ−
Ａ，ＳＯＭ−Ｂ，ＳＯＭ−Ｃ，ＳＯＭ−Ｄ）７７，７８ＲＯＭ９１，９２非表示データ供給回路１００ＲＯＭテーブル１０１基準電圧発生回路１０２エンコーダＥＣ非表示データ・コントロール信号

Claims

【特許請求の範囲】

【請求項１】走査電極と信号電極がマトリクス状に配
置され、同一画面について所定期間内に複数回表示する
画像表示装置において、前記複数回の表示期間中に夫々非表示データを前記信号
電極に供給する期間を設けたことを特徴とする画像表示
装置。
【請求項２】前記非表示データは、所定の値をもつデ
ータであることを特徴とする請求項１記載の画像表示装
置。
【請求項３】前記所定の値をもつデータは、“０”デ
ータであることを特徴とする請求項２記載の画像表示装
置。
【請求項４】走査電極と信号電極がマトリクス状に配
置され、同一画面について所定期間内に複数回表示する
画像表示装置において、前記複数回の表示期間中に夫々非表示期間を設け、この
非表示期間中に前記信号電極に所定のバイアスをかける
手段を具備したことを特徴とする画像表示装置。