JPH0588664A - 波形表示回路 - Google Patents

Abstract

(57)【要約】 【目的】画面上に表示された波形の分解能を走査信号に
対するドットクロックパルスの周波数の関係を変化させ
ること無く画面の分解能を上げるための表示回路を実現
すること。 【構成】制御演算回路と、クロック発生回路と、波形デ
ータメモリと、前記波形データメモリの下位のデータと
制御演算回路からの信号を入力し表示画面のドットにお
けるシフト量を信号として出力するシフト量メモリと、
前記制御演算回路とクロック発生回路とシフト量メモ
リからの信号を入力し、どのようなデータを読みだすか
定めるアドレスジェネレータと、出力信号のタイミング
を出力する波形ビデオメモリと、前記波形ビデオメモリ
からの信号のインピーダンス変換を行うアンプを設けた
こと特徴とする波形表示回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気信号をサンプリン
グし波形表示を行うのための波形表示回路の高分解能化
に関する。

【０００２】

【従来の技術】電気信号の波形表示に用いている波形表
示装置は、図５に示すように規則正しく並んだドットの
明度を変化させて表示を行っている。ちなみに、このド
ットの変化は表示回路から出力されたの走査信号とドッ
トクロックパルスの時間関係で定まるものである。従来
の波形表示においては、この表示された信号の画像上も
分解能は、前記のドット数によって定められる。例え
ば、入力した電気信号を１２ビットの分解能のデジタル
データに変換したとき、このデジタルデータを表示させ
る場合でも、図４にあるように４００ドットで表現する
ことになる。これを高分解能で表示するためには、走査
信号に対するドットクロックパルス数を増やすために、
走査信号を遅くする。若しくは、ドットクロックパルス
のパルスの周波数を速くするといった方法があった。

【０００３】

【発明が解決しようとする課題】しかしながら、走査信
号を遅くすると画面にフリッカが発生し、ドットクロッ
クパルスのパルスの周波数を速くすると輝線が細くなり
画面全体が暗くなるといった問題点がある。従って本発
明の目的は、電気信号のオシロスコープの画面上に表示
された波形の分解能を走査信号に対するドットクロック
パルスの周波数の関係を変化させること無く画面の分解
能を上げるための表示回路を実現することである。

【０００４】

【課題を解決するための手段】本発明は、表示位置を演
算し、表示の状態を制御する制御演算回路と、表示位置
を定めるためのクロックを発生するクロック発生回路
と、電気信号をデジタル化したデータが格納された波形
データメモリと、前記波形データメモリの下位のデータ
と制御演算回路からの信号を入力し表示画面のドットに
おけるシフト量を信号として出力するシフト量メモリ
と、前記制御演算回路とクロック発生回路とシフト量メ
モリからの信号を入力し、どのようなデータを読みだす
か定めるアドレスジェネレータと、前記波形データメモ
リの上位のデータとアドレスジェネレータからの信号を
入力し、出力信号のタイミングを出力する波形ビデオメ
モリと、前記波形ビデオメモリからの信号のインピーダ
ンス変換を行うアンプを設けたこと特徴とする波形表示
回路である。

【０００５】

【作用】走査線ごとにドットクロックパルスの最初の立
ち上がり時間をずらすことで高分解能化を図る。

【０００６】

【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明の基本的構成図である。図１において、１
は波形データメモリで、電気信号をデジタル化したデー
タを格納している。２は波形ビデオメモリで、波形デー
タメモリ１の上位のデータとアドレスジェネレータ５か
らの信号を入力し、出力信号をのタイミングをアンプ３
に出力する。アンプ３は、波形ビデオメモリからの信号
のインピーダンス変換を行い、その信号を出力信号とし
て表示装置に出力する。４はシフト量メモリで、波形デ
ータメモリ１の下位のデータと制御演算回路６からの信
号を入力し、表示装置上の表示画面のドットにおけるシ
フト量を信号としてアドレスジェネレータ５に出力す
る。アドレスジェネレータ５は、制御演算回路６とクロ
ック発生回路７とシフト量メモリ４からの信号を入力
し、波形ビデオメモリ２のどのアドレスからデータを読
みだすかを定める。このアドレスジェネレータ５はプリ
セット可能なものであるとする。制御演算回路６は、こ
の測定器本体のＣＰＵ等からの設定で表示装置上の表示
画面のドットの位置を演算し、波形データメモリ１と波
形ビデオメモリ２とシフト量メモリ４の制御する。

【０００７】このような構成の動作を説明する。例え
ば、このような構成を用いて図２（ａ）に示すような表
示を行いたいとする。これは図２（ｂ）に示す従来の表
示に比べ４倍の分解能を得たものである。このときはこ
のシフトさせる分をアドレスジェネレータ５で発生させ
る。これは下位のデータがどの様な変化であるかで定め
られる。すなわちあるラインの走査が開始されるとその
下位のデータがどのような値で、アドレスジェネレータ
５から波形ビデオメモリ２の位相のずれを信号として出
力できるものである。この分解能や使用するクロックの
速さは制御演算回路６で定められる。これを応用し回路
を簡略化することで、図３に示すように、交互に位相を
ずらすだけでも２倍の分解能が得られる。

【０００８】尚、これら全体の表示のための動作は通常
の単純なデジタルＣＲＴの動作に基づくものであるとす
る。また、同一画面上にキャラクター（８ドットずつま
とっまともの）パターンを表示する場合には、このシフ
トした出力信号とキャラクターの為の従来の出力信号を
重ね合わせて出力すればよい。

【０００９】

【発明の効果】以上説明したことから明らかなように、
本発明によれば走査線ごとにドットクロックパルスの最
初の立ち上がり時間をずらすことが可能になるから、画
面の高分解能化が図れる。

【図面の簡単な説明】

【図１】本発明の構成図である。

【図２】本発明の第１の表示画面である。

【図３】本発明の第２の表示画面である。

【図４】従来の表示画面である。

【符号の説明】

１ 波形データメモリ ２ 波形ビデオメモリ ３ アンプ ４ シフト量メモリ ５ アドレスジェネレータ ６ 制御演算回路 ７ クロック発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示位置を演算し、表示の状態を制御する
   制御演算回路と、 表示位置を定めるためのクロックを発生するクロック発
   生回路と、 電気信号をデジタル化したデータが格納された波形デー
   タメモリと、 前記波形データメモリの下位のデータと制御演算回路か
   らの信号を入力し表示画面のドットにおけるシフト量を
   信号として出力するシフト量メモリと、 前記制御演算回路とクロック発生回路とシフト量メモリ
   からの信号を入力し、どのようなデータを読みだすか定
   めるアドレスジェネレータと、 前記波形データメモリの上位のデータとアドレスジェネ
   レータからの信号を入力し、出力信号のタイミングを出
   力する波形ビデオメモリと、 前記波形ビデオメモリからの信号のインピーダンス変換
   を行うアンプを設けたこと特徴とする波形表示回路。