JPH0588786A - 伝送装置のリセツト制御方式 - Google Patents
伝送装置のリセツト制御方式Info
- Publication number
- JPH0588786A JPH0588786A JP3273153A JP27315391A JPH0588786A JP H0588786 A JPH0588786 A JP H0588786A JP 3273153 A JP3273153 A JP 3273153A JP 27315391 A JP27315391 A JP 27315391A JP H0588786 A JPH0588786 A JP H0588786A
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- JP
- Japan
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- reset
- circuit
- reset signal
- target
- circuits
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- Pending
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 リセット時の電源変動による装置動作不安定
を極小化し、かつ電源に対する負荷を軽減して電源容量
を小さくし、電源の小型化、装置の小型化を図ることが
できる伝送装置のリセット制御方式。 【構成】 装置内各構成回路に電源を供給するパワーユ
ニット20と、装置立ち上げ時あるいは運用開始時等に
リセットを必要とする複数の被リセット回路301,3
02,・・・30Xと、各被リセット回路毎にリセット
信号を送出するリセット信号発生回路10を有し、前記
リセット信号発生回路10は、各被リセット回路に同時
にあるいはある時間ずつずらせて徐々にリセット信号を
出力し、被リセット回路のリセット完了後、被リセット
回路毎に送出していたリセット信号を被リセット回路
毎、あるいはあるまとまった被リセット回路の単位毎
に、時間をずらせて徐々に解除していき、全部の被リセ
ット回路のリセット解除が終了した後に、一斉に運用状
態にはいる。
を極小化し、かつ電源に対する負荷を軽減して電源容量
を小さくし、電源の小型化、装置の小型化を図ることが
できる伝送装置のリセット制御方式。 【構成】 装置内各構成回路に電源を供給するパワーユ
ニット20と、装置立ち上げ時あるいは運用開始時等に
リセットを必要とする複数の被リセット回路301,3
02,・・・30Xと、各被リセット回路毎にリセット
信号を送出するリセット信号発生回路10を有し、前記
リセット信号発生回路10は、各被リセット回路に同時
にあるいはある時間ずつずらせて徐々にリセット信号を
出力し、被リセット回路のリセット完了後、被リセット
回路毎に送出していたリセット信号を被リセット回路
毎、あるいはあるまとまった被リセット回路の単位毎
に、時間をずらせて徐々に解除していき、全部の被リセ
ット回路のリセット解除が終了した後に、一斉に運用状
態にはいる。
Description
【0001】
【産業上の利用分野】本発明はリセット制御方式に係
り、とくに伝送装置のリセット制御方式に関する。
り、とくに伝送装置のリセット制御方式に関する。
【0002】
【従来の技術】図4に従来例を示す。この図4の従来例
は装置内各構成回路に電源を供給するパワーユニット2
0と、装置立ち上げ時あるいは運用開始時等にリセット
を必要とする複数の被リセット回路301、302、・
・・、30Xと、被リセット回路をリセットするリセッ
ト信号を発生し同時にこのリセット信号を複数の被リセ
ット回路301、302、・・・、30Xに出力するリ
セット信号発生回路10を備えている。
は装置内各構成回路に電源を供給するパワーユニット2
0と、装置立ち上げ時あるいは運用開始時等にリセット
を必要とする複数の被リセット回路301、302、・
・・、30Xと、被リセット回路をリセットするリセッ
ト信号を発生し同時にこのリセット信号を複数の被リセ
ット回路301、302、・・・、30Xに出力するリ
セット信号発生回路10を備えている。
【0003】従来のリセット方式は、リセット信号発生
回路10に、被リセット回路をリセットせよというリセ
ット命令信号が入力されると、複数の被リセット回路3
01、302、・・・、30Xをリセットするリセット
信号を、各被リセット回路に対して共通に分配して出力
する。すなわち、各被リセット回路は同一のリセット信
号を受信して、同一のタイミングでリセットがかかりは
じめ、同一タイミングでリセットが解除される。この間
はパワーユニット20より電源がリセット信号発生回路
10および複数の被リセット回路を含む各構成回路に供
給されている。
回路10に、被リセット回路をリセットせよというリセ
ット命令信号が入力されると、複数の被リセット回路3
01、302、・・・、30Xをリセットするリセット
信号を、各被リセット回路に対して共通に分配して出力
する。すなわち、各被リセット回路は同一のリセット信
号を受信して、同一のタイミングでリセットがかかりは
じめ、同一タイミングでリセットが解除される。この間
はパワーユニット20より電源がリセット信号発生回路
10および複数の被リセット回路を含む各構成回路に供
給されている。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、複数の被リセット回路に対して同一の
リセット信号が同時に入力され、リセットがかかりはじ
めるとともに、同時にリセット解除が行われるために、
被リセット回路の回路規模が大きく消費電流も非常に大
きいものである場合や、被リセット回路がリセット状態
時にはできるだけ低消費電流となるような制御回路が組
み込まれていて、リセット解除後は大消費電流が流れ始
めるようなものである場合には、リセット解除時に各被
リセット回路が一斉に動作開始した瞬間、電源が電流を
供給しきれず、電源不安定となり、回路動作不安定、ひ
いては装置動作不安定となってしまうという不都合があ
った。また、これを解決するためには電源容量の十分大
きなパワーユニットが必要となり、装置が大型化してし
まうという問題点があった。
来例においては、複数の被リセット回路に対して同一の
リセット信号が同時に入力され、リセットがかかりはじ
めるとともに、同時にリセット解除が行われるために、
被リセット回路の回路規模が大きく消費電流も非常に大
きいものである場合や、被リセット回路がリセット状態
時にはできるだけ低消費電流となるような制御回路が組
み込まれていて、リセット解除後は大消費電流が流れ始
めるようなものである場合には、リセット解除時に各被
リセット回路が一斉に動作開始した瞬間、電源が電流を
供給しきれず、電源不安定となり、回路動作不安定、ひ
いては装置動作不安定となってしまうという不都合があ
った。また、これを解決するためには電源容量の十分大
きなパワーユニットが必要となり、装置が大型化してし
まうという問題点があった。
【0005】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにリセット時の電源変動による装
置動作不安定を極小化し、かつ電源に対する負荷を軽減
して電源容量を小さくし、電源の小型化、装置の小型化
を図ることができる伝送装置のリセット制御方式を提供
することにある。
不都合を改善し、とくにリセット時の電源変動による装
置動作不安定を極小化し、かつ電源に対する負荷を軽減
して電源容量を小さくし、電源の小型化、装置の小型化
を図ることができる伝送装置のリセット制御方式を提供
することにある。
【0006】
【課題を解決するための手段】そこで、本発明では、装
置内各構成回路に電源を供給するパワーユニットと、装
置立ち上げ時あるいは運用開始時等にリセットを必要と
する複数の被リセット回路と、各被リセット回路毎にリ
セット信号を送出するリセット信号発生回路を有し、前
記リセット信号発生回路は、各被リセット回路に同時に
あるいはある時間ずつずらせて徐々にリセット信号を出
力し、被リセット回路のリセット完了後、被リセット回
路毎に送出していたリセット信号を被リセット回路毎、
あるいはあるまとまった被リセット回路の単位毎に、時
間をずらせて徐々に解除していき、全部の被リセット回
路のリセット解除が終了した後に、一斉に運用状態には
いるという方式を採っている。これによって前述した目
的を達成しようとするものである。
置内各構成回路に電源を供給するパワーユニットと、装
置立ち上げ時あるいは運用開始時等にリセットを必要と
する複数の被リセット回路と、各被リセット回路毎にリ
セット信号を送出するリセット信号発生回路を有し、前
記リセット信号発生回路は、各被リセット回路に同時に
あるいはある時間ずつずらせて徐々にリセット信号を出
力し、被リセット回路のリセット完了後、被リセット回
路毎に送出していたリセット信号を被リセット回路毎、
あるいはあるまとまった被リセット回路の単位毎に、時
間をずらせて徐々に解除していき、全部の被リセット回
路のリセット解除が終了した後に、一斉に運用状態には
いるという方式を採っている。これによって前述した目
的を達成しようとするものである。
【0007】
【作用】リセット信号発生回路は、リセット命令信号を
上位から受信すると、パルス状のリセット信号を各被リ
セット回路に同時にあるいはある時間間隔をもって出力
し始める。このリセット信号は、被リセット回路毎に別
々の信号線で出力され、そのパルス幅はリセット開始時
点での電源変動によるリセット動作の不安定が落ち着
き、被リセット回路が完全にリセットされる程度以上の
長いものとし、かつパルス幅を目的の被リセット回路ご
とに異なった長さのものである。またこのパルス幅の時
間差は一つの被リセット回路のリセットが解除されたと
きの電源変動が落ち着く程度の長さ以上である。最長の
リセットパルスが終了し、その最後の被リセット回路の
リセットが解除されて、その解除による電源変動が落ち
着いた時点で装置運用が開始される。
上位から受信すると、パルス状のリセット信号を各被リ
セット回路に同時にあるいはある時間間隔をもって出力
し始める。このリセット信号は、被リセット回路毎に別
々の信号線で出力され、そのパルス幅はリセット開始時
点での電源変動によるリセット動作の不安定が落ち着
き、被リセット回路が完全にリセットされる程度以上の
長いものとし、かつパルス幅を目的の被リセット回路ご
とに異なった長さのものである。またこのパルス幅の時
間差は一つの被リセット回路のリセットが解除されたと
きの電源変動が落ち着く程度の長さ以上である。最長の
リセットパルスが終了し、その最後の被リセット回路の
リセットが解除されて、その解除による電源変動が落ち
着いた時点で装置運用が開始される。
【0008】
【発明の実施例】以下、本発明の一実施例を図1ないし
図3に基づいて説明する。
図3に基づいて説明する。
【0009】図1の実施例は、装置内各構成回路に電源
を供給するパワーユニット20と、装置立ち上げ時ある
いは運用開始時等にリセットを必要とする複数の被リセ
ット回路301、302、・・・、30Xと、各被リセ
ット回路毎にリセット信号を発生するリセット信号発生
回路10とから構成されている。
を供給するパワーユニット20と、装置立ち上げ時ある
いは運用開始時等にリセットを必要とする複数の被リセ
ット回路301、302、・・・、30Xと、各被リセ
ット回路毎にリセット信号を発生するリセット信号発生
回路10とから構成されている。
【0010】次に、本実施例の第1の動作について図2
を用いて説明する。
を用いて説明する。
【0011】パワーユニット20から装置を構成する各
回路要素に電源が供給され、リセット信号発生回路10
や、複数の被リセット回路301、302、・・・、3
0Xにも電源が供給されている。
回路要素に電源が供給され、リセット信号発生回路10
や、複数の被リセット回路301、302、・・・、3
0Xにも電源が供給されている。
【0012】リセット信号発生回路10は、リセット命
令信号を上位から受信すると、パルス状のリセット信号
を第1の被リセット回路301と、第2の被リセット回
路302と、・・・、第Xの被リセット回路30Xに同
時に出力し始める。
令信号を上位から受信すると、パルス状のリセット信号
を第1の被リセット回路301と、第2の被リセット回
路302と、・・・、第Xの被リセット回路30Xに同
時に出力し始める。
【0013】ここで、このリセット信号は、被リセット
回路毎に別々の信号線で出力され、そのパルス幅は、リ
セット開始時点での電源変動によるリセット動作の不安
定さがなくなり被リセット回路が完全にリセットされる
以上の長さであり、かつ目的の被リセット回路ごとに異
なった長さを有する。またこのパルス幅の時間差は一つ
の被リセット回路のリセットが解除されたときの電源変
動が落ち着く程度の長さ以上である。
回路毎に別々の信号線で出力され、そのパルス幅は、リ
セット開始時点での電源変動によるリセット動作の不安
定さがなくなり被リセット回路が完全にリセットされる
以上の長さであり、かつ目的の被リセット回路ごとに異
なった長さを有する。またこのパルス幅の時間差は一つ
の被リセット回路のリセットが解除されたときの電源変
動が落ち着く程度の長さ以上である。
【0014】最長のリセットパルスが終了し、その最後
の被リセット回路のリセットが解除されて、その解除に
よる電源変動が落ち着いた時点で装置運用が開始され
る。
の被リセット回路のリセットが解除されて、その解除に
よる電源変動が落ち着いた時点で装置運用が開始され
る。
【0015】次に、本実施例の第2の動作について図3
を用いて説明する。
を用いて説明する。
【0016】パワーユニット20から装置を構成する各
回路要素に電源が供給され、リセット信号発生回路10
や、複数の被リセット回路301、302、・・・、3
0Xにも電源が供給されている。
回路要素に電源が供給され、リセット信号発生回路10
や、複数の被リセット回路301、302、・・・、3
0Xにも電源が供給されている。
【0017】リセット信号発生回路10は、リセット命
令信号を上位から受信すると、パルス状のリセット信号
を第1の被リセット回路301に出力し始める。さら
に、ある一定時間経過後、リセット信号発生回路10
は、リセット信号を第2の被リセット回路302に出力
し始める。このように、リセット信号発生回路10は、
各被リセット回路毎に順番にある時間間隔を置いてリセ
ット信号を出力し始める。この時間間隔としては電源変
動がおさまる時間がとられる。
令信号を上位から受信すると、パルス状のリセット信号
を第1の被リセット回路301に出力し始める。さら
に、ある一定時間経過後、リセット信号発生回路10
は、リセット信号を第2の被リセット回路302に出力
し始める。このように、リセット信号発生回路10は、
各被リセット回路毎に順番にある時間間隔を置いてリセ
ット信号を出力し始める。この時間間隔としては電源変
動がおさまる時間がとられる。
【0018】ここで、このリセット信号は、被リセット
回路毎に別々の信号線で出力され、そのパルス幅は、リ
セット開始時点での電源変動によるリセット動作の不安
定さがなくなり、被リセット回路が完全にリセットされ
る以上の長さであり、かつ目的の被リセット回路ごとに
異なった長さを有する。またこのパルス幅の時間差は一
つの被リセット回路のリセットが解除されたときの電源
変動が落ち着く程度の長さ以上である。
回路毎に別々の信号線で出力され、そのパルス幅は、リ
セット開始時点での電源変動によるリセット動作の不安
定さがなくなり、被リセット回路が完全にリセットされ
る以上の長さであり、かつ目的の被リセット回路ごとに
異なった長さを有する。またこのパルス幅の時間差は一
つの被リセット回路のリセットが解除されたときの電源
変動が落ち着く程度の長さ以上である。
【0019】最長のリセットパルスが終了し、その最後
の被リセット回路のリセットが解除されて、その解除に
よる電源変動が落ち着いた時点で装置運用が開始され
る。
の被リセット回路のリセットが解除されて、その解除に
よる電源変動が落ち着いた時点で装置運用が開始され
る。
【0020】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、被リセット回路ごとにリセット解
除時点での電源変動量が分散され、電源に対する負荷を
軽減させることができ、これがため、電源のパワーに対
する要求が厳しくなくなり、電源容量の小型化が可能と
なり、ひいては装置の小型化、軽量化を図ることができ
るという従来にない優れた伝送装置のリセット制御方式
を提供することができる。
ので、これによると、被リセット回路ごとにリセット解
除時点での電源変動量が分散され、電源に対する負荷を
軽減させることができ、これがため、電源のパワーに対
する要求が厳しくなくなり、電源容量の小型化が可能と
なり、ひいては装置の小型化、軽量化を図ることができ
るという従来にない優れた伝送装置のリセット制御方式
を提供することができる。
【図1】本発明の一実施例を示した構成図である。
【図2】図1における第1のリセット信号波形図であ
る。
る。
【図3】図1における第2のリセット信号波形図であ
る。
る。
【図4】従来例を示した構成図である。
10 リセット信号発生回路 20 パワーユニット 301 第1の被リセット回路 302 第2の被リセット回路 30X 第Xの被リセット回路
Claims (2)
- 【請求項1】 装置内各構成回路に電源を供給するパワ
ーユニットと、装置立ち上げ時あるいは運用開始時等に
リセットを必要とする複数の被リセット回路と、各被リ
セット回路毎にリセット信号を送出するリセット信号発
生回路を有し、前記リセット信号発生回路は、各被リセ
ット回路に同時にリセット信号を出力し、被リセット回
路のリセット完了後、被リセット回路毎に送出していた
リセット信号をあるまとまった被リセット回路毎に、時
間をずらせて徐々に解除していき、全部の被リセット回
路のリセット解除が終了した後に、一斉に運用状態には
いることを特徴とする伝送装置のリセット制御方式。 - 【請求項2】 装置内各構成回路に電源を供給するパワ
ーユニットと、装置立ち上げ時あるいは運用開始時等に
リセットを必要とする複数の被リセット回路と、各被リ
セット回路毎にリセット信号を送出するリセット信号発
生回路を有し、前記リセット信号発生回路は、各被リセ
ット回路にある時間ずつずらせて徐々にリセット信号を
出力し、被リセット回路のリセット完了後、被リセット
回路毎に送出していたリセット信号をあるまとまった被
リセット回路毎に、時間をずらせて徐々に解除してい
き、全部の被リセット回路のリセット解除が終了した後
に、一斉に運用状態にはいることを特徴とする伝送装置
のリセット制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273153A JPH0588786A (ja) | 1991-09-25 | 1991-09-25 | 伝送装置のリセツト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273153A JPH0588786A (ja) | 1991-09-25 | 1991-09-25 | 伝送装置のリセツト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588786A true JPH0588786A (ja) | 1993-04-09 |
Family
ID=17523853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273153A Pending JPH0588786A (ja) | 1991-09-25 | 1991-09-25 | 伝送装置のリセツト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588786A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
| JP2009223677A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Retail Systems Co Ltd | 自動販売機 |
| JP2009251738A (ja) * | 2008-04-02 | 2009-10-29 | Ricoh Co Ltd | データ転送装置及びその初期化方法、並びに画像形成装置 |
| JP2018099244A (ja) * | 2016-12-20 | 2018-06-28 | 株式会社平和 | 遊技機 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129316A (ja) * | 1987-11-16 | 1989-05-22 | Nec Home Electron Ltd | リセット装置 |
| JPH02166505A (ja) * | 1988-12-21 | 1990-06-27 | Tokyo Electron Ltd | 制御システムおよび処理装置 |
| JPH03135614A (ja) * | 1989-10-20 | 1991-06-10 | Matsushita Electric Ind Co Ltd | リセット制御装置 |
-
1991
- 1991-09-25 JP JP3273153A patent/JPH0588786A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129316A (ja) * | 1987-11-16 | 1989-05-22 | Nec Home Electron Ltd | リセット装置 |
| JPH02166505A (ja) * | 1988-12-21 | 1990-06-27 | Tokyo Electron Ltd | 制御システムおよび処理装置 |
| JPH03135614A (ja) * | 1989-10-20 | 1991-06-10 | Matsushita Electric Ind Co Ltd | リセット制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149138A (ja) * | 2007-03-19 | 2007-06-14 | Renesas Technology Corp | 不揮発性メモリ装置 |
| JP2009223677A (ja) * | 2008-03-17 | 2009-10-01 | Fuji Electric Retail Systems Co Ltd | 自動販売機 |
| JP2009251738A (ja) * | 2008-04-02 | 2009-10-29 | Ricoh Co Ltd | データ転送装置及びその初期化方法、並びに画像形成装置 |
| JP2018099244A (ja) * | 2016-12-20 | 2018-06-28 | 株式会社平和 | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |