JPH0590195A - Manufacture of semiconductor device - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、コンタクト孔を介して
配線層とゲート電極とが電気的に接続された半導体装置
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a wiring layer and a gate electrode are electrically connected via a contact hole.
【０００２】[0002]
【従来の技術】図９乃至図１１は、従来の半導体装置の
製造方法を工程順に示す断面図である。9 to 11 are sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps.
【０００３】先ず、図９に示すように、半導体基板２１
上にゲート酸化膜２２を介してゲート電極２３を例えば
約2000Åの厚さで形成し、このゲート電極２３の側部に
サイドウォール２４を例えば約2000Åの厚さで形成す
る。その後、半導体基板２１の全面に、ＣＶＤ（Chemic
al VaporDeposition ）法を使用して、層間絶縁膜とし
て例えばシリコン酸化膜２６を約1000Åの厚さに形成す
る。First, as shown in FIG. 9, a semiconductor substrate 21
A gate electrode 23 having a thickness of, for example, about 2000Å is formed on the gate oxide film 22, and a sidewall 24 is formed on a side portion of the gate electrode 23 with a thickness of, for example, about 2000Å. After that, the CVD (Chemic
Al Vapor Deposition) method is used to form, for example, a silicon oxide film 26 as an interlayer insulating film to a thickness of about 1000 Å.
【０００４】次に、図１０に示すように、シリコン酸化
膜２６上にフォトレジスト２７を選択的に形成し、この
フォトレジスト２７をマスクとしシリコン酸化膜２６を
エッチングして、コンタクト孔２８を形成する。その
後、フォトレジスト２７を除去する。Next, as shown in FIG. 10, a photoresist 27 is selectively formed on the silicon oxide film 26, and the silicon oxide film 26 is etched using the photoresist 27 as a mask to form a contact hole 28. To do. Then, the photoresist 27 is removed.
【０００５】次に、図１１に示すように、例えばスパッ
タ法により全面にアルミニウム膜を形成した後、このア
ルミニウム膜を所定の形状にパターニングして引き出し
電極３０を得る。このようにして半導体装置が完成す
る。Next, as shown in FIG. 11, an aluminum film is formed on the entire surface by, eg, sputtering, and then the aluminum film is patterned into a predetermined shape to obtain a lead electrode 30. In this way, the semiconductor device is completed.
【０００６】ところで、図１２に示すように、ゲート電
極２３の幅とコンタクト孔２８の幅とを同一にしようと
した場合に、図１３に示すようにコンタクト孔２８形成
時にマスクの位置ずれにより重ね合わせ誤差２９が発生
すると、コンタクト孔２８がゲート酸化膜２２に到達し
てしまう。このため、引き出し電極３０と半導体基板２
１とがコンタクト孔２８を介して電気的に接続されてし
まう虞れがある。By the way, as shown in FIG. 12, when the width of the gate electrode 23 and the width of the contact hole 28 are made to be the same, as shown in FIG. When the alignment error 29 occurs, the contact hole 28 reaches the gate oxide film 22. Therefore, the extraction electrode 30 and the semiconductor substrate 2
1 may be electrically connected to each other via the contact hole 28.
【０００７】これを回避するために、従来は、通常、図
１４（ａ），（ｂ）に夫々平面図及び断面図を示すよう
に、重ね合わせ誤差を考慮して、ゲート電極２３の幅を
コンタクト孔２８の開口部の幅よりも重ね合わせ誤差分
以上大きく形成している。これにより、重ね合わせ誤差
が発生してコンタクト孔２８の位置がずれても、半導体
基板２１と引き出し電極３０とが電気的に接続されるこ
とを回避できる。In order to avoid this, conventionally, as shown in the plan view and the cross-sectional view of FIGS. 14 (a) and 14 (b), respectively, the width of the gate electrode 23 is usually set in consideration of the overlay error. The width of the contact hole 28 is larger than the width of the opening by an amount corresponding to the overlay error. As a result, even if an overlay error occurs and the position of the contact hole 28 shifts, it is possible to avoid electrically connecting the semiconductor substrate 21 and the lead electrode 30.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法においては、コンタクト
孔形成時の重ね合わせ誤差を考慮して、ゲート電極の幅
をコンタクト孔の幅よりも少なくとも重ね合わせ誤差分
以上大きくする必要があるため、ゲート電極の面積が大
きくなって、半導体装置の高集積化を阻害するという欠
点がある。However, in the above-described conventional method for manufacturing a semiconductor device, the width of the gate electrode is at least overlapped with the width of the contact hole in consideration of the overlay error when forming the contact hole. Since it is necessary to increase the size by an error or more, the area of the gate electrode becomes large, which has a drawback of hindering high integration of the semiconductor device.
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、コンタクト孔形成時に重ね合わせ誤差が発
生しても、引き出し電極と半導体基板とが電気的に接続
されることを回避できると共に、より一層の高集積化が
可能な半導体装置の製造方法を提供することを目的とす
る。The present invention has been made in view of the above problems. It is possible to prevent the lead electrode and the semiconductor substrate from being electrically connected to each other even if an overlay error occurs when the contact hole is formed. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of achieving higher integration.
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に第１の絶縁膜を介してゲ
ート電極及び第２の絶縁膜により構成される積層体を所
定のゲート電極パターンで形成する工程と、この積層体
の側部にサイドウォールを形成する工程と、前記第２の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成す
る工程と、フォトレジスト法を利用して前記第３の絶縁
膜の表面から前記ゲート電極の表面に到達するコンタク
ト孔を形成する工程とを有することを特徴とする。According to a method of manufacturing a semiconductor device according to the present invention, a laminated body composed of a gate electrode and a second insulating film is formed on a semiconductor substrate with a first insulating film interposed therebetween. A step of forming an electrode pattern, a step of forming a sidewall on a side portion of the laminated body, a step of removing the second insulating film, a step of forming a third insulating film on the entire surface, and a photoresist Forming a contact hole from the surface of the third insulating film to the surface of the gate electrode by using a method.
【００１１】[0011]
【作用】本発明においては、半導体基板上に第１の絶縁
膜を介してゲート電極及び第２の絶縁膜の積層体を所定
のゲート電極パターンで形成した後、この積層体の側部
にサイドウォールを形成する。その後、前記第２の絶縁
膜を除去し、全面に第３の絶縁膜を形成する。従って、
ゲート電極の側部には、絶縁膜（サイドウォール＋第３
の絶縁膜）が厚く形成される。このため、コンタクト孔
形成時に重ね合わせ誤差が発生しても、エッチングマー
ジンが大きく、コンタクト孔が半導体基板表面に到達す
ることを回避できる。これにより、ゲート電極幅をコン
タクト孔の幅と同一寸法に設計することができて、半導
体装置のより一層の高集積化が可能になる。According to the present invention, after a laminated body of a gate electrode and a second insulating film is formed on a semiconductor substrate with a predetermined gate electrode pattern via a first insulating film, a side surface of the laminated body is provided with a side surface. Form a wall. Then, the second insulating film is removed and a third insulating film is formed on the entire surface. Therefore,
An insulating film (sidewall + third part) is formed on the side of the gate electrode.
Thick insulating film). Therefore, even if an overlay error occurs when the contact hole is formed, the etching margin is large and it is possible to prevent the contact hole from reaching the surface of the semiconductor substrate. As a result, the width of the gate electrode can be designed to be the same as the width of the contact hole, and the semiconductor device can be highly integrated.
【００１２】[0012]
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００１３】図１乃至図４は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。1 to 4 are sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【００１４】先ず、図１に示すように、半導体基板１上
にゲート酸化膜２を例えば約 200Åの厚さで形成する。
そして、このゲート酸化膜２上に、ゲート電極３及びシ
リコン窒化膜４を例えばいずれも約2000Åの厚さで所定
のパターンに形成する。その後、このゲート電極３及び
シリコン窒化膜４の積層体の側部にシリコン酸化膜から
なるサイドウォール５を例えば約2000Åの厚さで形成す
る。なお、このサイドウォール５の高さは、ゲート電極
３及びシリコン窒化膜４の厚さがいずれも約2000Åであ
るとすると、約4000Åとなる。First, as shown in FIG. 1, a gate oxide film 2 is formed on a semiconductor substrate 1 to a thickness of, for example, about 200Å.
Then, the gate electrode 3 and the silicon nitride film 4 are formed in a predetermined pattern on the gate oxide film 2 with a thickness of about 2000 Å, for example. After that, a sidewall 5 made of a silicon oxide film is formed on a side portion of the stacked body of the gate electrode 3 and the silicon nitride film 4 to have a thickness of, for example, about 2000Å. The height of the side wall 5 is about 4000 Å when the thicknesses of the gate electrode 3 and the silicon nitride film 4 are both about 2000 Å.
【００１５】次に、図２に示すように、シリコン窒化膜
４をエッチング除去し、その後ＣＤＶ法により、基板の
全面に層間絶縁膜として例えばシリコン酸化膜６を約10
00Åの厚さで形成する。Next, as shown in FIG. 2, the silicon nitride film 4 is removed by etching, and then, for example, a silicon oxide film 6 as an interlayer insulating film is formed on the entire surface of the substrate by the CDV method to a thickness of about 10.
Form with a thickness of 00Å.
【００１６】次に、図３に示すように、シリコン酸化膜
６上にフォトレジスト７を所定のパターンで形成し、こ
のフォトレジスト７をマスクとしてシリコン酸化膜６に
対し異方性エッチングを施す。これにより、シリコン酸
化膜６の表面からゲート電極３に到達するコンタクト孔
８を形成する。その後、フォトレジスト７を除去する。
なお、図３において、コンタクト孔８は、重ね合わせ誤
差９だけずれている状態で図示している。また、コンタ
クト孔形成時のエッチング量は、シリコン酸化膜６の厚
さ（約1000Å）以上であり、且つ、シリコン酸化膜６の
厚さとサイドウォール５の高さとの和（即ち、約5000
Å）以下にする必要がある。Next, as shown in FIG. 3, a photoresist 7 is formed on the silicon oxide film 6 in a predetermined pattern, and the silicon oxide film 6 is anisotropically etched using the photoresist 7 as a mask. As a result, the contact hole 8 reaching the gate electrode 3 from the surface of the silicon oxide film 6 is formed. Then, the photoresist 7 is removed.
Note that, in FIG. 3, the contact holes 8 are illustrated in a state of being displaced by an overlay error 9. Further, the etching amount at the time of forming the contact hole is not less than the thickness of the silicon oxide film 6 (about 1000Å), and the sum of the thickness of the silicon oxide film 6 and the height of the sidewall 5 (that is, about 5000).
Å) It must be below.
【００１７】次いで、図４に示すように、スパッタ法に
より全面に例えばアルミニウム膜を形成し、このアルミ
ニウム膜をパターニングして引き出し電極１０を得る。
このようにして、半導体装置が完成する。Next, as shown in FIG. 4, for example, an aluminum film is formed on the entire surface by a sputtering method, and the aluminum film is patterned to obtain the extraction electrode 10.
In this way, the semiconductor device is completed.
【００１８】本実施例によれば、サイドウォール５がゲ
ート電極３よりもシリコン窒化膜４の分だけ突出して形
成されているため、コンタクト孔８を形成する際に、重
ね合わせ誤差によりコンタクト孔がゲート電極からずれ
ても、縦方向のエッチングマージンが大きく、コンタク
ト孔が半導体基板表面に到達することを回避できる。従
って、本実施例においては、図１２に示すように、ゲー
ト電極とコンタクト孔とを同一幅の設計寸法で設計する
ことができる。これにより、半導体装置を高集積化する
ことができる。According to the present embodiment, since the side wall 5 is formed so as to protrude from the gate electrode 3 by the amount corresponding to the silicon nitride film 4, when the contact hole 8 is formed, the contact hole is formed due to an overlay error. Even if it deviates from the gate electrode, the etching margin in the vertical direction is large, and the contact hole can be prevented from reaching the surface of the semiconductor substrate. Therefore, in this embodiment, as shown in FIG. 12, the gate electrode and the contact hole can be designed with the same design width. As a result, the semiconductor device can be highly integrated.
【００１９】図５乃至図８は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。5 to 8 are sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps.
【００２０】先ず、第１の実施例と同様にして、図３に
示す工程まで実施する。その後、図５に示すように、Ｃ
ＶＤ法により例えばポリシリコン膜を約1000Åの厚さで
全面に形成し、このポリシリコン膜をパターニングして
埋め込み引き出し電極１１を形成する。この埋め込み引
き出し電極１１は、ゲート電極３と電気的にオーミック
接続される。First, similar to the first embodiment, the steps shown in FIG. 3 are performed. Then, as shown in FIG.
For example, a polysilicon film having a thickness of about 1000 Å is formed on the entire surface by the VD method, and the polysilicon film is patterned to form a buried lead electrode 11. The embedded lead electrode 11 is electrically ohmic-connected to the gate electrode 3.
【００２１】次に、図６に示すように、ＣＶＤ法によ
り、全面にシリコン酸化膜１２を約1000Åの厚さで形成
した後、ＣＶＤ法により層間平坦膜１３としてのＢＰＳ
Ｇ膜を約5000Åの厚さで形成する。そして、リフロー処
理として、例えば窒素雰囲気中にて約 900℃の温度で例
えば30分間熱処理する。Next, as shown in FIG. 6, a silicon oxide film 12 is formed on the entire surface by the CVD method to a thickness of about 1000 Å, and then the BPS as the interlayer flat film 13 is formed by the CVD method.
A G film is formed with a thickness of about 5000Å. Then, as the reflow treatment, for example, heat treatment is performed for 30 minutes at a temperature of about 900 ° C. in a nitrogen atmosphere.
【００２２】次に、図７に示すように、層間平坦膜１３
上にフォトレジスト７ａを選択的に形成し、このフォト
レジスト７ａをマスクとして層間平坦膜１３及びシリコ
ン酸化膜１２をエッチングする。これにより、層間平坦
膜１３の表面から埋め込み引き出し電極１１の表面に到
達するコンタクト孔１４を形成する。その後、フォトレ
ジスト７ａを除去する。なお、埋め込み引き出し電極１
１は、コンタクト孔１４よりも少なくとも重ね合わせ誤
差分以上大きくパターニングされている必要がある。Next, as shown in FIG. 7, the interlayer flat film 13 is formed.
A photoresist 7a is selectively formed thereon, and the interlayer flat film 13 and the silicon oxide film 12 are etched by using the photoresist 7a as a mask. As a result, the contact hole 14 reaching from the surface of the interlayer flat film 13 to the surface of the buried lead electrode 11 is formed. Then, the photoresist 7a is removed. In addition, the embedded extraction electrode 1
1 needs to be patterned larger than the contact hole 14 by at least the overlay error.
【００２３】次いで、図８に示すように、例えばスパッ
タ法によりアルミニウム膜を形成し、このアルミニウム
膜をパターニングして引き出し電極１０ａを得る。Next, as shown in FIG. 8, an aluminum film is formed by, for example, a sputtering method, and the aluminum film is patterned to obtain the extraction electrode 10a.
【００２４】本実施例においては、第１の実施例と同様
の効果を得ることができるのに加えて、埋め込み引き出
し電極１１とゲート電極３とをオーミック接続できると
いう効果を得ることができる。In this embodiment, the same effect as that of the first embodiment can be obtained, and in addition, the effect that the buried lead electrode 11 and the gate electrode 3 can be ohmic-connected can be obtained.
【００２５】[0025]
【発明の効果】以上説明したように本発明においては、
ゲート電極及び第２の絶縁膜により構成される積層体の
側部にサイドウォールを形成し、前記第２の絶縁膜を除
去した後、全面に第３の絶縁膜を形成するから、配線層
とゲート絶縁膜とを電気的に接続するためのコンタクト
孔形成時に重ね合わせ誤差が発生しても、配線層と半導
体基板とが電気的に接続されてしまうことを回避でき
る。従って、ゲート電極の幅をコンタクト孔の幅とを同
一寸法に設計することができて、半導体装置を従来に比
してより一層高集積化することができる。As described above, according to the present invention,
A side wall is formed on a side portion of the stacked body formed of the gate electrode and the second insulating film, the second insulating film is removed, and then the third insulating film is formed on the entire surface. Even if an overlay error occurs at the time of forming a contact hole for electrically connecting to the gate insulating film, it is possible to avoid electrically connecting the wiring layer and the semiconductor substrate. Therefore, the width of the gate electrode can be designed to be the same as the width of the contact hole, and the semiconductor device can be highly integrated as compared with the conventional one.
【図１】本発明の第１の実施例に係る半導体装置の製造
方法の一工程を示す断面図である。FIG. 1 is a cross-sectional view showing one step in a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 2 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the first embodiment, similarly.
【図３】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 3 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the first embodiment, similarly.
【図４】同じく第１の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 4 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the first embodiment.
【図５】本発明の第２の実施例に係る半導体装置の製造
方法の一工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step in the semiconductor device manufacturing method of the second embodiment of the present invention.
【図６】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the second embodiment.
【図７】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 7 is a sectional view showing a step of the method of manufacturing the semiconductor device according to the second embodiment of the same.
【図８】同じく第２の実施例に係る半導体装置の製造方
法の一工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of the method of manufacturing the semiconductor device according to the second embodiment.
【図９】従来の半導体装置の製造方法の一工程を示す断
面図である。FIG. 9 is a cross-sectional view showing a step in the conventional method for manufacturing a semiconductor device.
【図１０】同じく従来の半導体装置の製造方法の一工程
を示す断面図である。FIG. 10 is a cross-sectional view showing a step of the same conventional semiconductor device manufacturing method.
【図１１】同じく従来の半導体装置の製造方法の一工程
を示す断面図である。FIG. 11 is a cross-sectional view showing a step of the same manufacturing method of the conventional semiconductor device.
【図１２】ゲート電極の幅とコンタクト孔の幅とを同一
にした場合の半導体装置を示す断面図である。FIG. 12 is a cross-sectional view showing a semiconductor device when the width of a gate electrode and the width of a contact hole are the same.
【図１３】ゲート電極の幅とコンタクト孔の幅とを同一
にした場合に発生する従来の半導体装置の製造方法の問
題点を示す断面図である。FIG. 13 is a cross-sectional view showing a problem in the conventional method for manufacturing a semiconductor device, which occurs when the width of the gate electrode and the width of the contact hole are the same.
【図１４】（ａ）は重ね合わせ誤差を考慮して従来の半
導体装置の製造方法により製造された半導体装置を示す
平面図、（ｂ）は同じくその断面図である。14A is a plan view showing a semiconductor device manufactured by a conventional method for manufacturing a semiconductor device in consideration of an overlay error, and FIG. 14B is a sectional view thereof.
１，２１；半導体基板 ２，２２；ゲート酸化膜 ３，２３；ゲート電極 ４；シリコン窒化膜 ５，２５；サイドウォール ６，１２，２６；シリコン酸化膜 ７，７ａ，２７；フォトレジスト ８，２８；コンタクト孔 １０，１０ａ，３０；引き出し電極 １１；埋め込み引き出し電極 １３；層間平坦膜 1, 21; semiconductor substrate 2, 22; gate oxide film 3, 23; gate electrode 4; silicon nitride film 5, 25; sidewalls 6, 12, 26; silicon oxide film 7, 7a, 27; photoresist 8, 28 Contact hole 10, 10a, 30; extraction electrode 11; embedded extraction electrode 13; flat interlayer film
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Claims (1)
ート電極及び第２の絶縁膜により構成される積層体を所
定のゲート電極パターンで形成する工程と、この積層体
の側部にサイドウォールを形成する工程と、前記第２の
絶縁膜を除去する工程と、全面に第３の絶縁膜を形成す
る工程と、フォトレジスト法を利用して前記第３の絶縁
膜の表面から前記ゲート電極の表面に到達するコンタク
ト孔を形成する工程とを有することを特徴とする半導体
装置の製造方法。1. A step of forming a laminated body composed of a gate electrode and a second insulating film with a predetermined gate electrode pattern on a semiconductor substrate with a first insulating film interposed between the laminated body and a side portion of the laminated body. A step of forming a sidewall, a step of removing the second insulating film, a step of forming a third insulating film on the entire surface, and a step of forming a third insulating film from the surface of the third insulating film using a photoresist method. And a step of forming a contact hole reaching the surface of the gate electrode.
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| JPH0590195A true JPH0590195A (en) | 1993-04-09 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1991
- 1991-09-25 JP JP03274837A patent/JP3112036B2/en not_active Expired - Fee Related
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| US5664552A (en) * | 1995-04-05 | 1997-09-09 | Western Arms | Gas pressure accumulating and supplying device for use in model guns |
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