JPH0590284A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH0590284A JPH0590284A JP3251718A JP25171891A JPH0590284A JP H0590284 A JPH0590284 A JP H0590284A JP 3251718 A JP3251718 A JP 3251718A JP 25171891 A JP25171891 A JP 25171891A JP H0590284 A JPH0590284 A JP H0590284A
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- Japan
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- base layer
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Abstract
(57)【要約】 （修正有）
【目的】 高い直流電流増幅率と、高い高速動作特性が
得られる、横型バイポーラトランジスタ構造を提供す
る。 【構成】 高濃度のｎ型エミッタ層と高濃度のｐ型外部
ベース層を、絶縁膜等を介して分離した構造とし、エミ
ッタ、コレクタ接合の少なくとも一方をヘテロ接合とし
て、内部ベース層の中央部を外部ベース層に近い周辺部
に比べて、バンドギャップの小さい組成とした。 【効果】 エミッタ層の周辺部から高濃度ベース領域に
注入される電子数を低減し、ヘテロベース層中の電界に
よってコレクタ層へ到達する電子数を増加させる。ベー
ス層中央部でのバンドギャップが、真性ベース周辺より
も狭い構造とすることによって、ベース層中央部での不
純物濃度を高くし、ベース抵抗を低減できる同時に、高
コレクタ電流領域まで電流集中効果の発生を抑制する。
得られる、横型バイポーラトランジスタ構造を提供す
る。 【構成】 高濃度のｎ型エミッタ層と高濃度のｐ型外部
ベース層を、絶縁膜等を介して分離した構造とし、エミ
ッタ、コレクタ接合の少なくとも一方をヘテロ接合とし
て、内部ベース層の中央部を外部ベース層に近い周辺部
に比べて、バンドギャップの小さい組成とした。 【効果】 エミッタ層の周辺部から高濃度ベース領域に
注入される電子数を低減し、ヘテロベース層中の電界に
よってコレクタ層へ到達する電子数を増加させる。ベー
ス層中央部でのバンドギャップが、真性ベース周辺より
も狭い構造とすることによって、ベース層中央部での不
純物濃度を高くし、ベース抵抗を低減できる同時に、高
コレクタ電流領域まで電流集中効果の発生を抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、広範囲の電流領域での
動作の高速化、高性能化を図った、超小型の横型バイポ
ーラトランジスタおよびヘテロ接合バイポーラトランジ
スタからなる半導体装置に関する。
動作の高速化、高性能化を図った、超小型の横型バイポ
ーラトランジスタおよびヘテロ接合バイポーラトランジ
スタからなる半導体装置に関する。
【０００２】
【従来の技術】近年、半導体技術の急速な発展にともな
って、半導体素子への高集積化、高速化の要求が高まっ
ている。このような高速化の要求に対しては、高集積化
への要求をも同時に実現しうることから、素子の微細化
による対応が主流となっている。
って、半導体素子への高集積化、高速化の要求が高まっ
ている。このような高速化の要求に対しては、高集積化
への要求をも同時に実現しうることから、素子の微細化
による対応が主流となっている。
【０００３】と同時に、ＭＯＳトランジスタにおいて
は、バルク型半導体素子の技術的な微細化限界ならびに
動作可能限界が、チャネル長で０．１μｍ近傍であると
考えられており、将来的には、液体窒素温度（７７Ｋ）
動作といった、動作温度を低温化するか、あるいは、新
たな素子構造を適用していく必要に迫られている。
は、バルク型半導体素子の技術的な微細化限界ならびに
動作可能限界が、チャネル長で０．１μｍ近傍であると
考えられており、将来的には、液体窒素温度（７７Ｋ）
動作といった、動作温度を低温化するか、あるいは、新
たな素子構造を適用していく必要に迫られている。
【０００４】バルク型半導体素子が有する、この限界を
克服する一手法として、薄膜ＳＯＩ（Silicon-On-Insul
ator）ＭＯＳトランジスタが注目されている。この構造
においては、高移動度、高ラッチアップ耐性、高ドレイ
ン耐圧といったメリットが存在し、常温動作において
も、チャネル長０．１μｍレベルの素子が高性能動作可
能という実験結果が報告されている。このような背景か
ら、バイポーラトランジスタとＭＯＳトランジスタを混
載したＢｉＣＭＯＳ素子においても、薄膜ＳＯＩ基板に
素子を形成する手法が検討され始めている。薄膜ＳＯＩ
基板にバイポーラトランジスタを形成した一例として、
図６に示すもの（1991 Symp.VLSI Tech.Digest of Tech
nical Papers, p.53, N.Higaki, et al.）がある。
克服する一手法として、薄膜ＳＯＩ（Silicon-On-Insul
ator）ＭＯＳトランジスタが注目されている。この構造
においては、高移動度、高ラッチアップ耐性、高ドレイ
ン耐圧といったメリットが存在し、常温動作において
も、チャネル長０．１μｍレベルの素子が高性能動作可
能という実験結果が報告されている。このような背景か
ら、バイポーラトランジスタとＭＯＳトランジスタを混
載したＢｉＣＭＯＳ素子においても、薄膜ＳＯＩ基板に
素子を形成する手法が検討され始めている。薄膜ＳＯＩ
基板にバイポーラトランジスタを形成した一例として、
図６に示すもの（1991 Symp.VLSI Tech.Digest of Tech
nical Papers, p.53, N.Higaki, et al.）がある。
【０００５】しかしながら図６の素子では、図７に示し
た平面図からわかるように、エミッタ領域の高濃度ｎ型
層と、外部ベース領域の高濃度ｐ型層が接した構造とな
っている。このため、エミッタ領域から注入された電子
の多くが、高濃度ｐ型領域から供給される正孔と再結合
してしまうために、図８に示したように、直流電流増幅
率が１５程度という非常に小さな値となってしまう、大
きな問題があった。
た平面図からわかるように、エミッタ領域の高濃度ｎ型
層と、外部ベース領域の高濃度ｐ型層が接した構造とな
っている。このため、エミッタ領域から注入された電子
の多くが、高濃度ｐ型領域から供給される正孔と再結合
してしまうために、図８に示したように、直流電流増幅
率が１５程度という非常に小さな値となってしまう、大
きな問題があった。
【０００６】
【発明が解決しようとする課題】上記のように、従来の
技術においては、横型バイポーラトランジスタの直流電
流増幅率に充分な値が得られないという重大な問題があ
った。
技術においては、横型バイポーラトランジスタの直流電
流増幅率に充分な値が得られないという重大な問題があ
った。
【０００７】本発明は、この点を鑑みてなされたもので
あり、高い直流電流増幅率と、高い高速動作特性が得ら
れる、横型バイポーラトランジスタ構造を提供すること
を目的とする。
あり、高い直流電流増幅率と、高い高速動作特性が得ら
れる、横型バイポーラトランジスタ構造を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明は、高濃度ｎ型エ
ミッタ層と高濃度のｐ型外部ベース層を、絶縁膜等を介
して分離した構造とし、エミッタ、コレクタ接合の少な
くとも一方をヘテロ接合として、内部ベース層の中央部
を外部ベース層に近い周辺部に比べて、バンドギャップ
の小さい組成としたことを特徴とする。例えば、歪みエ
ピタキシャル層であるＳｉＧｅ合金を用いてベース層を
構成するヘテロ接合バイポーラトランジスタにおいて、
中央部でのバンドギャップが外周部でのそれより狭くな
るようにゲルマニウム濃度分布が設定された内部ベース
層を用いる。
ミッタ層と高濃度のｐ型外部ベース層を、絶縁膜等を介
して分離した構造とし、エミッタ、コレクタ接合の少な
くとも一方をヘテロ接合として、内部ベース層の中央部
を外部ベース層に近い周辺部に比べて、バンドギャップ
の小さい組成としたことを特徴とする。例えば、歪みエ
ピタキシャル層であるＳｉＧｅ合金を用いてベース層を
構成するヘテロ接合バイポーラトランジスタにおいて、
中央部でのバンドギャップが外周部でのそれより狭くな
るようにゲルマニウム濃度分布が設定された内部ベース
層を用いる。
【０００９】
【作用】本発明によれば、エミッタ層の周辺部から高濃
度ベース領域に注入される電子数を低減し、かつ、Ｓｉ
Ｇｅ合金中の電界によって、コレクタ層へ到達する電子
数を増加させることが可能となる。これによって、従来
よりも、著しく高い直流電流増幅率を得ることが可能と
なる。またベース層中での、Ｓｉ中のＧｅ含有量を制御
して、ベース層中央部でのバンドギャップが狭い構造と
することによって、ベース層中央部での不純物濃度を高
くすることが可能となり、ベース抵抗を低減できる同時
に、高コレクタ電流領域まで電流集中効果の発生を抑制
して、高速性能の向上を達成することが可能となる。
度ベース領域に注入される電子数を低減し、かつ、Ｓｉ
Ｇｅ合金中の電界によって、コレクタ層へ到達する電子
数を増加させることが可能となる。これによって、従来
よりも、著しく高い直流電流増幅率を得ることが可能と
なる。またベース層中での、Ｓｉ中のＧｅ含有量を制御
して、ベース層中央部でのバンドギャップが狭い構造と
することによって、ベース層中央部での不純物濃度を高
くすることが可能となり、ベース抵抗を低減できる同時
に、高コレクタ電流領域まで電流集中効果の発生を抑制
して、高速性能の向上を達成することが可能となる。
【００１０】
【実施例】以下に、本発明の実施例を図面を用いて詳細
に説明する。
に説明する。
【００１１】図１は、この発明の一実施例に係わるヘテ
ロ接合バイポーラトランジスタ構造を示す平面図（図１
（ａ））および平面図中のＬ−Ｌ′断面での断面図（図
１（ｂ））である。
ロ接合バイポーラトランジスタ構造を示す平面図（図１
（ａ））および平面図中のＬ−Ｌ′断面での断面図（図
１（ｂ））である。
【００１２】図１において、シリコン原子のイオン注入
とそれに続く熱酸化、もしくは、ウェファ張り付け技術
によって、ｎ- 型シリコン層１１中にシリコン酸化膜層
１２が埋設され、その上に単結晶シリコン層が形成され
ている。さらに、素子分離のパターニングを行って素子
領域の周囲には、シリコン酸化膜が形成されている。次
に、リンのイオン注入によって低濃度ｎ型層２０が形成
されている。次いで、外部ベース層およびベース電極引
き出し部となる高濃度ｐ型層がイオン注入によって形成
された後、パターニングしたＣＶＤシリコン酸化膜と、
その側壁に残存させたシリコン窒化膜をマスクとしてゲ
ルマニウムのイオン注入が行われ、真性ベース領域とな
るＳｉＧｅ合金層２５が、真性ベース領域中央部から外
部ベース方向に向かって、ＳｉＧｅ中のＧｅ濃度が低下
するように形成されている。さらに、レジストをマスク
として、ヒ素のイオン注入によって高濃度のｎ型エミッ
タ領域２７とコレクタ領域２８が同時に形成されてい
る。この際、高濃度ｎ型エミッタ領域の真性ベース側金
属学的接合端は、ＳｉＧｅ合金層２５に接しないように
形成されている。次いで、ＣＶＤシリコン酸化膜が堆積
された後、エミッタ、ベースおよびコレクタのコンタク
トが開口され、最後にＡｌ等の金属からなるエミッタ電
極３０、ベース電極３１およびコレクタ電極３２が形成
されている。
とそれに続く熱酸化、もしくは、ウェファ張り付け技術
によって、ｎ- 型シリコン層１１中にシリコン酸化膜層
１２が埋設され、その上に単結晶シリコン層が形成され
ている。さらに、素子分離のパターニングを行って素子
領域の周囲には、シリコン酸化膜が形成されている。次
に、リンのイオン注入によって低濃度ｎ型層２０が形成
されている。次いで、外部ベース層およびベース電極引
き出し部となる高濃度ｐ型層がイオン注入によって形成
された後、パターニングしたＣＶＤシリコン酸化膜と、
その側壁に残存させたシリコン窒化膜をマスクとしてゲ
ルマニウムのイオン注入が行われ、真性ベース領域とな
るＳｉＧｅ合金層２５が、真性ベース領域中央部から外
部ベース方向に向かって、ＳｉＧｅ中のＧｅ濃度が低下
するように形成されている。さらに、レジストをマスク
として、ヒ素のイオン注入によって高濃度のｎ型エミッ
タ領域２７とコレクタ領域２８が同時に形成されてい
る。この際、高濃度ｎ型エミッタ領域の真性ベース側金
属学的接合端は、ＳｉＧｅ合金層２５に接しないように
形成されている。次いで、ＣＶＤシリコン酸化膜が堆積
された後、エミッタ、ベースおよびコレクタのコンタク
トが開口され、最後にＡｌ等の金属からなるエミッタ電
極３０、ベース電極３１およびコレクタ電極３２が形成
されている。
【００１３】次に上記構造の一製造方法を、製造工程断
面図を参照して説明する。図２〜図４の（ａ）〜（ｇ）
は、第１図の構造の具体的な製造工程を示す。まず、ｎ
- 型シリコン基板１１に対して、シリコンのイオン注入
後の酸化、もしくは、ウェファ張り付け技術を用いて、
シリコン基板１１中にシリコン酸化膜１２を埋設する。
ついで、１０００Ａ（Ａはオングストローム、以下同
様）のシリコン熱酸化膜（図示せず）を形成、剥離した
後、５００Ａの熱酸化膜１３を形成する。さらに１００
０Ａのポリシリコン膜１４、１５００Ａのシリコン窒化
膜１５、４０００Ａのポリシリコン膜１６を堆積する
（図２（ａ））。
面図を参照して説明する。図２〜図４の（ａ）〜（ｇ）
は、第１図の構造の具体的な製造工程を示す。まず、ｎ
- 型シリコン基板１１に対して、シリコンのイオン注入
後の酸化、もしくは、ウェファ張り付け技術を用いて、
シリコン基板１１中にシリコン酸化膜１２を埋設する。
ついで、１０００Ａ（Ａはオングストローム、以下同
様）のシリコン熱酸化膜（図示せず）を形成、剥離した
後、５００Ａの熱酸化膜１３を形成する。さらに１００
０Ａのポリシリコン膜１４、１５００Ａのシリコン窒化
膜１５、４０００Ａのポリシリコン膜１６を堆積する
（図２（ａ））。
【００１４】次に、フォトレジスト・マスク（図示せ
ず）を用いた反応性イオンエッチング法によって、ポリ
シリコン膜１６をエッチングした後、１０００℃で４０
０分間、水蒸気雰囲気中に晒して、１１０００Ａのシリ
コン酸化膜１７を形成する。さらに、シリコン酸化膜１
７をマスクとして、反応性イオンエッチング法によって
シリコン窒化膜１５をパターニングする（図２
（ｂ））。
ず）を用いた反応性イオンエッチング法によって、ポリ
シリコン膜１６をエッチングした後、１０００℃で４０
０分間、水蒸気雰囲気中に晒して、１１０００Ａのシリ
コン酸化膜１７を形成する。さらに、シリコン酸化膜１
７をマスクとして、反応性イオンエッチング法によって
シリコン窒化膜１５をパターニングする（図２
（ｂ））。
【００１５】次いで、ウェットエッチング法を用いてシ
リコン酸化膜１７を除去した後、１０００℃で６０分
間、窒素で希釈した酸素雰囲気に晒し、シリコン窒化膜
１５をマスクとして、６０００Ａのシリコン酸化膜１８
を形成する（図２（ｃ））。
リコン酸化膜１７を除去した後、１０００℃で６０分
間、窒素で希釈した酸素雰囲気に晒し、シリコン窒化膜
１５をマスクとして、６０００Ａのシリコン酸化膜１８
を形成する（図２（ｃ））。
【００１６】さらに、シリコン窒化膜１５を、ＣＤＥ法
を用いて除去した後、あらたにシリコン基板全面に２５
００ＡのＣＶＤシリコン酸化膜１９を堆積し、フォトレ
ジスト・マスク（図示せず）を用いた反応性イオンエッ
チング法によって、ＣＶＤシリコン酸化膜１９をパター
ニングする。次に、加速電圧１００ＫｅＶ、ドーズ量１
×１０12ｃｍ-2の条件で、全面にリンのイオン注入を行
って、低濃度ｎ型層２０を形成する中にする（図３
（ｄ））。なお、図３（ｄ）以下では、素子の主要部分
のみを拡大して示していく。また、図３（ｄ）の平面図
を図５（ａ）に示す。なお図３（ｄ）は、図５（ａ）中
のＡ−Ａ′方向の断面図である。
を用いて除去した後、あらたにシリコン基板全面に２５
００ＡのＣＶＤシリコン酸化膜１９を堆積し、フォトレ
ジスト・マスク（図示せず）を用いた反応性イオンエッ
チング法によって、ＣＶＤシリコン酸化膜１９をパター
ニングする。次に、加速電圧１００ＫｅＶ、ドーズ量１
×１０12ｃｍ-2の条件で、全面にリンのイオン注入を行
って、低濃度ｎ型層２０を形成する中にする（図３
（ｄ））。なお、図３（ｄ）以下では、素子の主要部分
のみを拡大して示していく。また、図３（ｄ）の平面図
を図５（ａ）に示す。なお図３（ｄ）は、図５（ａ）中
のＡ−Ａ′方向の断面図である。
【００１７】次に、全面に膜厚１０００Ａのシリコン窒
化膜２１を堆積した後、反応性イオンエッチング法を用
いてエッチバックして、ＣＶＤシリコン酸化膜１９の側
壁にのみ残存させる。さらに、加速電圧１５ｋｅＶ、ド
ーズ量１×１０14ｃｍ-2の条件で、全面にボロンのイオ
ン注入を行ってｐ型層２２を形成する（図３（ｅ））。
化膜２１を堆積した後、反応性イオンエッチング法を用
いてエッチバックして、ＣＶＤシリコン酸化膜１９の側
壁にのみ残存させる。さらに、加速電圧１５ｋｅＶ、ド
ーズ量１×１０14ｃｍ-2の条件で、全面にボロンのイオ
ン注入を行ってｐ型層２２を形成する（図３（ｅ））。
【００１８】さらに、シリコン窒化膜２１およびＣＶＤ
シリコン酸化膜１９を剥離した後、再度、全面にＣＶＤ
シリコン酸化膜２３、シリコン窒化膜２４を堆積して、
反応性イオンエッチング法を用いてエッチバックして、
ＣＶＤシリコン酸化膜２３の側壁にのみシリコン窒化膜
２４を残存させる。次いで、全面にゲルマニウムのイオ
ン注入を行い、ゲルマニウムを含有したＰ型層２５を形
成する（図３（ｆ））。ここで、図３（ｆ）中のＢ−
Ｂ′方向の紙面に垂直な面の断面図を図５（ｂ）に示
す。
シリコン酸化膜１９を剥離した後、再度、全面にＣＶＤ
シリコン酸化膜２３、シリコン窒化膜２４を堆積して、
反応性イオンエッチング法を用いてエッチバックして、
ＣＶＤシリコン酸化膜２３の側壁にのみシリコン窒化膜
２４を残存させる。次いで、全面にゲルマニウムのイオ
ン注入を行い、ゲルマニウムを含有したＰ型層２５を形
成する（図３（ｆ））。ここで、図３（ｆ）中のＢ−
Ｂ′方向の紙面に垂直な面の断面図を図５（ｂ）に示
す。
【００１９】次に、ＣＶＤシリコン酸化膜２３およびシ
リコン窒化膜２４を剥離して、フォトレジスト２６を塗
布、パターニングした後、加速電圧６０ｋｅＶ、ドーズ
量１×１０16ｃｍ-2の条件で、全面に砒素のイオン注入
を行って、高濃度のｎ型エミッタ層２７とコレクタ層２
８を同時に形成する（図４（ｇ））。
リコン窒化膜２４を剥離して、フォトレジスト２６を塗
布、パターニングした後、加速電圧６０ｋｅＶ、ドーズ
量１×１０16ｃｍ-2の条件で、全面に砒素のイオン注入
を行って、高濃度のｎ型エミッタ層２７とコレクタ層２
８を同時に形成する（図４（ｇ））。
【００２０】次いで、レジスト２６を剥離した後、最後
に、２０００ＡのＣＶＤシリコン膜２９を堆積し、コン
タクトを開口後、エミッタ、ベース、コレクタの各金属
電極３０、３１、３２を形成して、第１図に示したヘテ
ロ接合バイポーラトランジスタが完成する（図４
（ｈ））。以上が、本発明の構造を実現する一実施例で
ある。
に、２０００ＡのＣＶＤシリコン膜２９を堆積し、コン
タクトを開口後、エミッタ、ベース、コレクタの各金属
電極３０、３１、３２を形成して、第１図に示したヘテ
ロ接合バイポーラトランジスタが完成する（図４
（ｈ））。以上が、本発明の構造を実現する一実施例で
ある。
【００２１】
【発明の効果】以上詳細に述べてきたように、本発明に
よれば、高濃度エミッタ層から高濃度外部ベース領域に
直接的に注入される電子数を低減し、かつ、ＳｉＧｅ合
金中の電界によって、コレクタ層へ到達する電子数を増
加させることが可能となって、エミッタ注入効率を改善
することができて、直流電流増幅率の著しい向上が期待
できる。さらに、ＳＯＩ層上に堆積したＣＶＤシリコン
酸化膜の、側壁に残存させた窒化膜をマスクとするイオ
ン注入という簡単な工程のみで、真性ベース層中でのＳ
ｉ中のＧｅ含有量を制御できる。これにより、ベース層
中央部でのバンドギャップが狭い構造とすることによっ
て、ベース層中央部での不純物濃度を高くすることが可
能となって、ベース抵抗を低減できる同時に、高コレク
タ電流領域まで電流集中効果の発生を抑制して、高速性
能の向上を達成することが可能となり、超小型かつ高性
能のヘテロ接合バイポーラトランジスタを実現すること
ができる。
よれば、高濃度エミッタ層から高濃度外部ベース領域に
直接的に注入される電子数を低減し、かつ、ＳｉＧｅ合
金中の電界によって、コレクタ層へ到達する電子数を増
加させることが可能となって、エミッタ注入効率を改善
することができて、直流電流増幅率の著しい向上が期待
できる。さらに、ＳＯＩ層上に堆積したＣＶＤシリコン
酸化膜の、側壁に残存させた窒化膜をマスクとするイオ
ン注入という簡単な工程のみで、真性ベース層中でのＳ
ｉ中のＧｅ含有量を制御できる。これにより、ベース層
中央部でのバンドギャップが狭い構造とすることによっ
て、ベース層中央部での不純物濃度を高くすることが可
能となって、ベース抵抗を低減できる同時に、高コレク
タ電流領域まで電流集中効果の発生を抑制して、高速性
能の向上を達成することが可能となり、超小型かつ高性
能のヘテロ接合バイポーラトランジスタを実現すること
ができる。
【図１】 この発明の一実施例に係わるバイポーラトラ
ンジスタの構造を示す平面図および断面図。
ンジスタの構造を示す平面図および断面図。
【図２】 図１に示すバイポーラトランジスタの一製造
方法を示す工程断面図。
方法を示す工程断面図。
【図３】 図２の続きの工程を示す工程断面図。
【図４】 図３の続きの工程を示す工程断面図。
【図５】 図３（ｄ）の断面を含む構造平面図ならびに
図３（ｆ）の断面に垂直な方向の断面図。
図３（ｆ）の断面に垂直な方向の断面図。
【図６】 従来のＳＯＩ横型バイポーラトランジスタを
示す構造断面図。
示す構造断面図。
【図７】 従来のＳＯＩ横型バイポーラトランジスタを
示す構造平面図。
示す構造平面図。
【図８】 従来のＳＯＩ横型バイポーラトランジスタに
おける直流増幅率のコレクタ電流依存性。
おける直流増幅率のコレクタ電流依存性。
１１ ｎ- 型シリコン基板 １２、１３、１７、１８ シリコン熱酸化膜 １４、１６ ポリシリコン膜 １５、２１、２４ シリコン窒化膜 １９、２３、２９ ＣＶＤシリコン酸化膜 ２０ 低濃度ｎ型層 ２２ ｐ型層 ２５ ｐ型シリコン・ゲルマニウム合金層 ２６ レジスト ２７ 高濃度ｎ型エミッタ層 ２８ 高濃度ｎ型コレクタ層 ３０ エミッタ金属電極 ３１ ベース金属電極 ３２ コレクタ金属電極
Claims (1)
- 【請求項１】 半導体基板中に埋設された絶縁膜上の単
結晶半導体層中に、第１導電型のエミッタ層、第２導電
型のベース層および第１導電型のコレクタ層を、半導体
基板表面と平行な方向に配置して、上記第１導電型のコ
レクタ層と対向する面を除いた、第１導電型のエミッタ
層が、全て絶縁膜で覆われるような構造とし、かつ、上
記第２導電型のベース層を、第１導電型のエミッタ層お
よびコレクタ層よりもバンドギャップが狭い半導体材料
を用いて形成し、上記第２導電型のベース層中央部のバ
ンドギャップが外周部でのそれより狭くなるような構造
としたことを特徴とするヘテロ接合バイポーラトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25171891A JP3183467B2 (ja) | 1991-09-30 | 1991-09-30 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25171891A JP3183467B2 (ja) | 1991-09-30 | 1991-09-30 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590284A true JPH0590284A (ja) | 1993-04-09 |
| JP3183467B2 JP3183467B2 (ja) | 2001-07-09 |
Family
ID=17226956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25171891A Expired - Fee Related JP3183467B2 (ja) | 1991-09-30 | 1991-09-30 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183467B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563146B1 (en) | 1999-10-21 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Lateral heterojunction bipolar transistor and method of fabricating the same |
-
1991
- 1991-09-30 JP JP25171891A patent/JP3183467B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563146B1 (en) | 1999-10-21 | 2003-05-13 | Matsushita Electric Industrial Co., Ltd. | Lateral heterojunction bipolar transistor and method of fabricating the same |
| US6756278B2 (en) | 1999-10-21 | 2004-06-29 | Matsushita Electric Industrial Co., Ltd. | Lateral heterojunction bipolar transistor and method of fabricating the same |
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| Publication number | Publication date |
|---|---|
| JP3183467B2 (ja) | 2001-07-09 |
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