JPH0590338A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0590338A
JPH0590338A JP3251377A JP25137791A JPH0590338A JP H0590338 A JPH0590338 A JP H0590338A JP 3251377 A JP3251377 A JP 3251377A JP 25137791 A JP25137791 A JP 25137791A JP H0590338 A JPH0590338 A JP H0590338A
Authority
JP
Japan
Prior art keywords
wiring
base substrate
semiconductor device
semiconductor
sealing cap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3251377A
Other languages
English (en)
Inventor
Toshihiko Sato
俊彦 佐藤
Tetsuya Hayashida
哲哉 林田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP3251377A priority Critical patent/JPH0590338A/ja
Publication of JPH0590338A publication Critical patent/JPH0590338A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07251Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/877Bump connectors and die-attach connectors

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 ベース基板5の実装面上にフェースダウン方
式で半導体ペレット1を実装する半導体装置において、
バンプ電極2の破損を防止する。ベース基板5の実装面
上にフェースダウン方式で実装する半導体ペレット1を
封止用キャップ6で封止する半導体装置において、キャ
ビティ内の気密性を向上すると共に、バンプ電極2の破
損を防止する。 【構成】 前記半導体装置において、ベース基板5と封
止用キャップ6との接合部の隙間tを封止材10の結晶
粒子10Aの直径に比べて同一又はそれ以下の寸法で構
成し、ベース基板5の最上層の配線(電極13)36をベ
ース基板5の絶縁膜(エッチングストッパ)33の表面
から浮いた状態で構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ベース基板の実装面上にバンプ電極を介在して半導
体ペレットを実装する半導体装置に適用して有効な技術
に関するものである。
【0002】
【従来の技術】高い実装密度が得られる半導体装置とし
て、フェースダウン方式を利用した半導体装置が知られ
ている。この種の半導体装置は、ベース基板のペレット
塔載面上にフェースダウン方式で半導体ペレットを塔載
し、この半導体ペレットを封止用キャップで封止する。
半導体ペレットは、ベース基板及び封止用キャップで形
成されるキャビティ内に封止される。フェースダウン方
式は、半導体ペレットの外部端子(ボンディングパッ
ド)、ベース基板の電極の夫々を半田を使用したバンプ
電極(CCB電極、突起電極)で電気的及び機械的に接続
する方式である。このフェースダウン方式は、半導体ペ
レットの占有面積内においてベース基板に実装できるの
で、ボンディングワイヤ方式に比べて実装面積並びに信
号伝搬径路を縮小できる。
【0003】本発明者が開発中のフェースダウン方式を
利用する半導体装置は、モジュール基板、PCB基板等
の実装基板の実装面上に複数個実装され、冷却装置で強
制冷却される冷却システムに組込まれる。前記半導体装
置の半導体ペレットの裏面は熱伝導用充填材を介して封
止用キャップに連結され、半導体ペレットに塔載された
回路システムの動作で発生する熱は封止用キャップに伝
導される。この封止用キャップに伝導された熱はさらに
冷却装置に伝導される。熱伝導用充填材は熱伝導性が高
い半田を使用する。前記半導体装置のベース基板、封止
用キャップの夫々は、半導体ペレットの周囲の領域(接
合領域)において半田を使用した封止材で接合される。
ベース基板及び封止用キャップで形成されるキャビティ
内部は、半導体ペレットを封止する際の不化性なガスが
(例えば窒素ガスが主体に)充填され、キャビティ外部
に対する気密性が保持される。また、前記半導体装置の
ベース基板はフェースダウン方式で実装基板の実装面上
に実装される。つまり、半導体装置のベース基板は半田
を使用したバンプ電極を介して実装基板の実装面上に実
装される。
【0004】前記半導体装置は、半導体ペレットをベー
ス基板に実装するバンプ電極、前記半導体ペレットと封
止用キャップとを連結する熱伝導用充填材、ベース基板
と封止用キャップとを接合する封止材の合計3種類の半
田を使用する。また、前記半導体装置を実装基板に実装
して冷却システムに組込む際にバンプ電極を使用するの
で、冷却システムにおいては合計4種類の半田が使用さ
れる。これら4種類の半田は、冷却システムの組立プロ
セスにおいて、前段工程で形成された半田が後段工程で
の熱処理で溶融しない条件下で形成される。つまり、前
述の4種類の半田は組立プロセスでの形成順序毎に溶融
温度が順次低くなる温度階層を有する。
【0005】なお、一般的なフェースダウン方式を利用
する半導体装置については、特開昭62−249429
号公報に記載されている。
【0006】
【発明が解決しようとする課題】前記半導体装置は、ベ
ース基板の接合領域に封止材を介在して封止用キャップ
の接合領域を接合している。封止材は、前述の温度階層
で溶融温度が律則されるので、比較的高い融点を有する
Pb−Sn系合金(例えば90〔重量%〕のPb−10
〔重量%〕Sn)の半田が使用される。このPb−Sn
系合金は、非共晶組成つまりデンドライド組織を有し、
デンドライド枝間や粒界に収縮孔が発生し易い。また、
Pb−Sn系合金は、組立プロセス中での熱処理工程や
製品完成後の環境試験である温度サイクルにおいて、S
nの偏析が生じ、多数存在する微小な収縮孔が相互に連
結される。このため、ベース基板と封止用キャップとの
接合部分(封止部分)において、キャビティ内部とキャビ
ティ外部とを連結するリークパスが発生し、半導体装置
のキャビティ内部の気密性が低下するという問題があっ
た。このキャビティ内部の気密性の低下は、キャビティ
外部からキャビティ内部にリークパスを通して汚染物質
の侵入や水の侵入が生じ、半導体装置の信頼性を低下さ
せる。
【0007】そこで、このような半導体装置における技
術的な課題を解決する技術として、まだ公知技術ではな
いが、本願出願人により先に出願された特願平2−77
331号に記載されているように、本発明者は、ベース
基板の接合領域と封止用キャップの接合領域との間の間
隔を封止材の結晶粒子径と同一又はそれ以下の寸法で構
成し、キャビティ内部とキャビティ外部とを連結するリ
ークパスの発生を防止する発明をなした。
【0008】しかし、本発明者は、前記半導体装置につ
いて新たなる問題点を見出した。
【0009】前記半導体装置において、ベース基板の接
合領域と封止用キャップの接合領域との隙間に存在する
封止材の結晶粒子は隙間方向に単一で存在するので、組
立プロセス中での熱処理工程や製品完成後の環境試験で
ある温度サイクルで生じる熱応力を前記接合部で吸収で
きない。このため、半導体装置の構造上、最も機械的強
度が低いベース基板に半導体ペレットを実装する際に使
用されるバンプ電極に応力が集中し、このバンプ電極が
破損するという問題が生じた。
【0010】本発明の目的は、ベース基板の実装面上に
フェースダウン方式で半導体ペレットを実装する半導体
装置において、バンプ電極の破損を防止することが可能
な技術を提供することにある。
【0011】本発明の他の目的は、ベース基板の実装面
上にフェースダウン方式で実装される半導体ペレットを
封止用キャップで封止する半導体装置において、キャビ
ティ内部の気密性を高めると共に、バンプ電極の破損を
防止することが可能な技術を提供することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0014】(1)ベース基板の多層配線層のうちの最上
層に配置された第1配線にバンプ電極を介在して半導体
ペレットの多層配線層のうちの最上層に配置された第2
配線が接続される半導体装置において、前記ベース基板
の最上層に配置された第1配線又は半導体ペレットの最
上層に配置された第2配線のバンプ電極に接続されない
一部の領域が最上層よりも下層の配線に接合され、バン
プ電極に接続される他部の領域が前記接合部からその周
囲に引き出され、かつ最上層の第1配線又は第2配線と
下層の配線との間の絶縁膜の表面から浮いた状態で構成
される。
【0015】(2)前記手段(1)に記載の半導体装置の半
導体ペレットは、ベース基板とそれに半田系封止材を介
在して接合された封止用キャップとで形成されるキャビ
ディ内に封止されると共に、半導体ペレットの一部が熱
伝導材を介在して前記封止用キャップに連結され、前記
ベース基板と封止用キャップとの接合部分の隙間は、前
記半田系封止材の結晶粒子径と同一又はそれ以下の寸法
で構成する。
【0016】
【作用】上述した手段(1)によれば、組立プロセス中で
の熱処理工程や製品完成後の環境試験である温度サイク
ルで生じる熱応力を第1配線又は第2配線で吸収し、機
械的強度の低いバンプ電極に集中する応力を緩和できる
ので、バンプ電極の破損を防止し、半導体装置の信頼性
を向上できる。
【0017】上述した手段(1)及び(2)によれば、封止
材の結晶粒子はベース基板と封止用キャップとの接合部
分の隙間方向に単一で存在し、結晶粒界に発生する収縮
孔が相互に連結されないので、キャビティ内部とキャビ
ティ外部とを連結するリークパスの発生を防止でき、キ
ャビティ内部の気密性を向上できると共に、前記接合部
分で吸収されない熱応力を第1配線又は第2配線で吸収
し、バンプ電極に集中する応力を緩和できるので、バン
プ電極の破損を防止できる。この結果、半導体装置の信
頼性を向上できる。
【0018】以下、本発明の構成について、冷却システ
ムに組込まれる半導体装置に本発明を適用した実施例と
ともに説明する。
【0019】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0020】
【実施例】本発明の一実施例である冷却システムに組込
まれる半導体装置の概略構成を図1(断面図)、図2(要
部拡大断面図)及び図3(要部拡大断面図)で示す。
【0021】図1に示すように、冷却システムに組込ま
れる半導体装置は、ベース基板5のペレット塔載面上に
半導体ペレット1を塔載し、この半導体ペレット1を封
止用キャップ6で封止する。
【0022】前記ベース基板5は、例えばムライトで形
成された多層配線構造のセラミック基板4と例えばポリ
イミド系樹脂で形成された多層配線構造の樹脂基板3と
で構成される。この樹脂基板3の多層配線構造の配線は
セラミック基板4の多層配線構造の配線に電気的に接続
される。前記ベース基板5のペレット塔載面上(樹脂基
板3の表面上)には複数個の電極13が配列され、ペレ
ット塔載面と対向する裏面には複数個の電極14が配列
される。この電極13、電極14の夫々は前記セラミッ
ク基板4の配線及び樹脂基板3の配線を介して電極的に
接続される。
【0023】前記半導体ペレット1は、例えば単結晶珪
素基板を主体に構成され、その素子形成面(図1中下面)
に論理回路システム、記憶回路システム或はそれらの混
合回路システムが塔載される。この半導体ペレット1の
素子形成面側には複数個の外部端子(ボンディングパッ
ド)12が配列される。
【0024】前記ベース基板5の電極13、半導体ペレ
ット1の電極14の夫々の間にはバンプ電極(CCB電
極又は突起電極)2が介在される。つまり、ベース基板
5、半導体ペレット1の夫々は、このバンプ電極2を介
在して電気的及び機械的に接続され、フェースダウン方
式で接続される。バンプ電極2は、冷却システムで使用
される半田材料のうち、融点が温度階層の最っとも高い
温度に位置する半田材料で形成される。例えばバンプ電
極2は、Pb−Sn系合金(98.2〔重量%〕Pb−
1.8〔重量%〕Sn)で形成され、320〜327
〔℃〕の融点を有する。
【0025】前記封止用キャップ6は、断面形状がコの
字形状に形成され、ベース基板5とで半導体ペレット1
を収納しかつ気密封止するキャビティを構成する。封止
用キャップ6は熱伝導性の良好な例えば窒化アルミニウ
ムで形成される。
【0026】前記封止用キャップ6のペレット連結面
(キャビティ内部側)は、熱伝導用充填材7を介在して半
導体ペレット1の素子形成面と対向する裏面に連結され
る。熱伝導用充填材7は、封止用キャップ6のペレット
連結面、半導体ペレット1の裏面の夫々の加工精度を超
えた微細な凸凹で生じる微小な空間を実質的に排除し、
両者間をほぼ完全に密着できる。つまり、熱伝導用充填
材7は、半導体ペレット1に塔載された回路システムの
動作で発生する熱を封止用キャップ6に高い効率で伝達
できる。熱伝導用充填材7は、前記バンプ電極2に比べ
て融点が低い半田材料で形成される。例えば熱伝導用充
填材7は、Pb−Sn系合金(90〔重量%〕Pb−1
0〔重量%〕Sn)で形成され、275〜300〔℃〕
の融点を有する。
【0027】前記封止用キャップ6は、ベース基板10
の接合領域(半導体ペレットの周囲の領域)と対向する
その接合領域が封止材10によりベース基板5の接合領
域に接合される。封止材10は、半導体ペレット1の裏
面と封止用キャップ6のペレット連結面とを熱伝導用充
填材7で連結する際、この熱伝導用充填材7の一部をベ
ース基板5の接合領域と封止用キャップ6の接合領域と
の間に流し込んだ熱伝導用充填材7で形成される。つま
り、封止材10は、熱伝導用充填材7と同様のPb−S
n系合金(90〔重量%〕Pb−10〔重量%〕Sn)
で形成され、275〜300〔℃〕の融点を有する。
【0028】前記ベース基板5の接合領域には、例えば
W膜、Ni膜、Au膜の夫々を順次蒸着したメタライズ
層9が形成される。つまり、ベース基板5の接合領域と
封止材10との間にはメタライズ層9が構成される。前
記封止用キャップ6の接合領域には、例えばTi膜、N
i膜、Au膜の夫々を順次蒸着したメタライズ層8が形
成される。つまり、封止用キャップの接合領域と封止材
10との間にはメタライズ層8が形成される。このメタ
ライズ層8、メタライズ層9の夫々は、封止材10の濡
れ性を確保している。なお、メタライズ層8は、封止用
キャップ6のキャビティ内部側の内壁及びキャビティ外
部側の外壁にも形成される。
【0029】図1及び図3に示すように、前記ベース基
板5の接合領域と封止用キャップ6の接合領域との間の
隙間tは、封止材10の結晶粒子10Aの直径に比べて
小さい寸法で構成される。この隙間tは、これに限定さ
れないが、半導体装置の封止用キャップ6を封止する製
造工程において、例えば30℃/分の冷却速度で封止を
行った場合、封止材(Pb−Sn系合金)10の結晶粒子
10Aの直径は約25μm程度の寸法で構成される。封
止材10の結晶粒子10Aの直径は、冷却速度の速度に
より当然にして異なるので、例えば冷却速度を1桁遅く
すると結晶粒子10Aの直径は約2倍になる。このよう
な条件で封止を行う場合、前記隙間tは約50μm以下
の寸法まで広げることができる。このように構成される
ベース基板5の接合領域と封止用キャップ6の接合領域
との間の隙間tを封止材10の結晶粒子10Aの直径に
比べて同一又はそれ以下で構成することにより、隙間t
に存在する封止材10の結晶粒子10Aは隙間方向に単
一で存在し、結晶粒界に発生する収縮孔10Bが相互に
連結されないので、キャビティ内部とキャビティ外部と
を連結するリークパスの発生を防止でき、半導体装置の
キャビティ内部の気密性を向上できる。なお、封止材1
0の結晶粒子10Aは三次元的に成長するので、封止用
キャップ6の接合領域の長さ(キャビティ内部からキャ
ビティ外部に向った長さ)Lを封止材10の結晶粒子1
0Aの直径に比べて数倍の長さで構成する。本実施例で
は封止用キャップ6の接合領域の長さLは約500μm
で構成している。このように構成される半導体装置のベ
ース基板5と封止用キャップ6との接合については特願
平2−77331号に記載されている。
【0030】図1及び図2に示すように、前記半導体ペ
レット1の外部端子12は、絶縁膜25に形成されたボ
ンディング開口25aを通してバンプ電極2に接続され
る。半導体ペレット1の外部端子12とバンプ電極2と
の間には下地金属層(BLM:all imiting etaliz
ation)26が構成される。この下地金属層26は、例え
ばCr膜、Cu膜、Au膜或はCr膜、Ni膜、Au膜
の夫々を順次堆積した複合膜で形成される。
【0031】前記外部端子12は、最上層の配線24に
一体に形成される。配線24は、絶縁膜23に形成され
た接続孔23aを通してこの配線24よりも下層の配線
22に電気的に接続される。配線22は、絶縁膜21を
介在して単結晶珪素基板20の素子形成面に塔載された
回路システムを形成する素子に接続される。つまり、半
導体ペレット1は、この構造に限定されないが2層配線
構造で構成される。前記絶縁膜21、23、25の夫々
は例えば酸化珪素膜で形成される。前記配線24、22
の夫々は例えばアルミニウム膜又はアルミニウム合金膜
で形成される。
【0032】前記ベース基板5の電極13とバンプ電極
2との間には下地金属層38が構成される。この下地金
属層38は、前記下地金属層26と同様の複合膜で形成
される。下地金属層26、38の夫々はバンプ電極2の
濡れ性を確保している。電極13はベース基板5の最上
層の配線36に一体に形成される。配線36は、その一
部が絶縁膜33、32の夫々に形成された接続孔35を
通してこの配線36よりも下層の配線31に電気的に接
続される。配線31は絶縁膜30に形成された接続孔3
0aを通してムライト基板4に形成された配線4Aに電
気的に接続される。この配線4Aは図1に示す電極14
に接続される。前記絶縁膜32、30の夫々は例えばポ
リイミト系樹脂で形成され、絶縁膜33は例えば酸化珪
素膜で形成される。また、前記配線36、31の夫々は
例えばアルミニウム膜又はアルミニウム合金膜で形成さ
れる。
【0033】前記配線36は、バンプ電極2が接続され
ない一部の領域が下層の配線31に接合され、バンプ電
極2が接続される他部の領域が前記接合部分から絶縁膜
33上に引き出されると共に、絶縁膜33の表面から浮
いた状態で構成される。つまり、ベース基板5は、最上
層の配線36にバンプ電極2が接続する他部の領域(電
極13)と絶縁膜33との間に隙間を設け、配線36の
他部の領域が隙間の間で可動できるように構成される。
このように構成されるベース基板5は、組立プロセス中
での熱処理工程や製品完成後の環境試験である温度サイ
クルで生じる熱応力を配線36の可動で吸収し、機械的
強度の低いバンプ電極に集中する応力を緩和できるの
で、バンプ電極2の破損を防止できる。
【0034】このように構成される半導体装置は、図1
に示すように、フェースダウン方式で冷却システムの実
装基板(モジュール基板又はPCB基板)40の実装面
上に1個或は複数個実装される。つまり、半導体装置
は、そのベース基板5の電極14にバンプ電極11を介
在して実装基板40の電極41に電気的及び機械的に接
続することにより実装基板40に実装される。この半導
体装置は、実装基板40及び封止用キャップ(図示せず)
で形成されるキャビティ内に封止される。
【0035】次に、前記半導体装置のベース基板5の製
造方法について、図4乃至図6(各製造工程毎に示す要
部断面図)を用いて簡単に説明する。
【0036】まず、ムライトからなる多層配線構造のセ
ラミック基板4を形成する。このセラミック基板4の配
線4Aは例えばW膜で形成される。
【0037】次に、前記セラミック基板4上の全面に回
転塗布法で例えばポリイミド系樹脂を滴下塗布し、ベー
ク処理を施して絶縁膜30(有機膜)を形成する。この
後、絶縁膜30に所定のパターンでパターンニングを施
し、前記配線4Bの表面が露出する接続孔30aを形成
する。
【0038】次に、前記接続孔30a上を含む絶縁膜3
0上の全面に例えばスパッタ法でアルミニウム膜を堆積
した後、このアルミニウム膜に所定のパターンでパター
ンニングを施して配線31を形成する。この配線31は
接続孔30aを通して配線4Aに電気的に接続される。
【0039】次に、前記配線31上を含む絶縁膜30上
の全面に絶縁膜32を形成する。絶縁膜32は、前記絶
縁膜30と同様にポリイミド系樹脂で形成される。この
後、前記絶縁膜32上の全面に絶縁膜33を形成する。
絶縁膜33は、例えばCVD法で堆積した酸化珪素膜又
は窒化珪素膜(無機膜)で形成される。絶縁膜33は、こ
の後の製造工程においてエッチングストッパとして使用
される。
【0040】次に、図4に示すように、前記絶縁膜33
上の全面に絶縁膜34を形成する。絶縁膜34は前記絶
縁膜30と同様にポリイミド系樹脂で形成される。
【0041】次に、前記絶縁膜34、33、32の夫々
に所定のパターンで順次パターンニングを施し、前記配
線31の表面が露出する接続孔35を形成する。このパ
ターンニングは選択比の無いドライエッチング等で行
う。この後、前記接続孔35上を含む絶縁膜34上の全
面に例えばスパッタ法でアルミニウム膜を堆積し、この
アルミニウム膜に所定のパターンでパターンニングを施
して配線36を形成すると共に、この配線36に一体に
形成される電極13を形成する。配線36は接続孔35
を通して配線31に電気的に接続される。
【0042】次に、前記配線36上を含む絶縁膜34上
の全面に絶縁膜37を形成し、この絶縁膜37に所定の
パターンでパターンニングを施して電極13の表面が露
出する接続孔開口37aを形成する。この後、図5に示
すように、前記電極13上に接続孔37aを通して下地
金属層38を形成する。
【0043】次に、前記絶縁膜33をエッチングストッ
パとして使用し、ウエットエッチング法又は等方性ドラ
イエッチング法で前記絶縁膜37、絶縁膜34の夫々を
除去する。これにより、最上層の配線36の一部が下層
の配線31に接合し、配線36の他部が前記接合部分か
らその周囲に引き出されると共に、絶縁膜33の表面か
ら浮いた状態のベース基板5が完成する。
【0044】このように、ベース基板5の多層配線層の
うちの最上層に配置された配線36にバンプ電極2を介
在して半導体ペレット1の多層配線層のうちの最上層に
配置された配線24が接続される半導体装置において、
前記ベース基板5の最上層に配置された配線36のバン
プ電極2に接続されない一部の領域が最上層よりも下層
の配線31に接合され、バンプ電極2に接続される他部
の領域(電極13)が前記接合部分からその周囲に引き出
されると共に、最上層の配線36と下層の配線31との
間の絶縁膜33の表面から浮いた状態で構成する。この
構成により、組立プロセス中での熱処理工程や製品完成
後の環境試験である温度サイクルで生じる熱応力を配線
36で吸収し、機械的強度の低いバンプ電極2に集中す
る応力を緩和できるので、バンプ電極2の破損を防止
し、半導体装置の信頼性を向上できる。
【0045】また、前記半導体装置の半導体ペレット1
は、ベース基板5とそれに封止材10を介在して接合さ
れた封止用キャップ6とで形成されるキャビティ内に封
止されると共に、半導体ペレット1の裏面が熱伝導用充
填材を介在して前記封止用キャップ6のペレット連結面
に連結され、前記ベース基板5と封止用キャップ6との
接合部分の隙間tは、封止材10の結晶粒子10Aの直
径と同一又はそれ以下の寸法で構成する。この構成によ
り、封止材10の結晶粒子10Aはベース基板5と封止
用キャップ6との接合部分の隙間方向に単一で存在し、
結晶粒界に発生する収縮孔10Bが相互に連結されない
ので、キャビティ内部とキャビティ外部とを連結するリ
ークパスの発生を防止でき、キャビティ内部の気密性を
向上できると共に、前記接合部分で吸収されない熱応力
を配線36で吸収し、バンプ電極2に集中する応力を緩
和できるので、バンプ電極2の破損を防止できる。この
結果、半導体装置の信頼性を向上できる。
【0046】なお、ベース基板5の最上層の配線36を
絶縁膜33の表面から浮いた状態で構成する構造は、半
導体ペレット1の最上層の配線24を絶縁膜23の表面
から浮いた状態で構成してもよい。
【0047】また、ベース基板5の下地金属層38を廃
止し、この下地金属層38で配線36を構成してもよ
い。また、同様に、半導体ペレット1の下地金属層26
を廃止し、この下地金属層26で配線24を形成しても
よい。
【0048】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0049】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0050】ベース基板の実装面上に半導体ペレットを
フェースダウン方式で実装する半導体装置において、バ
ンプ電極の破損を防止できる。
【0051】ベース基板の実装面上にフェースダウン方
式で実装する半導体ペレットを封止用キャップで封止す
る半導体装置において、キャビティ内の気密性を向上で
きると共に、バンプ電極の破損を防止できる。この結
果、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【図1】本発明の一実施例であるフェースダウン方式を
利用する半導体装置の概略構成を示す断面図。
【図2】前記半導体装置の要部拡大断面図。
【図3】前記半導体装置の要部拡大断面図。
【図4】前記半導体装置のベース基板の各製造工程毎に
示す要部断面図。
【図5】前記半導体装置のベース基板の各製造工程毎に
示す要部断面図。
【図6】前記半導体装置のベース基板の各製造工程毎に
示す要部断面図。
【符号の説明】
1…半導体ペレット、2…バンプ電極、5…ベース基
板、6…封止用キャップ、7…熱伝導用充填材、10…
封止材、11…バンプ電極、12…半導体ペレットの外
部端子、13,14…ベース基板の電極、22,24…
配線、31,36…配線、33…絶縁膜(エッチングス
トッパ)。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 ベース基板の多層配線層のうちの最上層
    に配置された第1配線にバンプ電極を介在して半導体ペ
    レットの多層配線のうちの最上層に配置された第2配線
    が接続される半導体装置において、前記ベース基板の最
    上層に配置された第1配線又は半導体ペレットの最上層
    に配置された第2配線のバンプ電極に接続されない一部
    の領域が最上層よりも下層の配線に接合され、バンプ電
    極に接続される他部の領域が前記接合部分からその周囲
    に引き出されと共に、最上層の第1配線又は第2配線と
    下層の配線との間の絶縁膜の表面から浮いた状態で構成
    されることを特徴とする半導体装置。
  2. 【請求項2】 前記請求項1に記載の半導体装置の半導
    体ペレットは、ベース基板とそれに半田系封止材を介在
    して接合された封止用キャップとで形成されるキャビテ
    ィ内に封止されると共に、半導体ペレットの一部が熱伝
    導用充填材を介在して封止用キャップに連結され、前記
    ベース基板と封止用キャップとの接合部分の隙間は、前
    記半田系封止材の結晶粒子径と同一又はそれ以下に設定
    されることを特徴とする半導体装置。
JP3251377A 1991-09-30 1991-09-30 半導体装置 Pending JPH0590338A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3251377A JPH0590338A (ja) 1991-09-30 1991-09-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3251377A JPH0590338A (ja) 1991-09-30 1991-09-30 半導体装置

Publications (1)

Publication Number Publication Date
JPH0590338A true JPH0590338A (ja) 1993-04-09

Family

ID=17221931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3251377A Pending JPH0590338A (ja) 1991-09-30 1991-09-30 半導体装置

Country Status (1)

Country Link
JP (1) JPH0590338A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221749B1 (en) 1998-09-02 2001-04-24 Shinko Electric Industries Co., Ltd. Semiconductor device and production thereof
US6429517B1 (en) 1998-10-16 2002-08-06 Shinko Electric Industries Co., Ltd Semiconductor device and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221749B1 (en) 1998-09-02 2001-04-24 Shinko Electric Industries Co., Ltd. Semiconductor device and production thereof
US6429517B1 (en) 1998-10-16 2002-08-06 Shinko Electric Industries Co., Ltd Semiconductor device and fabrication method thereof

Similar Documents

Publication Publication Date Title
US6552426B2 (en) Semiconductor device and method of manufacturing same
US5350947A (en) Film carrier semiconductor device
US6624006B2 (en) Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip
US6350668B1 (en) Low cost chip size package and method of fabricating the same
US6071755A (en) Method of manufacturing semiconductor device
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US7498199B2 (en) Method for fabricating semiconductor package
US20070132107A1 (en) Chip package structure and process for fabricating the same
US6635962B2 (en) Chip on chip semiconductor device
CN115085684A (zh) 一种功率放大器模组封装结构及其封装方法
US20060076665A1 (en) Package stack and manufacturing method thereof
KR100394030B1 (ko) 적층형 반도체 패키지
JP3402086B2 (ja) 半導体装置およびその製造方法
US20090115036A1 (en) Semiconductor chip package having metal bump and method of fabricating same
JP3582014B2 (ja) 半導体ペレットの実装方法
JP2000299408A (ja) 半導体構造体および半導体装置
JP4649792B2 (ja) 半導体装置
US6692629B1 (en) Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer
JPH0590338A (ja) 半導体装置
JPWO1997003465A1 (ja) 半導体ペレット及びその実装方法並びにバンプ電極
JP2003158215A (ja) 半導体装置及びその製造方法
JP2003007908A (ja) ウェハーレベルチップスケールパッケージ及びその製造方法
US20030025190A1 (en) Tape ball grid array semiconductor chip package having ball land pad isolated from adhesive, a method of manufacturing the same and a multi-chip package
CN100401515C (zh) 包覆有倒装芯片封装件的半导体装置及其制法
JP2003017655A (ja) 半導体実装体およびそれを用いた半導体装置