JPH0590504A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPH0590504A JPH0590504A JP3247391A JP24739191A JPH0590504A JP H0590504 A JPH0590504 A JP H0590504A JP 3247391 A JP3247391 A JP 3247391A JP 24739191 A JP24739191 A JP 24739191A JP H0590504 A JPH0590504 A JP H0590504A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 本来の機能を実現する内部回路１３およびこ
の内部回路１３が形成された基板に基板バイアス電圧を
供給する基板バイアス電圧発生回路１２を含む半導体集
積回路装置において、内部回路１３と、これを駆動する
ための外部電圧Ｖｃｃを受ける電源パット２５０との間
に、基板の電位ＶSBがＭＯＳトランジスタ３の閾値電圧
よりも高いときに導通し、この閾値電圧よりも低いとき
に非導通となるように制御されるＮチャネルＭＯＳトラ
ンジスタ１が設けられる。 【効果】 内部回路１３にラッチアップが生じ基板電位
ＶSBが上昇すると、電源電圧Ｖｃｃの内部回路１３への
供給が停止されるので、内部回路１３にラッチアップが
生じても、内部回路１３はすぐにラッチアップ状態から
脱する。このため、内部回路１３がラッチアップによる
電流によって発熱したり破壊されたりする現象が回避さ
れる。
の内部回路１３が形成された基板に基板バイアス電圧を
供給する基板バイアス電圧発生回路１２を含む半導体集
積回路装置において、内部回路１３と、これを駆動する
ための外部電圧Ｖｃｃを受ける電源パット２５０との間
に、基板の電位ＶSBがＭＯＳトランジスタ３の閾値電圧
よりも高いときに導通し、この閾値電圧よりも低いとき
に非導通となるように制御されるＮチャネルＭＯＳトラ
ンジスタ１が設けられる。 【効果】 内部回路１３にラッチアップが生じ基板電位
ＶSBが上昇すると、電源電圧Ｖｃｃの内部回路１３への
供給が停止されるので、内部回路１３にラッチアップが
生じても、内部回路１３はすぐにラッチアップ状態から
脱する。このため、内部回路１３がラッチアップによる
電流によって発熱したり破壊されたりする現象が回避さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体保護装置に関
し、特に、ラッチアップによる半導体デバイスの破壊を
防ぐための半導体保護装置に関する。
し、特に、ラッチアップによる半導体デバイスの破壊を
防ぐための半導体保護装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ構造の半導体集積回路装置に
は、設計上本来組込まれるべきトランジスタ等の素子を
構成するＮ型領域やＰ型領域が、これら本来の素子とは
別の素子を等価的に構成する。これら等価的に構成され
た素子は本来の素子に寄生する、いわゆる寄生サイリス
タ素子である。
は、設計上本来組込まれるべきトランジスタ等の素子を
構成するＮ型領域やＰ型領域が、これら本来の素子とは
別の素子を等価的に構成する。これら等価的に構成され
た素子は本来の素子に寄生する、いわゆる寄生サイリス
タ素子である。
【０００３】従来の半導体集積回路装置には、このよう
な寄生サイリスタ素子の動作によって電源端子間に大電
流が流れるラッチアップという現象が生じることが知ら
れている。以下、図５を参照しながら、ラッチアップに
ついて簡単に説明する。
な寄生サイリスタ素子の動作によって電源端子間に大電
流が流れるラッチアップという現象が生じることが知ら
れている。以下、図５を参照しながら、ラッチアップに
ついて簡単に説明する。
【０００４】図５は、ＣＭＯＳ構造の半導体集積回路装
置の断面構造の一例を示す図である。
置の断面構造の一例を示す図である。
【０００５】不純物濃度の薄いＰ型基板１００は、その
主面上に、ＮチャネルＭＯＳトランジスタが形成された
領域と、ＰチャネルＭＯＳトランジスタが形成された領
域とを含む。
主面上に、ＮチャネルＭＯＳトランジスタが形成された
領域と、ＰチャネルＭＯＳトランジスタが形成された領
域とを含む。
【０００６】ＮチャネルＭＯＳトランジスタは、Ｐ型基
板１００上にドレインおよびソースとしてそれぞれ形成
されたＮ型領域７００および８００と、これらのＮ型領
域７００および８００間に跨がるようにＰ型基板１００
上に絶縁膜を介して形成されたゲート電極９００とを含
む。
板１００上にドレインおよびソースとしてそれぞれ形成
されたＮ型領域７００および８００と、これらのＮ型領
域７００および８００間に跨がるようにＰ型基板１００
上に絶縁膜を介して形成されたゲート電極９００とを含
む。
【０００７】一方、ＰチャネルＭＯＳトランジスタは、
Ｐ型基板１００上に形成されたＮウエル２００内に形成
される。すなわち、ＰチャネルＭＯＳトランジスタは、
このＮウエル２００上にソースおよびドレインとしてそ
れぞれ形成されたＰ型領域４００および５００と、これ
らのＰ型領域４００および５００間に跨がるようにＮウ
エル２００上に絶縁膜を介して形成されたゲート電極６
００とを含む。
Ｐ型基板１００上に形成されたＮウエル２００内に形成
される。すなわち、ＰチャネルＭＯＳトランジスタは、
このＮウエル２００上にソースおよびドレインとしてそ
れぞれ形成されたＰ型領域４００および５００と、これ
らのＰ型領域４００および５００間に跨がるようにＮウ
エル２００上に絶縁膜を介して形成されたゲート電極６
００とを含む。
【０００８】Ｎウエル２００上には、ＰチャネルＭＯＳ
トランジスタにバックゲート電圧を与えるために、Ｎウ
エル２００におけるＮ型不純物濃度よりも高いＮ型不純
物濃度を有するＮ型領域３００が設けられる。
トランジスタにバックゲート電圧を与えるために、Ｎウ
エル２００におけるＮ型不純物濃度よりも高いＮ型不純
物濃度を有するＮ型領域３００が設けられる。
【０００９】同様に、Ｐ型基板１００上には、Ｎチャネ
ルＭＯＳトランジスタにバックゲート電圧を与えるため
に、Ｐ型基板１００におけるＰ型不純物濃度よりも高い
Ｐ型不純物濃度を有するＰ型領域１５０が設けられる。
ルＭＯＳトランジスタにバックゲート電圧を与えるため
に、Ｐ型基板１００におけるＰ型不純物濃度よりも高い
Ｐ型不純物濃度を有するＰ型領域１５０が設けられる。
【００１０】Ｎ型領域３００およびＰ型領域４００に
は、電源電圧Ｖｃｃが与えられる。一方、Ｎ型領域８０
０およびＰ型領域１５０には、接地電位Ｖｓｓが与えら
れる。
は、電源電圧Ｖｃｃが与えられる。一方、Ｎ型領域８０
０およびＰ型領域１５０には、接地電位Ｖｓｓが与えら
れる。
【００１１】さて、Ｎ型領域７００の電位が接地電位Ｖ
ｓｓよりも低くなると、Ｎ型領域７００とＰ型基板１０
０とによって形成されるＰＮ接合が順バイアス状態とな
り、Ｎ型領域７００からＰ型基板１００に電子が流出す
る。この電子は、高電位にあるＮウエル２００に流込
み、Ｎ型領域３００に達する。つまり、Ｎ型領域３００
からＮウエル２００およびＰ型基板１００を介してＮ型
領域７００に電流が流れる。
ｓｓよりも低くなると、Ｎ型領域７００とＰ型基板１０
０とによって形成されるＰＮ接合が順バイアス状態とな
り、Ｎ型領域７００からＰ型基板１００に電子が流出す
る。この電子は、高電位にあるＮウエル２００に流込
み、Ｎ型領域３００に達する。つまり、Ｎ型領域３００
からＮウエル２００およびＰ型基板１００を介してＮ型
領域７００に電流が流れる。
【００１２】この電流によってＮウエル２００内で生じ
た電圧降下により、Ｐ型領域４００とＮウエル２００と
によって形成されるＰＮ接合が順バイアス状態となる
と、Ｐ型領域４００からＮウエル２００にホールが流出
する。このホールはＮウエル２００から、Ｐ型基板１０
０を介して、低電位にあるＮ型領域８００に流込む。つ
まり、Ｐ型領域４００からＮウエル２００およびＰ型基
板１００を介してＮ型領域８００に電流が流れる。
た電圧降下により、Ｐ型領域４００とＮウエル２００と
によって形成されるＰＮ接合が順バイアス状態となる
と、Ｐ型領域４００からＮウエル２００にホールが流出
する。このホールはＮウエル２００から、Ｐ型基板１０
０を介して、低電位にあるＮ型領域８００に流込む。つ
まり、Ｐ型領域４００からＮウエル２００およびＰ型基
板１００を介してＮ型領域８００に電流が流れる。
【００１３】この電流は、Ｎ型領域７００とＰ型基板１
００とによって形成されるＰＮ接合に印加される順方向
電圧をより大きくするように働くため、Ｎ型領域７００
からはＰ型基板１００にさらに電子が流失する。したが
って、Ｐ型領域４００およびＮ型領域３００と、Ｎ型領
域８００とＰ型領域１５０とのそれぞれに、電源電圧Ｖ
ｃｃおよび接地電位Ｖｓｓが付与されている限り、上記
のようなメカニズムで、Ｐ型領域４００からＮウエル２
００およびＰ型基板１００を介してＮ型領域８００にさ
らに電流が流れる。
００とによって形成されるＰＮ接合に印加される順方向
電圧をより大きくするように働くため、Ｎ型領域７００
からはＰ型基板１００にさらに電子が流失する。したが
って、Ｐ型領域４００およびＮ型領域３００と、Ｎ型領
域８００とＰ型領域１５０とのそれぞれに、電源電圧Ｖ
ｃｃおよび接地電位Ｖｓｓが付与されている限り、上記
のようなメカニズムで、Ｐ型領域４００からＮウエル２
００およびＰ型基板１００を介してＮ型領域８００にさ
らに電流が流れる。
【００１４】Ｐ型領域４００は、外部から電源電圧Ｖｃ
ｃを受ける電源パット２５０に、アルミニウム等の金属
による配線３５０を介して接続されており、Ｎ型領域８
００も、外部から接地電位Ｖｓｓを受ける接地パット４
５０に、アルミニウム等の金属よりなる配線５５０によ
って接続される。
ｃを受ける電源パット２５０に、アルミニウム等の金属
による配線３５０を介して接続されており、Ｎ型領域８
００も、外部から接地電位Ｖｓｓを受ける接地パット４
５０に、アルミニウム等の金属よりなる配線５５０によ
って接続される。
【００１５】実際には、配線３５０および５５０ならび
に、電源パット２５０および接地パット４５０は、この
Ｐ型基板１００上に形成された回路に外部から電源電圧
を供給するために、このＰ型基板１００の周囲に配され
る。
に、電源パット２５０および接地パット４５０は、この
Ｐ型基板１００上に形成された回路に外部から電源電圧
を供給するために、このＰ型基板１００の周囲に配され
る。
【００１６】ラッチアップの発生を防止するためには、
従来より、Ｐ型基板１００に負の電圧を印加して、Ｐ型
基板１００の電位を接地電位Ｖｓｓよりも低くしておく
という方法が用いられている。このように、基板を、ラ
ッチアップが生じにくい電位にバイアスするための電圧
は基板バイアス電圧と呼ばれ、この基板バイアス電圧Ｖ
BBは、基板上に形成された、この基板と同じ導電形式の
不純物領域を介してこの基板に印加される。
従来より、Ｐ型基板１００に負の電圧を印加して、Ｐ型
基板１００の電位を接地電位Ｖｓｓよりも低くしておく
という方法が用いられている。このように、基板を、ラ
ッチアップが生じにくい電位にバイアスするための電圧
は基板バイアス電圧と呼ばれ、この基板バイアス電圧Ｖ
BBは、基板上に形成された、この基板と同じ導電形式の
不純物領域を介してこの基板に印加される。
【００１７】一般に、このような基板バイアス電圧ＶBB
は、半導体集積回路装置内で発生される。そのため、従
来の半導体集積回路装置には、基板バイアス電圧ＶBBを
発生するための基板バイアス電圧発生回路１２が、他の
回路部と同じ半導体基板上に形成される。
は、半導体集積回路装置内で発生される。そのため、従
来の半導体集積回路装置には、基板バイアス電圧ＶBBを
発生するための基板バイアス電圧発生回路１２が、他の
回路部と同じ半導体基板上に形成される。
【００１８】しかしながら、このような基板バイアス電
圧の印加も、ラッチアップの発生を完全に阻止すること
はできない。
圧の印加も、ラッチアップの発生を完全に阻止すること
はできない。
【００１９】
【発明が解決しようとする課題】上記のように、従来の
半導体集積回路装置では、半導体基板上に形成された回
路と、この回路を駆動するための外部電源電圧を受ける
電源パットおよび接地パットとが、アルミニウム等の金
属配線により直接接続される。このため、一旦前述のよ
うなラッチアップが生じると、このラッチアップの状態
が、外部電源が切られない限り保持される。
半導体集積回路装置では、半導体基板上に形成された回
路と、この回路を駆動するための外部電源電圧を受ける
電源パットおよび接地パットとが、アルミニウム等の金
属配線により直接接続される。このため、一旦前述のよ
うなラッチアップが生じると、このラッチアップの状態
が、外部電源が切られない限り保持される。
【００２０】たとえば、図５において、外部電源が投入
されている期間には、電源パット２５０からＰ型領域４
００には常時電流が供給され、Ｎ型領域８００から接地
パット４５０には常時電流が引抜かれるため、Ｎ型領域
７００の電位が接地電位Ｖｓｓよりも低くなり、前述し
たメカニズムで、Ｐ型領域４００からＮウエル２００お
よびＰ型基板１００を介してＮ型領域８００に電流が流
れ始めると、電源パット２５０から、配線３５０，Ｐ型
領域４００，Ｎウエル２００，Ｐ型基板１００，Ｎ型領
域８００，および配線５５０を介して接地パット４５０
に電流が流れ続ける。
されている期間には、電源パット２５０からＰ型領域４
００には常時電流が供給され、Ｎ型領域８００から接地
パット４５０には常時電流が引抜かれるため、Ｎ型領域
７００の電位が接地電位Ｖｓｓよりも低くなり、前述し
たメカニズムで、Ｐ型領域４００からＮウエル２００お
よびＰ型基板１００を介してＮ型領域８００に電流が流
れ始めると、電源パット２５０から、配線３５０，Ｐ型
領域４００，Ｎウエル２００，Ｐ型基板１００，Ｎ型領
域８００，および配線５５０を介して接地パット４５０
に電流が流れ続ける。
【００２１】このように半導体記憶装置内に大電流が流
れ続けると、この電流によってこの半導体集積回路チッ
プが発熱し、いずれはチップに形成された回路全体が破
壊される。
れ続けると、この電流によってこの半導体集積回路チッ
プが発熱し、いずれはチップに形成された回路全体が破
壊される。
【００２２】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、ラッチアップ状態の持続による半導
体デバイスの発熱，破壊を回避することができる半導体
保護装置を提供することである。
な問題点を解決し、ラッチアップ状態の持続による半導
体デバイスの発熱，破壊を回避することができる半導体
保護装置を提供することである。
【００２３】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る半導体保護装置は、所定の外
部電圧によって駆動されて動作する半導体集積回路を、
半導体基板に生じるラッチアップの持続による影響から
保護するために、半導体基板の電位が所定の電位よりも
高いことを検知する電位検知手段と、電位検知手段の検
知出力に応答して、所定の外部電圧の半導体集積回路へ
の供給を停止する電圧供給停止手段とを備える。
するために、本発明に係る半導体保護装置は、所定の外
部電圧によって駆動されて動作する半導体集積回路を、
半導体基板に生じるラッチアップの持続による影響から
保護するために、半導体基板の電位が所定の電位よりも
高いことを検知する電位検知手段と、電位検知手段の検
知出力に応答して、所定の外部電圧の半導体集積回路へ
の供給を停止する電圧供給停止手段とを備える。
【００２４】
【作用】本発明に係る半導体保護装置は、上記のように
構成されるので、所定の外部電圧によって駆動されて動
作する回路が形成された半導体基板の電位が所定の電位
以下である期間にのみ、所定の外部電圧がこの回路に供
給される。
構成されるので、所定の外部電圧によって駆動されて動
作する回路が形成された半導体基板の電位が所定の電位
以下である期間にのみ、所定の外部電圧がこの回路に供
給される。
【００２５】したがって、たとえば、この半導体基板の
電位が所定の電位以下の電位から、所定の電位よりも高
い電位へと経時的に変化し、その後所定の電位よりも低
い電位に戻った場合、この半導体基板の電位が所定の電
位よりも高くなるまでの期間には、所定の外部電圧が回
路に印加されるが、この半導体基板の電位が所定の電位
を越えると、所定の外部電圧は回路に供給されなくな
る。その後、この半導体基板の電位が所定の電位まで低
下すると、これに応答して、所定の外部電圧が回路に再
び供給され始める。
電位が所定の電位以下の電位から、所定の電位よりも高
い電位へと経時的に変化し、その後所定の電位よりも低
い電位に戻った場合、この半導体基板の電位が所定の電
位よりも高くなるまでの期間には、所定の外部電圧が回
路に印加されるが、この半導体基板の電位が所定の電位
を越えると、所定の外部電圧は回路に供給されなくな
る。その後、この半導体基板の電位が所定の電位まで低
下すると、これに応答して、所定の外部電圧が回路に再
び供給され始める。
【００２６】
【実施例】図１は、本発明の一実施例の半導体保護回路
の構成を示す回路図である。図１には、本発明の半導体
保護回路が半導体記憶装置に適用された場合が例示され
る。
の構成を示す回路図である。図１には、本発明の半導体
保護回路が半導体記憶装置に適用された場合が例示され
る。
【００２７】図１を参照して、半導体保護回路１４は、
複数のメモリセル（図示せず）を含むメモリ部およびこ
のメモリ部に対するデータ書込みやデータ読出しを実行
するための周辺回路部などの、半導体記憶装置の内部回
路１３をラッチアップの持続による破壊から保護するた
めに設けられる。
複数のメモリセル（図示せず）を含むメモリ部およびこ
のメモリ部に対するデータ書込みやデータ読出しを実行
するための周辺回路部などの、半導体記憶装置の内部回
路１３をラッチアップの持続による破壊から保護するた
めに設けられる。
【００２８】基板バイアス電圧発生回路１２は、リング
オシレータ（図示せず）を含み、電源電圧Ｖｃｃによっ
て駆動されて、リングオシレータの出力に基づいて基板
バイアス電圧ＶBBを発生する。発生された基板バイアス
電圧ＶBBは、内部回路１３および基板バイアス電圧発生
回路１２が形成されたＰ型半導体基板に印加される。
オシレータ（図示せず）を含み、電源電圧Ｖｃｃによっ
て駆動されて、リングオシレータの出力に基づいて基板
バイアス電圧ＶBBを発生する。発生された基板バイアス
電圧ＶBBは、内部回路１３および基板バイアス電圧発生
回路１２が形成されたＰ型半導体基板に印加される。
【００２９】半導体保護回路１４は、内部回路１３およ
び基板バイアス電圧発生回路１２と同じ電源電圧Ｖｃｃ
によって駆動されて、基板バイアス電圧発生回路１２内
のリングオシレータの出力φCPおよび、内部回路１３が
形成されたＰ型半導体基板の実際の電位ＶSBに応答して
動作する。
び基板バイアス電圧発生回路１２と同じ電源電圧Ｖｃｃ
によって駆動されて、基板バイアス電圧発生回路１２内
のリングオシレータの出力φCPおよび、内部回路１３が
形成されたＰ型半導体基板の実際の電位ＶSBに応答して
動作する。
【００３０】半導体保護回路１４は、電源パット２５０
と内部回路１３との間に設けられて電源電圧Ｖｃｃと内
部回路１３とを電気的に結合および遮断するためのＮチ
ャネルＭＯＳトランジスタ１と、トランジスタ１を制御
するための制御回路１５および１６とを含む。
と内部回路１３との間に設けられて電源電圧Ｖｃｃと内
部回路１３とを電気的に結合および遮断するためのＮチ
ャネルＭＯＳトランジスタ１と、トランジスタ１を制御
するための制御回路１５および１６とを含む。
【００３１】制御回路１５は、電源パット２５０と接地
との間に互いに直列に接続される高抵抗９およびＮチャ
ネルＭＯＳトランジスタ３と、抵抗９およびトランジス
タ３の接続点Ｎ２の電位を反転するインバータＩＮＶ１
と、インバータＩＮＶ１の出力を反転するインバータＩ
ＮＶ２と、インバータＩＮＶ２の出力端と遅延回路１０
の出力端との間に互いに直列に接続されるＮチャネルＭ
ＯＳトランジスタ２およびキャパシタ７とを含む。
との間に互いに直列に接続される高抵抗９およびＮチャ
ネルＭＯＳトランジスタ３と、抵抗９およびトランジス
タ３の接続点Ｎ２の電位を反転するインバータＩＮＶ１
と、インバータＩＮＶ１の出力を反転するインバータＩ
ＮＶ２と、インバータＩＮＶ２の出力端と遅延回路１０
の出力端との間に互いに直列に接続されるＮチャネルＭ
ＯＳトランジスタ２およびキャパシタ７とを含む。
【００３２】トランジスタ２のゲートには電源電圧Ｖｃ
ｃが付与される。トランジスタ２およびキャパシタ７の
接続点Ｎ１の電位が、トランジスタ１のゲートに与えら
れる。
ｃが付与される。トランジスタ２およびキャパシタ７の
接続点Ｎ１の電位が、トランジスタ１のゲートに与えら
れる。
【００３３】制御回路１６は、前述の遅延回路１０と、
互いに直列に接続される高抵抗８，ＰチャネルＭＯＳト
ランジスタ４，およびダイオード接続されたＮチャネル
ＭＯＳトランジスタ５と、抵抗８に並列に接続されるキ
ャパシタ６とを含む。
互いに直列に接続される高抵抗８，ＰチャネルＭＯＳト
ランジスタ４，およびダイオード接続されたＮチャネル
ＭＯＳトランジスタ５と、抵抗８に並列に接続されるキ
ャパシタ６とを含む。
【００３４】抵抗８，トランジスタ４および５の直列接
続回路は、電源パット２５０と、内部回路１３が形成さ
れたＰ型基板内の不純物濃度の高いＰ型領域（図５参
照）との間に設けられる。トランジスタ４のゲートに
は、インバータＩＮＶ１の出力信号φ２が付与される。
遅延回路１０は、たとえばインバータを含み、抵抗８お
よびトランジスタ４の接続点Ｎ３の電位変化を一定時間
遅延して逆の極性で次段の素子に伝達する。遅延回路１
０の出力信号φ１は、キャパシタ７の一方の電極に与え
られる。
続回路は、電源パット２５０と、内部回路１３が形成さ
れたＰ型基板内の不純物濃度の高いＰ型領域（図５参
照）との間に設けられる。トランジスタ４のゲートに
は、インバータＩＮＶ１の出力信号φ２が付与される。
遅延回路１０は、たとえばインバータを含み、抵抗８お
よびトランジスタ４の接続点Ｎ３の電位変化を一定時間
遅延して逆の極性で次段の素子に伝達する。遅延回路１
０の出力信号φ１は、キャパシタ７の一方の電極に与え
られる。
【００３５】半導体保護回路１４は、さらに、サステイ
ン回路１１を含む。サステイン回路１１は、電源電圧Ｖ
ｃｃによって駆動されて、基板バイアス電圧発生回路１
２内のリングオシレータの出力φCPに応答して、高電位
となったノードＮ１の電位を保持するために設けられ
る。
ン回路１１を含む。サステイン回路１１は、電源電圧Ｖ
ｃｃによって駆動されて、基板バイアス電圧発生回路１
２内のリングオシレータの出力φCPに応答して、高電位
となったノードＮ１の電位を保持するために設けられ
る。
【００３６】以下、図１および図３を参照しながら、こ
の半導体保護回路１４の動作について説明する。
の半導体保護回路１４の動作について説明する。
【００３７】図３は、図１において、内部回路１３にラ
ッチアップが生じた場合の半導体保護回路１４内の各部
の電位変化を示すタイミングチャート図である。
ッチアップが生じた場合の半導体保護回路１４内の各部
の電位変化を示すタイミングチャート図である。
【００３８】電源パット２５０に電源が投入され、電源
パット２５０の電位（図３（ａ））が所定の電位Ｖｃｃ
に立上がると、トランジスタ２がＯＮ状態となるので、
ノードＮ１の電位は、インバータＩＮＶ２の出力電位に
よって決定される。
パット２５０の電位（図３（ａ））が所定の電位Ｖｃｃ
に立上がると、トランジスタ２がＯＮ状態となるので、
ノードＮ１の電位は、インバータＩＮＶ２の出力電位に
よって決定される。
【００３９】一方、電源投入によって、基板バイアス電
圧発生回路１２が動作し、負の基板バイアス電圧ＶBBを
出力する。このため、内部回路１３が形成されたＰ型基
板の電位ＶSBは、図３（ｂ）に示されるように、電源投
入に応答して、基板バイアス電圧ＶBBによって接地電位
以下に強制される。
圧発生回路１２が動作し、負の基板バイアス電圧ＶBBを
出力する。このため、内部回路１３が形成されたＰ型基
板の電位ＶSBは、図３（ｂ）に示されるように、電源投
入に応答して、基板バイアス電圧ＶBBによって接地電位
以下に強制される。
【００４０】したがって、電源投入直後には、トランジ
スタ３がＯＦＦ状態であるため、ノードＮ２は、電源パ
ット２５０から抵抗９を介して供給される電荷によって
充電される。この結果、ノードＮ２の電位は、図３
（ｃ）に示されるように、電源投入に応答してハイレベ
ルとなる。
スタ３がＯＦＦ状態であるため、ノードＮ２は、電源パ
ット２５０から抵抗９を介して供給される電荷によって
充電される。この結果、ノードＮ２の電位は、図３
（ｃ）に示されるように、電源投入に応答してハイレベ
ルとなる。
【００４１】ノードＮ２の電位がハイレベルであれば、
インバータＩＮＶ１の出力、すなわち信号φ２はローレ
ベルであるので、制御回路１６においてトランジスタ４
がＯＮ状態となる。これによって、電源電圧Ｖｃｃが抵
抗８およびトランジスタ４を介してトランジスタ５に供
給されるので、トランジスタ５もＯＮ状態となる。した
がって、ノードＮ３からトランジスタ４および５を介し
て、基板に電荷が放電されて、ノードＮ３の電位（図３
（ｆ））は電源投入に応答して、基板電位ＶSBに近いロ
ーレベルの電位となる。
インバータＩＮＶ１の出力、すなわち信号φ２はローレ
ベルであるので、制御回路１６においてトランジスタ４
がＯＮ状態となる。これによって、電源電圧Ｖｃｃが抵
抗８およびトランジスタ４を介してトランジスタ５に供
給されるので、トランジスタ５もＯＮ状態となる。した
がって、ノードＮ３からトランジスタ４および５を介し
て、基板に電荷が放電されて、ノードＮ３の電位（図３
（ｆ））は電源投入に応答して、基板電位ＶSBに近いロ
ーレベルの電位となる。
【００４２】さて、電源投入直後には、トランジスタ５
のゲート電位がその閾値電圧に達していないため、トラ
ンジスタ５はＯＦＦ状態である。このため、ノードＮ３
の電位は電源パット２５０から抵抗８を介してノードＮ
３に供給される電荷によってハイレベルとなる。ここ
で、遅延回路１０は、電源投入直後ノードＮ３の電位が
ハイレベルであるときにローレベルの電位を出力するよ
うに構成される。したがって、遅延回路１０の出力電位
φ１は、図３（ｇ）に示されるように、電源投入直後ロ
ーレベルであり、トランジスタ５がＯＮ状態となること
によってノードＮ３の電位がローレベルとなってから、
所定時間経過した後にハイレベルとなる。
のゲート電位がその閾値電圧に達していないため、トラ
ンジスタ５はＯＦＦ状態である。このため、ノードＮ３
の電位は電源パット２５０から抵抗８を介してノードＮ
３に供給される電荷によってハイレベルとなる。ここ
で、遅延回路１０は、電源投入直後ノードＮ３の電位が
ハイレベルであるときにローレベルの電位を出力するよ
うに構成される。したがって、遅延回路１０の出力電位
φ１は、図３（ｇ）に示されるように、電源投入直後ロ
ーレベルであり、トランジスタ５がＯＮ状態となること
によってノードＮ３の電位がローレベルとなってから、
所定時間経過した後にハイレベルとなる。
【００４３】このように電源投入直後には、信号φ１の
電位がローレベル（接地電位）であるのでノードＮ１の
電位はトランジスタ２の出力電位に等しくなる。トラン
ジスタ２の出力電位は、インバータＩＮＶ２の出力電位
がハイレベルであるため、そのゲート電位Ｖｃｃよりも
トランジスタ２の閾値電圧Ｖｔｈだけ低い電位（Ｖｃｃ
−Ｖｔｈ）である。
電位がローレベル（接地電位）であるのでノードＮ１の
電位はトランジスタ２の出力電位に等しくなる。トラン
ジスタ２の出力電位は、インバータＩＮＶ２の出力電位
がハイレベルであるため、そのゲート電位Ｖｃｃよりも
トランジスタ２の閾値電圧Ｖｔｈだけ低い電位（Ｖｃｃ
−Ｖｔｈ）である。
【００４４】電源投入後ノードＮ３の電位がローレベル
となり、これによって信号φ１の電位がハイレベルとな
ると、信号φ１の電位が、トランジスタ２がノードＮ１
に付与しようとする電位（Ｖｃｃ−Ｖｔｈ）よりも高い
電位Ｖｃｃと高くなるため、キャパシタ７のカップリン
グによって、ノードＮ１の電位は、トランジスタ２がノ
ードＮ１に付与しようとする電位よりも若干高い電位
（Ｖｃｃ−Ｖｔｈ＋α）となる。
となり、これによって信号φ１の電位がハイレベルとな
ると、信号φ１の電位が、トランジスタ２がノードＮ１
に付与しようとする電位（Ｖｃｃ−Ｖｔｈ）よりも高い
電位Ｖｃｃと高くなるため、キャパシタ７のカップリン
グによって、ノードＮ１の電位は、トランジスタ２がノ
ードＮ１に付与しようとする電位よりも若干高い電位
（Ｖｃｃ−Ｖｔｈ＋α）となる。
【００４５】以後、基板電位ＶSBがトランジスタ３の閾
値電圧以上とならない限り、ノードＮ２の電位は低下し
ないので、信号φ１およびφ２の電位レベルも変化しな
い。それゆえ、ノードＮ１の電位は、図３（ｅ）に示さ
れるように、電源投入後、電源電位Ｖｃｃよりもトラン
ジスタ２の閾値電圧Ｖｔｈだけ低い電位よりも高くな
り、以後、基板電位ＶSBがトランジスタ３の閾値電圧以
上とならない限り、この電位（Ｖｃｃ−Ｖｔｈ＋α）に
保持される。
値電圧以上とならない限り、ノードＮ２の電位は低下し
ないので、信号φ１およびφ２の電位レベルも変化しな
い。それゆえ、ノードＮ１の電位は、図３（ｅ）に示さ
れるように、電源投入後、電源電位Ｖｃｃよりもトラン
ジスタ２の閾値電圧Ｖｔｈだけ低い電位よりも高くな
り、以後、基板電位ＶSBがトランジスタ３の閾値電圧以
上とならない限り、この電位（Ｖｃｃ−Ｖｔｈ＋α）に
保持される。
【００４６】ノードＮ１の電位がこのような高電位であ
る期間には、トランジスタ１がＯＮ状態となって、電源
パット２５０を内部回路１３に電気的に接続する。それ
ゆえ、基板電位ＶSBがトランジスタ３の閾値電圧以下で
ある期間には、内部回路１３が、外部電源電圧Ｖｃｃに
よって駆動されて動作する。
る期間には、トランジスタ１がＯＮ状態となって、電源
パット２５０を内部回路１３に電気的に接続する。それ
ゆえ、基板電位ＶSBがトランジスタ３の閾値電圧以下で
ある期間には、内部回路１３が、外部電源電圧Ｖｃｃに
よって駆動されて動作する。
【００４７】一方、基板バイアス電圧発生回路１２内の
リングオシレータは、図３（ｈ）に示されるような、一
定周波数の矩形波を発生する。サステイン回路１１は、
ノードＮ１の電位が上昇した後、この上昇後の電位（Ｖ
ｃｃ−Ｖｔｈ＋α）から低下しないように、リングオシ
レータの出力電位φCPの立上りまたは立下りに応答して
ノードＮ１の電位を補償するように動作する。
リングオシレータは、図３（ｈ）に示されるような、一
定周波数の矩形波を発生する。サステイン回路１１は、
ノードＮ１の電位が上昇した後、この上昇後の電位（Ｖ
ｃｃ−Ｖｔｈ＋α）から低下しないように、リングオシ
レータの出力電位φCPの立上りまたは立下りに応答して
ノードＮ１の電位を補償するように動作する。
【００４８】次に、内部回路１３がトランジスタ１を介
して与えられる電源電圧Ｖｃｃによって駆動されて動作
している期間に、内部回路１３に何らかの原因でラッチ
アップが生じた場合を想定する。
して与えられる電源電圧Ｖｃｃによって駆動されて動作
している期間に、内部回路１３に何らかの原因でラッチ
アップが生じた場合を想定する。
【００４９】図５を参照して、ラッチアップが生じる
と、内部回路１３が形成されたＰ型基板１００において
たとえばＮウエル２００からホールが流出するため、基
板１００の電位ＶSBは、基板バイアス電圧ＶBBから図３
（ｂ）に示されるように上昇する。これによって基板電
位ＶSBがトランジスタ３の閾値電圧を越えると、トラン
ジスタ３がＯＮ状態となるので、ノードＮ２の電荷が接
地に放電される。この結果、ノードＮ２の電位は、図３
（ｃ）に示されるように、ほぼ接地電位ＶSSまで低下す
る。
と、内部回路１３が形成されたＰ型基板１００において
たとえばＮウエル２００からホールが流出するため、基
板１００の電位ＶSBは、基板バイアス電圧ＶBBから図３
（ｂ）に示されるように上昇する。これによって基板電
位ＶSBがトランジスタ３の閾値電圧を越えると、トラン
ジスタ３がＯＮ状態となるので、ノードＮ２の電荷が接
地に放電される。この結果、ノードＮ２の電位は、図３
（ｃ）に示されるように、ほぼ接地電位ＶSSまで低下す
る。
【００５０】ノードＮ２の電位がローレベルとなると、
インバータＩＮＶ１の出力電位φ２がハイレベルとなる
ので、制御回路１６において、トランジスタ４がＯＦＦ
状態となる。これによって、ノードＮ３の電荷の放電経
路が遮断されるので、ノードＮ３の電位は図３（ｆ）に
示されるように、電源パット２５０から抵抗８を介して
ノードＮ３に供給される電荷によってハイレベルとな
る。
インバータＩＮＶ１の出力電位φ２がハイレベルとなる
ので、制御回路１６において、トランジスタ４がＯＦＦ
状態となる。これによって、ノードＮ３の電荷の放電経
路が遮断されるので、ノードＮ３の電位は図３（ｆ）に
示されるように、電源パット２５０から抵抗８を介して
ノードＮ３に供給される電荷によってハイレベルとな
る。
【００５１】このようなノードＮ３の電位変化は、遅延
回路１０における遅延時間後に、信号φ１の電位に現れ
るので、信号φ１の電位は、図３（ｇ）に示されるよう
に、ノードＮ３の電位の立上りから所定時間遅れてロー
レベルに立下る。
回路１０における遅延時間後に、信号φ１の電位に現れ
るので、信号φ１の電位は、図３（ｇ）に示されるよう
に、ノードＮ３の電位の立上りから所定時間遅れてロー
レベルに立下る。
【００５２】一方、ノードＮ２の電位がローレベルとな
ることによって、インバータＩＮＶ２の出力電位もロー
レベルとなる。したがって、基板電位ＶSBがトランジス
タ３の閾値電圧を越えると、キャパシタ７は充電されな
くなり、ノードＮ１の電位は図３（ｅ）に示されるよう
にローレベルに立下る。
ることによって、インバータＩＮＶ２の出力電位もロー
レベルとなる。したがって、基板電位ＶSBがトランジス
タ３の閾値電圧を越えると、キャパシタ７は充電されな
くなり、ノードＮ１の電位は図３（ｅ）に示されるよう
にローレベルに立下る。
【００５３】ノードＮ１の電位がローレベルとなると、
トランジスタ１はＯＦＦ状態となって、電源パット２５
０を内部回路１３から電気的に切離す。したがって、内
部回路１３には電源電圧Ｖｃｃが供給されなくなる。
トランジスタ１はＯＦＦ状態となって、電源パット２５
０を内部回路１３から電気的に切離す。したがって、内
部回路１３には電源電圧Ｖｃｃが供給されなくなる。
【００５４】このように、内部回路１３におけるラッチ
アップの発生によって基板電位ＶSBがトランジスタ３の
閾値電圧よりも高くなると、自動的にトランジスタ１が
ＯＦＦ状態となって、内部回路１３への電源電圧Ｖｃｃ
の供給を停止する。
アップの発生によって基板電位ＶSBがトランジスタ３の
閾値電圧よりも高くなると、自動的にトランジスタ１が
ＯＦＦ状態となって、内部回路１３への電源電圧Ｖｃｃ
の供給を停止する。
【００５５】図５を参照して、ラッチアップによりたと
えば、電源電圧Ｖｃｃを受けるＰ型領域４００からＮウ
エル２００およびＰ型基板１００を介して、接地された
Ｎ型領域８００に電流が流れ始めた場合、Ｐ型領域４０
０に電源電圧Ｖｃｃが供給されている限り、この電流は
流れ続ける。
えば、電源電圧Ｖｃｃを受けるＰ型領域４００からＮウ
エル２００およびＰ型基板１００を介して、接地された
Ｎ型領域８００に電流が流れ始めた場合、Ｐ型領域４０
０に電源電圧Ｖｃｃが供給されている限り、この電流は
流れ続ける。
【００５６】しかし、本実施例では、このようなラッチ
アップが生じた場合に、電源パット２５０がＰ型基板１
００上に形成された内部回路から電気的に切離される。
つまり、Ｐ型領域４００に電源電圧Ｖｃｃが供給されな
くなる。したがって、Ｐ型領域４００から基板１００を
介してＮ型領域８００にラッチアップによる電流が流
れ、基板１００の電位ＶSBがＭＯＳトランジスタの閾値
電圧に達すると、Ｐ型領域４００への電源電圧Ｖｃｃの
供給が停止されるので、Ｐ型領域４００からＮ型領域８
００にはもはや電流が流れなくなる。
アップが生じた場合に、電源パット２５０がＰ型基板１
００上に形成された内部回路から電気的に切離される。
つまり、Ｐ型領域４００に電源電圧Ｖｃｃが供給されな
くなる。したがって、Ｐ型領域４００から基板１００を
介してＮ型領域８００にラッチアップによる電流が流
れ、基板１００の電位ＶSBがＭＯＳトランジスタの閾値
電圧に達すると、Ｐ型領域４００への電源電圧Ｖｃｃの
供給が停止されるので、Ｐ型領域４００からＮ型領域８
００にはもはや電流が流れなくなる。
【００５７】それゆえ、本実施例によれば、図１におい
て、内部回路１３におけるラッチアップが発生しても、
ラッチアップによる電流は内部回路１３が形成されたＰ
型基板に流れ続けないので、内部回路１３を含むこの半
導体記憶装置の発熱および破壊が回避される。
て、内部回路１３におけるラッチアップが発生しても、
ラッチアップによる電流は内部回路１３が形成されたＰ
型基板に流れ続けないので、内部回路１３を含むこの半
導体記憶装置の発熱および破壊が回避される。
【００５８】電源電圧Ｖｃｃが内部回路１３に供給され
なくなり、これによってラッチアップによる電流が、内
部回路１３が形成された基板に流れなくなると、基板電
位Ｖ SBは図３（ｂ）に示されるように低下し始める。一
方、基板バイアス電圧発生回路１２は電源電圧Ｖｃｃを
受けて動作し続けているため、基板には基板バイアス電
圧発生回路１２により負の電圧ＶBBが付与され続けてい
る。したがって、基板電位ＶSBは、再び、基板バイアス
電圧ＶBBとほぼ同じ電位に戻る。
なくなり、これによってラッチアップによる電流が、内
部回路１３が形成された基板に流れなくなると、基板電
位Ｖ SBは図３（ｂ）に示されるように低下し始める。一
方、基板バイアス電圧発生回路１２は電源電圧Ｖｃｃを
受けて動作し続けているため、基板には基板バイアス電
圧発生回路１２により負の電圧ＶBBが付与され続けてい
る。したがって、基板電位ＶSBは、再び、基板バイアス
電圧ＶBBとほぼ同じ電位に戻る。
【００５９】基板電位ＶSBが元の電位に低下すると、制
御回路１５において、トランジスタ３が再びＯＦＦ状態
となるので、ノードＮ２の電位が図３（ｃ）に示される
ようにハイレベルに立上がる。
御回路１５において、トランジスタ３が再びＯＦＦ状態
となるので、ノードＮ２の電位が図３（ｃ）に示される
ようにハイレベルに立上がる。
【００６０】このノードＮ２の電位の立上りに応答し
て、インバータＩＮＶ１の出力電位φ２が図３（ｄ）に
示されるようにローレベルに立下るので、制御回路１６
において、トランジスタ４が再びＯＮ状態となる。
て、インバータＩＮＶ１の出力電位φ２が図３（ｄ）に
示されるようにローレベルに立下るので、制御回路１６
において、トランジスタ４が再びＯＮ状態となる。
【００６１】トランジスタ４がＯＮ状態となってトラン
ジスタ５のゲート電圧をその閾値電圧以上に上昇させる
と、トランジスタ５もＯＮ状態となるので、ノードＮ３
の電位は図３（ｆ）に示されるようにローレベルとな
る。
ジスタ５のゲート電圧をその閾値電圧以上に上昇させる
と、トランジスタ５もＯＮ状態となるので、ノードＮ３
の電位は図３（ｆ）に示されるようにローレベルとな
る。
【００６２】しかし、このノードＮ３の電位変化は、遅
延回路１０によって反転および遅延される。このため、
信号φ１の電位は、図３（ｇ）に示されるように、ノー
ドＮ３の電位の立下りから遅延回路１０における遅延時
間分送れてハイレベルに立上がる。
延回路１０によって反転および遅延される。このため、
信号φ１の電位は、図３（ｇ）に示されるように、ノー
ドＮ３の電位の立下りから遅延回路１０における遅延時
間分送れてハイレベルに立上がる。
【００６３】一方、ノードＮ２の電位がハイレベルとな
ったことに応答して、インバータＩＮＶ２の出力電位も
図３（ｃ）に示されるようにハイレベルとなる。このた
め、キャパシタ７は、ノードＮ３の電位の立上りから遅
延回路１０における遅延時間経過するまでの期間、すな
わち、信号φ１の電位がローレベルである期間に再び充
電される。この結果、この期間において、ノードＮ１の
電位は図３（ｅ）に示されるようにインバータＩＮＶ２
の出力電位によって、電源電圧Ｖｃｃよりもトランジス
タ２の閾値電圧Ｖｔｈだけ低い電位（Ｖｃｃ−Ｖｔｈ）
にある。
ったことに応答して、インバータＩＮＶ２の出力電位も
図３（ｃ）に示されるようにハイレベルとなる。このた
め、キャパシタ７は、ノードＮ３の電位の立上りから遅
延回路１０における遅延時間経過するまでの期間、すな
わち、信号φ１の電位がローレベルである期間に再び充
電される。この結果、この期間において、ノードＮ１の
電位は図３（ｅ）に示されるようにインバータＩＮＶ２
の出力電位によって、電源電圧Ｖｃｃよりもトランジス
タ２の閾値電圧Ｖｔｈだけ低い電位（Ｖｃｃ−Ｖｔｈ）
にある。
【００６４】その後、信号φ１の電位がハイレベルとな
ると、キャパシタ７のカップリングによって、ノードＮ
１の電位は、それまでの電位（Ｖｃｃ−Ｖｔｈ）よりも
若干高い電位（Ｖｃｃ−Ｖｔｈ＋α）となる（図３
（ｅ）参照）。
ると、キャパシタ７のカップリングによって、ノードＮ
１の電位は、それまでの電位（Ｖｃｃ−Ｖｔｈ）よりも
若干高い電位（Ｖｃｃ−Ｖｔｈ＋α）となる（図３
（ｅ）参照）。
【００６５】このようにしてノードＮ１の電位が上昇す
ると、再びサステイン回路１１が動作して、ノードＮ１
の電位を上昇後の電位（Ｖｃｃ−Ｖｔｈ＋α）に保持す
る。
ると、再びサステイン回路１１が動作して、ノードＮ１
の電位を上昇後の電位（Ｖｃｃ−Ｖｔｈ＋α）に保持す
る。
【００６６】このように、内部回路１３におけるラッチ
アップの発生によって電源電圧Ｖｃｃの内部回路１３へ
の供給が停止されても、その後、内部回路１３がラッチ
アップ状態から脱したことにより基板電位ＶSBが正常な
電位に戻ると、ノードＮ１の電位が再び上昇する。した
がって、トランジスタ１が再びＯＮ状態となって、電源
電圧Ｖｃｃを内部回路１３に供給し始める。これによっ
て、内部回路１３は、ラッチアップ発生前と同様に、電
源電圧Ｖｃｃによって駆動されて動作を再開する。
アップの発生によって電源電圧Ｖｃｃの内部回路１３へ
の供給が停止されても、その後、内部回路１３がラッチ
アップ状態から脱したことにより基板電位ＶSBが正常な
電位に戻ると、ノードＮ１の電位が再び上昇する。した
がって、トランジスタ１が再びＯＮ状態となって、電源
電圧Ｖｃｃを内部回路１３に供給し始める。これによっ
て、内部回路１３は、ラッチアップ発生前と同様に、電
源電圧Ｖｃｃによって駆動されて動作を再開する。
【００６７】なお、電源パット２５０と内部回路１３と
が電気的に接続されている期間においてノードＮ１の電
位が、電源電圧ＶｃｃよりもＭＯＳトランジスタの閾値
電圧Ｖｔｈだけ低い電位よりも若干高く保持されるた
め、トランジスタ１によって内部回路１３に供給される
電圧は電源電圧Ｖｃｃとほぼ同じ大きさとなる。つま
り、ノードＮ１の電位がハイレベルの信号φ１によって
トランジスタ２の出力電位よりも高い電位に引上げられ
る（ブーストされる）ことにより、電源電圧Ｖｃｃがほ
ぼそのままの大きさで内部回路１３に供給される。
が電気的に接続されている期間においてノードＮ１の電
位が、電源電圧ＶｃｃよりもＭＯＳトランジスタの閾値
電圧Ｖｔｈだけ低い電位よりも若干高く保持されるた
め、トランジスタ１によって内部回路１３に供給される
電圧は電源電圧Ｖｃｃとほぼ同じ大きさとなる。つま
り、ノードＮ１の電位がハイレベルの信号φ１によって
トランジスタ２の出力電位よりも高い電位に引上げられ
る（ブーストされる）ことにより、電源電圧Ｖｃｃがほ
ぼそのままの大きさで内部回路１３に供給される。
【００６８】上記実施例では、電源電圧Ｖｃｃを内部回
路１３に供給しているトランジスタ１のゲート電位（ノ
ードＮ１の電位）を、このような高い電位に引上げるた
めに、キャパシタ７に付与される信号φ１が、インバー
タＩＮＶ１の出力信号φ２に応答して動作する制御回路
１６によって作成された。しかし、このような制御信号
φ１の作成方法は、上記実施例に示されたものに限定さ
れず、内部回路１３がラッチアップ状態から脱した後
も、ノードＮ１を充電すべく暫時ローレベルに保持され
た後、電源電位Ｖｃｃに立上がる信号を作成できるので
あればどのようなものでもよい。
路１３に供給しているトランジスタ１のゲート電位（ノ
ードＮ１の電位）を、このような高い電位に引上げるた
めに、キャパシタ７に付与される信号φ１が、インバー
タＩＮＶ１の出力信号φ２に応答して動作する制御回路
１６によって作成された。しかし、このような制御信号
φ１の作成方法は、上記実施例に示されたものに限定さ
れず、内部回路１３がラッチアップ状態から脱した後
も、ノードＮ１を充電すべく暫時ローレベルに保持され
た後、電源電位Ｖｃｃに立上がる信号を作成できるので
あればどのようなものでもよい。
【００６９】図２は、上記実施例の場合とは別の方法で
制御信号φ１を作成する半導体保護回路の構成を示す回
路図であり、本発明の他の実施例を示す。
制御信号φ１を作成する半導体保護回路の構成を示す回
路図であり、本発明の他の実施例を示す。
【００７０】図２には、本実施例の半導体保護回路が半
導体記憶装置に適用された場合が例示される。
導体記憶装置に適用された場合が例示される。
【００７１】図２を参照して、この半導体保護回路１４
は、上記実施例の場合と同様に、電源パット２５０と、
半導体記憶装置の内部回路１３との間に設けられるＮチ
ャネルＭＯＳトランジスタ１と、トランジスタ１を制御
するための制御回路１５および１６と、サステイン回路
１１とを含む。
は、上記実施例の場合と同様に、電源パット２５０と、
半導体記憶装置の内部回路１３との間に設けられるＮチ
ャネルＭＯＳトランジスタ１と、トランジスタ１を制御
するための制御回路１５および１６と、サステイン回路
１１とを含む。
【００７２】本実施例の半導体保護回路１４におけるサ
ステイン回路１１および制御回路１５の構成および動作
は、図１に示されるものと同様であるので説明は省略す
る。なお、図２における制御信号φ３が、図１における
制御信号φ１に相当する。
ステイン回路１１および制御回路１５の構成および動作
は、図１に示されるものと同様であるので説明は省略す
る。なお、図２における制御信号φ３が、図１における
制御信号φ１に相当する。
【００７３】制御回路１６は、上記実施例の場合とは異
なり、トランジスタ１と内部回路１３との接続点Ｎ４に
接続される遅延回路１７を含む。
なり、トランジスタ１と内部回路１３との接続点Ｎ４に
接続される遅延回路１７を含む。
【００７４】遅延回路１７は、半導体記憶装置の内部回
路１３および基板バイアス電圧発生回路１２とともに電
源電圧Ｖｃｃによって駆動されて、ノードＮ４の電位変
化をそのままの極性で所定時間遅延する。この遅延回路
１７によって遅延された信号φ３が、制御回路１５内の
キャパシタ７の一方の電極に付与される。
路１３および基板バイアス電圧発生回路１２とともに電
源電圧Ｖｃｃによって駆動されて、ノードＮ４の電位変
化をそのままの極性で所定時間遅延する。この遅延回路
１７によって遅延された信号φ３が、制御回路１５内の
キャパシタ７の一方の電極に付与される。
【００７５】以下、図２および図４を参照しながら、こ
の制御回路１６の動作について説明する。
の制御回路１６の動作について説明する。
【００７６】図４は、制御回路１６の動作に関与する部
分の電位変化を、内部回路１３におけるラッチアップ発
生した場合について示すタイミングチャート図である。
分の電位変化を、内部回路１３におけるラッチアップ発
生した場合について示すタイミングチャート図である。
【００７７】電源パット２５０に電源が投入され、電源
パット２５０の電位（図４（ａ））がハイレベルに立上
がると、トランジスタ２がＯＮ状態となってノードＮ１
にインバータＩＮＶ２の出力信号が付与される。
パット２５０の電位（図４（ａ））がハイレベルに立上
がると、トランジスタ２がＯＮ状態となってノードＮ１
にインバータＩＮＶ２の出力信号が付与される。
【００７８】一方、電源投入前にはノードＮ４の電位は
ローレベルであるので、電源投入直後、遅延回路１７の
出力電位φ３（図４（ｄ））はローレベルである。した
がって、電源投入に応答してキャパシタ７は充電され、
その結果ノードＮ１の電位は、電源電位Ｖｃｃよりもト
ランジスタ２の閾値電圧Ｖｔｈ分だけ低い電位（Ｖｃｃ
−Ｖｔｈ）に立上がる。
ローレベルであるので、電源投入直後、遅延回路１７の
出力電位φ３（図４（ｄ））はローレベルである。した
がって、電源投入に応答してキャパシタ７は充電され、
その結果ノードＮ１の電位は、電源電位Ｖｃｃよりもト
ランジスタ２の閾値電圧Ｖｔｈ分だけ低い電位（Ｖｃｃ
−Ｖｔｈ）に立上がる。
【００７９】これに応答して、トランジスタ１がＯＮ状
態となるので、ノードＮ４の電位（図４（ｃ））は、電
源投入に応答して上昇する。しかしながら、このノード
Ｎ４の電位変化は、遅延回路１７における遅延時間だけ
遅れて信号φ３に現れる。したがって、信号φ３の電位
は、図４（ｄ）に示されるように、ノードＮ４の電位の
立上りから一定時間遅れて立上がる。
態となるので、ノードＮ４の電位（図４（ｃ））は、電
源投入に応答して上昇する。しかしながら、このノード
Ｎ４の電位変化は、遅延回路１７における遅延時間だけ
遅れて信号φ３に現れる。したがって、信号φ３の電位
は、図４（ｄ）に示されるように、ノードＮ４の電位の
立上りから一定時間遅れて立上がる。
【００８０】信号φ３の電位がハイレベルとなると、ノ
ードＮ１の電位は、キャパシタ７のカップリングによっ
て、図４（ｅ）に示されるように、さらに上昇する。
ードＮ１の電位は、キャパシタ７のカップリングによっ
て、図４（ｅ）に示されるように、さらに上昇する。
【００８１】ノードＮ１の電位の上昇は、トランジスタ
１のゲート電位の上昇を意味する。したがって、ノード
Ｎ１の電位上昇に応答して、ノードＮ４の電位も、図４
（ｃ）に示されるように、それまでの電位からさらに上
昇する。先の実施例の場合と同様に、ノードＮ１の電位
が上昇すると、サステイン回路１１が動作して、この上
昇後の電位を補償する。したがって、ノードＮ４の電位
は、電源投入に応答して電源電位Ｖｃｃとほぼ同じ電位
に引上げられ、ノードＮ１の電位が低下しない限り、こ
の電位に保持される。つまり、内部回路１３に電源電圧
Ｖｃｃがほぼそのままの大きさで供給され続ける。
１のゲート電位の上昇を意味する。したがって、ノード
Ｎ１の電位上昇に応答して、ノードＮ４の電位も、図４
（ｃ）に示されるように、それまでの電位からさらに上
昇する。先の実施例の場合と同様に、ノードＮ１の電位
が上昇すると、サステイン回路１１が動作して、この上
昇後の電位を補償する。したがって、ノードＮ４の電位
は、電源投入に応答して電源電位Ｖｃｃとほぼ同じ電位
に引上げられ、ノードＮ１の電位が低下しない限り、こ
の電位に保持される。つまり、内部回路１３に電源電圧
Ｖｃｃがほぼそのままの大きさで供給され続ける。
【００８２】その後、内部回路１３にラッチアップが生
じ、内部回路１３が形成された基板の電位ＶSBがトラン
ジスタ３の閾値電圧を越えると、ノードＮ２の電位低下
に応答してノードＮ１の電位も、図４（ｅ）に示される
ように立下る。
じ、内部回路１３が形成された基板の電位ＶSBがトラン
ジスタ３の閾値電圧を越えると、ノードＮ２の電位低下
に応答してノードＮ１の電位も、図４（ｅ）に示される
ように立下る。
【００８３】ノードＮ１の電位がローレベルとなると、
トランジスタ１がＯＦＦ状態となるため、ノードＮ４の
電位も図４（ｃ）に示されるように立下る。このノード
Ｎ４の電位の立下りから遅延回路１７における遅延時間
だけ遅れて、信号φ３の電位は立下る。
トランジスタ１がＯＦＦ状態となるため、ノードＮ４の
電位も図４（ｃ）に示されるように立下る。このノード
Ｎ４の電位の立下りから遅延回路１７における遅延時間
だけ遅れて、信号φ３の電位は立下る。
【００８４】このように信号φ３の電位およびノードＮ
１の電位がローレベルとなると、キャパシタ７から電荷
が放電されて、ノードＮ１の電位がローレベルに安定す
る。この結果、トランジスタ１がＯＦＦ状態に安定し、
これによって内部回路１３にラッチアップによる電流が
流れなくなると、基板電位ＶSB（図４（ｂ））が基板バ
イアス電圧ＶBBに戻る。
１の電位がローレベルとなると、キャパシタ７から電荷
が放電されて、ノードＮ１の電位がローレベルに安定す
る。この結果、トランジスタ１がＯＦＦ状態に安定し、
これによって内部回路１３にラッチアップによる電流が
流れなくなると、基板電位ＶSB（図４（ｂ））が基板バ
イアス電圧ＶBBに戻る。
【００８５】基板電位ＶSBがローレベルとなると、電源
投入時と同様に、ノードＮ２の電位がハイレベルとなる
ことによって、ノードＮ１の電位が上昇する。これに応
答して、トランジスタ１がＯＮ状態となって、ノードＮ
４に電源電位Ｖｃｃを供給する。
投入時と同様に、ノードＮ２の電位がハイレベルとなる
ことによって、ノードＮ１の電位が上昇する。これに応
答して、トランジスタ１がＯＮ状態となって、ノードＮ
４に電源電位Ｖｃｃを供給する。
【００８６】このノードＮ４の電位上昇は、遅延回路１
７によって一定時間遅延されて信号φ３に現れる。この
ため、ノードＮ１の電位は、図４（ｅ）に示されるよう
に、基板電位ＶSBの立下り時から遅延回路１７における
遅延時間に相当する期間において、キャパシタ７の充電
によって電源電位Ｖｃｃよりもトランジスタ２の閾値電
圧Ｖｔｈだけ低い電位まで上昇し、基板電位ＶSBの立下
り時から遅延回路１７における遅延時間経過して信号φ
３の電位がハイレベルとなると、キャパシタ７のカップ
リングによってさらに上昇する。
７によって一定時間遅延されて信号φ３に現れる。この
ため、ノードＮ１の電位は、図４（ｅ）に示されるよう
に、基板電位ＶSBの立下り時から遅延回路１７における
遅延時間に相当する期間において、キャパシタ７の充電
によって電源電位Ｖｃｃよりもトランジスタ２の閾値電
圧Ｖｔｈだけ低い電位まで上昇し、基板電位ＶSBの立下
り時から遅延回路１７における遅延時間経過して信号φ
３の電位がハイレベルとなると、キャパシタ７のカップ
リングによってさらに上昇する。
【００８７】したがって、ノードＮ４の電位が、図４
（ｃ）に示されるように、基板電位Ｖ SBの立下りに応答
して電源電位Ｖｃｃよりも若干低い電位まで一旦上昇し
た後、信号φ３の電位の立上りに応答して電源電位Ｖｃ
ｃとほぼ同じ電位までさらに上昇する。
（ｃ）に示されるように、基板電位Ｖ SBの立下りに応答
して電源電位Ｖｃｃよりも若干低い電位まで一旦上昇し
た後、信号φ３の電位の立上りに応答して電源電位Ｖｃ
ｃとほぼ同じ電位までさらに上昇する。
【００８８】このように、本実施例においても、内部回
路１３におけるラッチアップの発生によって基板電位Ｖ
SBが上昇すると、トランジスタ１がＯＦＦ状態となって
内部回路１３への電源電位Ｖｃｃの供給を停止し、その
後、内部回路１３がラッチアップ状態から脱することに
よって基板電位ＶSBが低下すると、トランジスタ１がＯ
Ｎ状態となって、内部回路１３への電源電位Ｖｃｃの供
給を再開する。
路１３におけるラッチアップの発生によって基板電位Ｖ
SBが上昇すると、トランジスタ１がＯＦＦ状態となって
内部回路１３への電源電位Ｖｃｃの供給を停止し、その
後、内部回路１３がラッチアップ状態から脱することに
よって基板電位ＶSBが低下すると、トランジスタ１がＯ
Ｎ状態となって、内部回路１３への電源電位Ｖｃｃの供
給を再開する。
【００８９】なお、本発明は、半導体記憶装置だけでな
く半導体装置一般に適用可能である。
く半導体装置一般に適用可能である。
【００９０】
【発明の効果】以上のように、本発明によれば、ラッチ
アップの発生に応答して、ラッチアップが生じている回
路への駆動電圧の供給が停止されるので、この回路が形
成された基板にラッチアップによる電流が流れ続けるこ
とができなくなる。このため、この回路がラッチアップ
状態に保持されることによってこの回路に生じる発熱や
破壊が回避される。さらに、本発明によれば、この回路
がラッチアップ状態から脱すると、この回路への電源電
圧の供給が自動的に再開される。したがって、半導体集
積回路装置の内部回路を、自動的に、ラッチアップによ
る発熱や破壊から保護しながら動作させることが可能と
なる。
アップの発生に応答して、ラッチアップが生じている回
路への駆動電圧の供給が停止されるので、この回路が形
成された基板にラッチアップによる電流が流れ続けるこ
とができなくなる。このため、この回路がラッチアップ
状態に保持されることによってこの回路に生じる発熱や
破壊が回避される。さらに、本発明によれば、この回路
がラッチアップ状態から脱すると、この回路への電源電
圧の供給が自動的に再開される。したがって、半導体集
積回路装置の内部回路を、自動的に、ラッチアップによ
る発熱や破壊から保護しながら動作させることが可能と
なる。
【図１】本発明の一実施例の半導体保護回路の構成を示
す回路図である。
す回路図である。
【図２】本発明の他の実施例の半導体保護回路の構成を
示す回路図である。
示す回路図である。
【図３】図１の半導体保護回路の動作を説明するための
タイミングチャート図である。
タイミングチャート図である。
【図４】図２の半導体保護回路の動作を説明するための
タイミングチャート図である。
タイミングチャート図である。
【図５】半導体集積回路装置におけるラッチアップの発
生のメカニズムを説明するための断面図である。
生のメカニズムを説明するための断面図である。
１１ サステイン回路 １２ 基板バイアス電圧発生回路 １３ 内部回路 １４ 半導体保護回路 １５，１６ 制御回路 ２５０ 電源パット ４５０ 接地パット
Claims (1)
- 【請求項１】 半導体基板上に形成され、かつ、所定の
外部電圧によって駆動されて動作する回路を、前記半導
体基板に発生するラッチアップの影響から保護するため
の半導体保護装置であって、 前記半導体基板の電位が所定の電位よりも高いことを検
知する基板電位検知手段と、 前記基板電位検知手段の検知出力に応答して、前記所定
の外部電圧の前記回路への供給を停止する電圧供給停止
手段とを備えた、半導体保護装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247391A JPH0590504A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
| US07/912,368 US5379174A (en) | 1991-09-26 | 1992-07-13 | Semiconductor protecting apparatus and method for preventing destruction of internal circuit caused by latch-up |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247391A JPH0590504A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590504A true JPH0590504A (ja) | 1993-04-09 |
Family
ID=17162734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247391A Withdrawn JPH0590504A (ja) | 1991-09-26 | 1991-09-26 | 半導体保護装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379174A (ja) |
| JP (1) | JPH0590504A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835713A (en) * | 1993-03-19 | 1998-11-10 | Ncr Corporation | Remote collaboration system for selectively locking the display at remote computers to prevent annotation of the display by users of the remote computers |
| JP2786152B2 (ja) * | 1996-04-25 | 1998-08-13 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP3266527B2 (ja) * | 1996-12-10 | 2002-03-18 | 富士通株式会社 | 出力ドライバ回路及び半導体装置 |
| US6657241B1 (en) | 1998-04-10 | 2003-12-02 | Cypress Semiconductor Corp. | ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices |
| AU2002252593A1 (en) * | 2001-04-05 | 2002-10-21 | Hyun-Jin Cho | Data restore in thyristor-based memory |
| JP4023684B2 (ja) * | 2004-02-13 | 2007-12-19 | ローム株式会社 | 周波数電流変換回路、及びそれを備えるイコライザ、光ディスク装置 |
| US7441129B2 (en) * | 2004-08-17 | 2008-10-21 | International Rectifier Corporation | Regulator for reducing power supply transient voltages |
| US8800967B2 (en) * | 2009-03-23 | 2014-08-12 | Southwire Company, Llc | Integrated systems facilitating wire and cable installations |
| US10003179B2 (en) | 2008-01-21 | 2018-06-19 | Southwire Company, Llc | Integrated systems facilitating wire and cable installations |
| US9802785B2 (en) | 2008-01-21 | 2017-10-31 | Southwire Company, Llc | Systems and methods for facilitating wire and cable installations |
| US9027908B1 (en) | 2011-09-01 | 2015-05-12 | Southwire Company, Llc | Field-installable pulling eye |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594633A (en) * | 1983-07-07 | 1986-06-10 | Motorola, Inc. | Integrated circuit protection circuit |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
-
1991
- 1991-09-26 JP JP3247391A patent/JPH0590504A/ja not_active Withdrawn
-
1992
- 1992-07-13 US US07/912,368 patent/US5379174A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5379174A (en) | 1995-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |