JPH0590595A

JPH0590595A - 半導体装置

Info

Publication number: JPH0590595A
Application number: JP3248773A
Authority: JP
Inventors: Yoshinori Murakami; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1991-09-27
Filing date: 1991-09-27
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】オン抵抗が低く、かつ従来のＭＯＳ型パワー
デバイス同等の電流遮断特性を実現できる半導体装置を
提供する。【構成】ドレイン領域１となる半導体の一主面に接し
て形成され、絶縁膜５に被覆されたゲート電極４からな
る絶縁ゲート４４と、ドレイン領域１と絶縁ゲート４４
に接して形成されたチャネル領域１'と、チャネル領域
１'と絶縁ゲート４４に接し、ドレイン領域１には接し
ないように形成されたソース領域３と、ソース領域３と
オーミックコンタクトし、かつチャネル領域１'とショ
ットキー接合する金属からなるソース電極３３と、を備
え、チャネル領域１'の上記半導体の一主面に平行な断
面において、ショットキー接合面と絶縁ゲート表面との
最短距離があらゆるところでほぼ同一であるようにした
構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積層をチャネルとし
て利用したＭＯＳデバイスに関する。

【０００２】

【従来の技術】従来のＭＯＳ型デバイスとしては、例え
ば、「モダンパワーデバイセス（“MODERN POWER D
EVICES”B.Jayant Baliga著 John Wiley & Sons，In
c．）の第263頁」に記載されているものがある。図２１
は上記のＤＭＯＳ構造の断面図である。図２１におい
て、１はｎ-型ドレイン領域、１１はドレイン電極、２
はｐ型ベース領域、２２はベース領域のコンタクト用の
ｐ+型領域、３はｎ+型ソース領域、３３はソース電極、
４はゲート電極、５はゲート絶縁膜、６は層間絶縁膜、
Ｃはチャネル、Ｌはチャネル長である。なお、ドレイン
領域１とドレイン電極１１はオーミックコンタクトして
いるものとする。図２１のような構造単位が同一半導体
チップの表面上に複数並列に配置されているのが一般的
な縦型ＭＯＳＦＥＴの構造である。

【０００３】以下、図２１の素子の動作を説明する。

【０００４】上記の構造ではドレイン電極を正の電位
に、ソース電極を接地して使用する。ゲート電極４がソ
ース電極３３と同電位の時は、ソース領域３とドレイン
領域１の間はｐ型ベース領域２の存在によって電気的に
遮断され、電流は流れない。ゲート電極４にしかるべき
正電位を印加すると、ゲート絶縁膜５と接するｐ型ベー
ス領域２の界面に反転層が形成され、これがチャネルＣ
となってソース領域とドレイン領域は電気的に接続され
て主電流が流れる。いわゆる「オン抵抗」と呼ばれる動
作時の素子自身の抵抗は低いほどよい。上記の構造にお
いて、チャネルとなる反転層中を電流が通ることによる
「チャネル抵抗」はオン抵抗の大きな要素のひとつであ
る。チャネル長Ｌを短くすれば、その分チャネル抵抗は
小さくなるし、構造単位のサイズも小さくなって単位面
積当りの電流容量も増大するのであるが、チャネル長Ｌ
は素子耐圧と深く関係しており、むやみに短くすると素
子耐圧が低下してしまう。そのため耐圧やしきい値など
の設定に制約され、チャネル長を短くするには限界があ
る。また、上記の構造においては、寄生デバイスとし
て、(ドレイン領域１)−(ベース領域２)−(ソース領域
３）からなるｎｐｎバイポーラトランジスタが存在し、
急激なドレイン電圧の変化が加わると、この寄生トラン
ジスタが作動して素子が破壊されるという問題がある。

【０００５】また、従来のＭＯＳ構造の他の例として
は、特開昭５８−６３１３０号公報に記載されているよ
うな、いわゆるＵＭＯＳ構造がある。図２２は上記のＵ
ＭＯＳ構造の断面図である。図２２において、図２１と
同符号は同じ部分を示す。この素子は、素子表面にＵ字
型の溝を形成し、その中に絶縁ゲートを埋め込むことに
より、チャネルを素子の深さ方向に形成し、構造単位の
密度向上を計ったものである。この素子においては、チ
ャネルを縦に作ったことにより、同じチャネル長でも図
２１より構造単位のサイズは大幅に小さくなり、その分
だけオン抵抗も低くなるが、チャネル長と耐圧の関係お
よび寄生トランジスタの存在による問題は図２１の場合
と同じである。

【０００６】一方、チャネル長の短い素子構造というこ
とであれば、静電誘導トランジスタ（前記ＤＭＯＳと同
じ文献の第１８２頁に記載）が従来からよく知られてお
り、ゲート構造として接合ゲートも絶縁ゲートも考案さ
れている。この静電誘導トランジスタは、チャネル構造
に反対導電型不純物領域を用いないので寄生トランジス
タもなく、主電流が反転層などの狭い領域を通らないこ
とからオン抵抗も低い構造である。しかし、これまで説
明した縦型ＭＯＳＦＥＴではゲート電圧を印加しない状
態が素子の遮断状態であるのに対し、静電誘導トランジ
スタではゲート電極が接地もしくは正電位の状態では素
子の導通状態であり、ドレインと反対極性の電圧を印加
しなければ主電流を遮断することが出来ない。また遮断
したとしても、本来、三極管特性を示す素子構造である
ことから、ドレイン電圧が上昇するにつれて主電流が流
れ出てしまうなど、取扱いに困難な点が多い。

【０００７】

【発明が解決しようとする課題】上記のように、従来の
ＤＭＯＳやＵＭＯＳにおいては、耐圧やしきい値などの
設定に制約されてチャネル長を短くするには限界があ
り、そのためオン抵抗の大きな部分を占めるチャネル抵
抗を低減するのが困難であり、また、構造上発生する寄
生トランジスタによって素子が破壊される畏れがあると
いう問題があった。また、静電誘導トランジスタにおい
ては、主電流の遮断にドレインとは反対極性の電圧を印
加しなければならず、また、三極管特性を示す素子構造
であることから、ドレイン電圧が上昇するにつれて主電
流が流れ出てしまうなど、取扱いに困難な点が多い、と
いう問題があった。

【０００８】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、オン抵抗が低く、
かつ従来のＭＯＳ型パワーデバイスに比肩する電流遮断
特性を実現することの出来る新規な半導体装置を提供す
ることを目的とする。

【０００９】なお、前記のごとき従来技術の問題を解決
するため、本出願人は、ソース領域と同電位の金属から
なるショットキー接合と絶縁ゲートとに囲まれたチャネ
ル領域を持ち、ショットキー障壁と絶縁ゲートのポテン
シャルで形成される空乏領域によってチャネル領域を遮
断し、絶縁ゲート周辺に蓄積層を形成して電流を流す方
式の半導体装置を既に出願（特願平２−９００９５号）
している。また、本出願人は、絶縁ゲートとショットキ
ー接合とに囲まれたチャネル領域を半導体多結晶薄膜で
形成することにより、上記本出願人の先行出願の半導体
装置と同一の動作原理に基づいて動作し、かつ工業的に
簡便な製造方法で実現することの出来る半導体装置を既
に出願している（特願平３−１２９０４９号）。本発明
は、上記のごとき本出願人による先行出願の半導体装置
をさらに改良したものである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、ドレイ
ン領域となる第１導電型の単結晶半導体の一主面に接し
て形成され、表面を絶縁膜に被覆されたゲート電極から
なる絶縁ゲートと、上記ドレイン領域と上記絶縁ゲート
に接して形成された第１導電型のチャネル領域と、上記
チャネル領域と上記絶縁ゲートに接し、上記ドレイン領
域には接しないように形成された第１導電型のソース領
域と、上記ソース領域とオーミックコンタクトし、かつ
上記チャネル領域とショットキー接合する金属からなる
ソース電極と、を備え、上記チャネル領域の上記半導体
の一主面に平行な断面において、上記ショットキー接合
面と上記絶縁ゲート表面との最短距離があらゆるところ
でほぼ同一であるように構成したものである。

【００１１】

【作用】本発明の半導体装置においては、上記ショット
キー接合と然るべき電位にした上記絶縁ゲートのポテン
シャルによって上記チャネル領域を空乏化して電流を遮
断する。また、チャネル領域の長さＬと厚みＨとの比
は、ドレイン電極に所望の電圧を印加してもチャネルの
遮断状態を保持するように設定する。なお、チャネル領
域の長さＬとは、絶縁ゲートに沿ってソース領域との界
面からショットキー金属の端部までの長さであり、チャ
ネル領域の厚さＨとは、絶縁ゲートの表面すなわちゲー
ト絶縁膜の表面とショットキー金属の表面との間隔（な
お、ＬおよびＨについては後記図１参照）である。ま
た、電流の導通には、絶縁ゲートに然るべき電位を印加
し、絶縁ゲートに接するチャネル領域に蓄積層を形成し
て、ソース領域とドレイン領域をつなぐ構造としたもの
である。なお、この蓄積層チャネルは従来のＭＯＳデバ
イスに使われている反転層チャネルより抵抗率が低い。

【００１２】また、上記のように、ショットキー接合面
と絶縁ゲート表面との最短距離をあらゆるところでほぼ
同一にするためには、チャネル領域の形状が絶縁ゲート
側に凸の部分ではチャネル領域と絶縁ゲートとの境界面
のなす形状における曲部の曲率半径をチャネル領域の厚
さと同等もしくはそれ以上の長さにし、チャネル領域の
形状がソース電極側に凸の部分ではチャネル領域とソー
ス電極との境界面のなす形状における曲部の曲率半径を
チャネル領域の厚さと同等もしくはそれ以上の長さにす
ればよい。上記の形状を判り易く説明すると、例えば、
後記図１（ｂ）に示すように、絶縁ゲート４４（ゲート
電極４と絶縁膜５）、チャネル領域１'およびソース電
極３３の平面パターン（半導体の主面に平行な平面で切
った断面）においては、チャネル領域１'の厚さＨはど
の場所でも一定であり、かつチャネル領域１'と絶縁ゲ
ート４４との境界面の角の部分が丸くなっており、その
曲率半径Ｒは少なくともチャネル領域１'の厚さＨと同
等以上になっている。なお、上記図１（ｂ）はチャネル
領域１'の形状が絶縁ゲート４４側に凸の部分の例であ
るが、後記図２０の円Ｋ２で囲んだ部分に示すように、
チャネル領域１'の形状がソース電極３３側に凸の部分
では、チャネル領域１'とソース電極３３との境界面の
なす形状における曲部の曲率半径がチャネル領域１'の
厚さと同等以上になっている。このような形状とするこ
とにより、チャネル領域が絶縁ゲート４４やソース電極
と接する部分における角部において、それ以外の場所よ
りもチャネル領域の厚さＨが大きくなってチャネル領域
の性能を落とすという問題を生じることがなくなる（詳
細後述）。なお、ソース電極３３の角の部分も丸く（曲
率半径ｒ）することにより、製造時にソース電極となる
金属の充填に支障をきたす畏れがなくなる（詳細後
述）。

【００１３】上記の作用をまとめると次にようになる。（１）チャネル領域として反対導電型領域を利用しない
ので、ｎｐｎバイポーラトランジスタのような寄生デバ
イスを持たない。（２）耐圧がチャネル構造と無関係なので、高耐圧で短
いチャネル領域長のデバイスを構成できる。（３）ゲートの表面パターンに存在する角の部分にチャ
ネル領域の厚さ以上の曲率半径を持つ丸みを付け、チャ
ネル領域の厚さを均一にすることにより、安定した特性
の素子を構成できる。

【００１４】

【実施例】以下、本発明を実施例に基づいて説明する。
図１は、本発明の第１の実施例図であり、（ａ）は半導
体の主面に垂直方向の断面図、（ｂ）は（ａ）のＢ−Ｂ
断面図（主面に平行な方向の断面）である。この半導体
装置は、半導体としてシリコンを、ドレイン領域として
ｎ型不純物領域を用いたものである。図１において、１
はｎ-型ドレイン領域、１１はドレイン電極、３はｎ+ソ
ース領域、３３は金属からなるソース電極、４はゲート
電極で、ノーマリ・オフ構造とするためにドレイン領域
とは反対導電型のｐ+型多結晶シリコンで形成してい
る。５はゲート絶縁膜、６は層間絶縁膜である。なお、
ゲート電極４とゲート絶縁膜５を併せて絶縁ゲート４４
と呼ぶことにする。７はチャネル領域形成用のサイドウ
ォールである。また、Ｌはチャネルの長さ、Ｈはチャネ
ルの厚さである。

【００１５】図１に示すように、絶縁ゲート４４は素子
表面から縦に掘り込まれた溝の中に形成され、ソース電
極３３も絶縁ゲート４４の近傍に、同様に縦に掘り込ま
れた溝の中に埋め込まれている。ソース電極３３はソー
ス領域３とはオーミックコンタクトするが、ｎ-ドレイ
ン領域１とはショットキー接合する。ドレイン領域１の
うち、絶縁ゲート４４とソース領域３とソース電極３３
とによって囲まれた部分をこの半導体装置のチャネル領
域１'と呼ぶことにする。このチャネル領域１'はゲート
電位がゼロ（ソース電極と同電位）の時でも、ショット
キー接合の効果と、チャネル領域１'とゲート電極材料
の仕事関数差によって空乏化しており、素子は遮断状態
にある。また、後述するように、チャネルの長さＬとチ
ャネルの厚さＨの比は、ドレイン電位を所望の耐圧まで
高めてもチャネルが開かないようにする値、例えばＬ／
Ｈ＞２に設定されている。

【００１６】なお、図１は素子の断面構造を模式的に表
わしたもので、絶縁ゲート４４およびソース電極３３の
底部は角張っているが、実際は丸みを帯びていてもかま
わない。また、絶縁ゲート４４の深さとソース電極３３
の深さは同じに描いているが、必ずしも同じである必要
はない。また、図１（ａ）においては、ソース電極３３
や絶縁ゲート４４の側面が垂直になっている場合を例示
しているが、必ずしも垂直である必要はなく、曲線や折
線状になっていてもよい。ただし、チャネル領域１'の
厚さＨはどこでもほぼ一定である必要がある。

【００１７】次に、図２〜図５を用いて本発明の半導体
装置のチャネルの動作原理について説明する。図２およ
び図３は、従来のｎチャネルＭＯＳＦＥＴのチャネル部
のバンド構造、すなわち前記図２１のＡ−Ａ断面のバン
ド構造図であり、図２はゲート電位０Ｖの遮断状態、図
３はゲート電極を然るべき正電位にした導通状態を示し
ている。なお、本発明と比較するために、ゲート電極の
材料はｐ+ポリシリコンとする。図２の状態では、ｐ型
であるベース領域とゲート絶縁膜との界面の電位は低
く、電子は通さない。図３のようにゲートに正の電圧が
印加され、それにつれて界面の電位が上昇し、反転層が
形成されると導通状態となる。

【００１８】一方、図４および図５は、本発明の半導体
装置のチャネル部のバンド構造、すなわち前記図１のＡ
−Ａ断面のバンド構造を示したものである。なお、ゲー
ト電極の材料はｐ+ポリシリコンである。図４は前記図
２に対応した状態で、ゲート電位０Ｖであり、チャネル
領域１'はショットキー接合と、チャネル領域とゲート
電極材料による仕事関数差の影響で全域が空乏化されて
おり、電子はチャネルを通ることができず、素子は遮断
状態である。図５は前記図３に対応した状態で、ゲート
電極に然るべき正の電圧を印加した状態を示している。
ゲート絶縁膜界面の電位はゲート電位につれて上昇し、
界面に蓄積層が形成されると導通状態となる。このと
き、チャネル領域１'内は蓄積層と空乏層しか存在せ
ず、伝導電子のほとんどはゲート絶縁膜界面に偏って存
在する。

【００１９】次に、図６〜図８を用いて本発明の半導体
装置のチャネル構造の良好な電流遮断特性を実現する条
件について説明する。図６〜図８は、図１のＡ−Ａ断面
のバンド構造であり、便宜的にショットキー障壁、半導
体領域の伝導帯下端の線および絶縁膜の存在のみを示し
ている。各図中、φ_Gはゲート電極となるｐ+型ポリシリ
コンの伝導帯下端のポテンシャルをフェルミ準位を基準
にして示したもの、φ_Bはチャネル領域とソース電極３
３とのなすショットキー障壁高さ、Ｅ_gはシリコンのバ
ンドギャップ、ｔ_oxは絶縁膜の厚さである。なお、各図
ではゲート電極は接地状態とする。図６は、図中の諸量
及びチャネルの厚さＨ、半導体領域の不純物密度Ｎ_Dな
どによってチャネル断面の電位分布に極値がなく、チャ
ネル領域をよぎるＡ−Ａ断面内（以下、ここでは単に
「チャネル領域内」という）に多数キャリアの集中する
領域のない条件である。図７は、チャネル領域内に極値
はできているが、フェルミ準位を基準とした場合、極値
が−Ｅ_g／２より小さいので多数キャリアが存在しない
条件である。図８は、チャネル領域内の極値が−Ｅ_g／
２より大きく、チャネル領域は空乏化していても多数キ
ャリアの集中した領域が存在する条件である。この条件
では漏れ電流として、かなりの電流が流れてしまう。こ
の場合でも、ゲート電極に負の電圧を印加して絶縁ゲー
ト４４界面のポテンシャルを上げてやれば、漏れ電流を
除去することは可能である。しかし、本発明はノーマリ
・オフ型デバイスであることを前提としているので、チ
ャネル領域の不純物濃度Ｎ_Dやチャネルの厚さＨなどの
諸量は、図８のような状態にならないように選ばなけれ
ばならない。この条件は単純なポアソン方程式を解くこ
とによって容易に求まる。一例を示すと、チャネル領域
の不純物濃度Ｎ_Dが１×１０¹⁵cm~³の場合、チャネルの
厚さＨは１．０７μｍ以下、Ｎ_Dが１×１０¹⁶cm~³の場
合、チャネルの厚さＨは０．２７μｍ以下であればよ
い。

【００２０】また、図１において、ソース領域を接する
チャネル領域のポテンシャルは、ソース領域の影響を受
けて高められる。この影響はチャネル領域内に、上記の
条件を満たす範囲内において、およそチャネルの厚さＨ
分の距離まで及ぶことが数値計算によって明らかになっ
ている。同様のことが、チャネル領域にドレイン電界が
加わったときにも生じる。ドレイン電位を上げてゆき、
チャネル領域付近の電界強度がシリコンのアバランシェ
降伏条件にまで達したとしても、その影響はやはりチャ
ネル領域内にチャネルの厚さＨ分程度しか及ばない。従
って、本実施例の場合、ドレイン電圧を所望の耐圧まで
高めてもチャネルが開かないようにするためには、チャ
ネルの長さＬをチャネルの厚さＨの２〜２.５倍程度に
する必要があり、余裕を見込んでも３〜４倍もあれば十
分である。例えばチャネルの厚さが５０００Åの場合に
は、チャネルの長さは１.５〜２μｍ、Ｈが３０００Å
の場合はチャネルの長さは１〜１.２μｍあれば十分で
あり、このチャネル構造で素子耐圧１０００Ｖの素子も
設計可能である。

【００２１】次に、本発明の半導体装置の動作について
説明する。図９は本実施例の電流−電圧特性図である。
本実施例の素子は、ソース電極を接地、ドレイン電極を
正電位にして使用する。まず、ゲート電位が接地状態の
時は、電流は遮断されて流れない。この状況を図９中の
線Ｃに示す。電流は素子の降伏電圧まで流れない。次
に、ゲート電極に然るべき正の電圧を印加し、チャネル
領域の絶縁ゲート４４周辺に蓄積層が形成されると、素
子は導通状態となる。この状況を図９中の線Ｂに示す。
電流は蓄積層内の電子の移動度によって制限される。ド
レイン電圧が上昇するにつれて電流が僅かずつ上昇する
のは、ドレイン電界によって蓄積層が僅かずつ短くなる
からである。さらに、ゲート電圧を上げてゆくと、主電
流はさらに多く流れるようになる。この状況を線Ａに示
す。

【００２２】次に、図１の実施例の製造工程の一例を図
１０〜図１６を用いて説明する。まず、図１０に示すご
とく、ドレイン領域であるｎ-シリコン基板表面にマス
ク材１００をパターニングして絶縁ゲート用の溝を蝕刻
する。蝕刻は方向性ドライエッチングによって、溝の側
壁が基板表面になるべく垂直になるように蝕刻する。次
に、図１１に示すごとく、溝の内壁にゲート絶縁膜５を
形成し、次いでゲート電極材であるｐ+型ポリシリコン
４を堆積させて埋め、表面が平坦になるように蝕刻し
て、ポリシリコンが溝の内部のみに残るようにする。そ
して、露出しているポリシリコンを酸化して層間絶縁膜
６を形成し、絶縁ゲート４４を完成させる。次に、マス
ク材１００を除去し、図１２に示すごとく露出したシリ
コン基板１を蝕刻し、絶縁ゲート４４の一部を露出させ
る。次に、図１３に示すごとく、リンガラスなどのマス
ク材７を表面に堆積させる。この際、マスク材７は露出
した絶縁ゲート４４の側壁にも平坦な部分と同じ厚さに
堆積するようにする。これを短時間加熱すれば、リンガ
ラスからの不純物拡散によってソース領域３となるｎ+
領域が形成される。もちろんソース領域の形成には別途
イオン注入によっても構わない。次に、図１４に示すご
とく、マスク材７を方向性ドライエッチングによって基
板表面に垂直に蝕刻し、露出した絶縁ゲート４４の側壁
にのみマスク材７を残す。素子のチャネルの厚さＨは、
このマスク材７の厚さ（図の横方向の幅）によって精度
良く制御される。次に、図１５に示すごとく、この側壁
のマスク材７をマスクにして、基板シリコン１を方向性
ドライエッチングによって垂直に蝕刻し、ソース電極用
の溝を形成する。これにソース電極を蒸着等の方法で形
成し、パターニングすることによって図１の基本構造が
完成する。なお、ソース電極３３は、ｎ-ドレイン領域
１の一部であるチャネル領域１'とはショットキー接合
するが、ｎ+ソース領域３とはオーミック接続する。

【００２３】次に、これまでの説明は半導体の主面に垂
直な方向の断面構造についての説明であるが、主面と平
行な方向の断面構造（主面と平行な面で切った断面）に
ついて考えると、以下の点に注意しなければならない。
図１６は、半導体の主面に水平な方向の断面図であり、
前記図１（ｂ）に示すＢ−Ｂ断面図を複数の素子に拡張
した図である。ゲート電極４と絶縁膜５からなる絶縁ゲ
ート４４の平面パターンは、後述するように様々なもの
があるが、ここでは格子構造を例にとって説明する。図
１６の絶縁ゲート４４の角の部分（図中の円Ｋで囲んだ
部分）を見ると、辺の部分のチャネルの厚さＨに対して
角の部分のチャネルの厚さは実効的に√２Ｈとなり、こ
の部分だけチャネルの厚さが大きくなる。そのため、前
記図６〜図８を用いて説明したように、ここだけチャネ
ルの遮断特性が劣ることになる。したがって、絶縁ゲー
ト４４の角の部分には、図１７に示すように、少なくと
もチャネルの厚さＨ分の曲率半径を持つ丸みを持たせな
ければならない。

【００２４】しかしこれだけでは、チャネルの厚さは均
一にできても、前述した製造工程の図１５のエッチング
を行なうと、溝の側壁にはきっちりとした角が形成さ
れ、ソース電極３３を蒸着する際、この角部に金属が充
填されないおそれがある。そのため、ソース電極が容易
に充填されるようにソース電極３３の角部にも丸みを持
たせ、かつチャネルの厚さが均一になるようにするた
め、ゲートパターンの角部の丸みの曲率半径は、さらに
大きめに設定することが望ましい。図１８は、上記のこ
とを考慮した、絶縁ゲート４４の平面構造の第１の実施
例図である。図１８は、図１６と同様に、半導体の主面
に水平な方向の断面図であり、前記図１（ｂ）に示すＢ
−Ｂ断面図を複数の素子に拡張した図である。例えば、
最小径１μｍのコンタクトホールに金属を充填する能力
のあるプロセス技術を使う場合には、ソース電極の周辺
形状において最小曲率半径が５０００Å以上になるよう
にする。図１８中の半径ｒがこれに相当し、チャネルの
厚さＨが５０００Åとすれば、ゲートパターンの角部の
半径Ｒは１μｍ程度ということになる。

【００２５】次に、図１９は、絶縁ゲート４４の平面構
造の第２の実施例図である。図１９は、図１８の変形で
あり、絶縁ゲート４４が蜂の巣状の構造をしているもの
を示す。

【００２６】次に、図２０は、絶縁ゲート４４の平面構
造の第３の実施例図である。図２０は、絶縁ゲート４４
がストライプ状をなした構造である。このパターンにお
いても、パターン端部で角の部分が発生するので、上記
の丸みを付けることが有効である。また、このようなパ
ターンでは、円Ｋ１で囲んだ部分に示すように、チャネ
ル領域１'が絶縁ゲート４４側に凸の部分と、円Ｋ２で
囲んだ部分に示すように、チャネル領域１'がソース電
極３３側に凸の部分とがある。上記のどちらの場合にお
いてもチャネル領域１'の厚さを一定に保つ必要があ
る。そのため、チャネル領域１'が絶縁ゲート４４側に
凸の部分では絶縁ゲート４４とチャネル領域１'との境
界面の形状の曲率半径Ｒ１が少なくともチャネル領域
１'の厚さＨ以上になるようにし、チャネル領域１'がソ
ース電極３３側に凸の部分ではソース電極３３とチャネ
ル領域１'との境界面の形状の曲率半径Ｒ２が少なくと
もチャネル領域１'の厚さＨ以上になるようにする。

【００２７】なお、これまでの説明においては、前記本
出願人による先行出願（特願平２−９００９５号）と基
本構造が類似した構成、すなわちチャネル領域がドレイ
ン領域と連続した単結晶半導体で構成されたもの（請求
項２に記載）に基づいて説明したが、前記本出願による
他の先行出願（特願平３−１２９０４９号）と基本構造
が類似した構成、すなわちチャネル領域が多結晶半導体
で構成されたもの（請求項３に記載）についても、上記
と同様に、チャネル領域と絶縁ゲートとの境界面または
チャネル領域とソース電極との境界面の角部の曲率半径
をチャネル領域の厚さＨ以上にすることにより、上記と
同様の効果が得られる。

【００２８】

【発明の効果】以上、説明したごとく、本発明において
は、（１）従来のＭＯＳＦＥＴが反転層によって主電流を制
御していたのに対し、これより抵抗率の低い蓄積層を使
って主電流制御を行なうこと。（２）チャネルの長さが短くてもチャネル遮断特性が保
てるので、素子の耐圧に関係なくチャネルの長さを短く
することができる。（３）基本構造を実現するのに、フォトプロセスが１回
ですみ、かつチャネルがデバイスの深さ方向に形成され
ていることから構造単位が小さく、チャネル密度を高く
できる。上記（１）〜（３）の効果により、チャネル抵抗を従来
のＭＯＳＦＥＴに比べて１桁程度低くすることができ
る。（４）さらに、反転層を使わないので素子の基本構造に
は反対導電型領域が存在せず、従来のＭＯＳＦＥＴが持
つような寄生デバイスを持たない。（５）ゲートの表面パターンに存在する角の部分にチャ
ネルの厚さ以上の曲率半径を持つ丸みを付け、チャネル
の厚さを均一にすることにより、ソース電極も充填され
易くなって、安定した特性の素子を実現することが構成
できる。等の優れた効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】従来のＭＯＳＦＥＴにおけるチャネル領域のバ
ンド図。

【図３】従来のＭＯＳＦＥＴにおけるチャネル領域のバ
ンド図。

【図４】図１の実施例におけるチャネル領域のバンド
図。

【図５】図１の実施例におけるチャネル領域のバンド
図。

【図６】図１の実施例におけるチャネル領域のバンド
図。

【図７】図１の実施例におけるチャネル領域のバンド
図。

【図８】図１の実施例におけるチャネル領域のバンド
図。

【図９】図１の実施例の電流−電圧特性図。

【図１０】図１の実施例の一連の製造工程のその１を示
した断面図。

【図１１】図１の実施例の一連の製造工程のその２を示
した断面図。

【図１２】図１の実施例の一連の製造工程のその３を示
した断面図。

【図１３】図１の実施例の一連の製造工程のその４を示
した断面図。

【図１４】図１の実施例の一連の製造工程のその５を示
した断面図。

【図１５】図１の実施例の一連の製造工程のその６を示
した断面図。

【図１６】絶縁ゲート４４の平面パターンの一例を示す
図であり、半導体の主面に平行な平面で切った断面図。

【図１７】絶縁ゲート４４の平面パターンの他の一例を
示す図であり、半導体の主面に平行な平面で切った断面
図。

【図１８】本発明の絶縁ゲート４４の平面パターンの第
１の実施例図であり、図１のＢ−Ｂ断面図を複数の素子
に拡張した図。

【図１９】本発明の絶縁ゲート４４の平面パターンの第
２の実施例図。

【図２０】本発明の絶縁ゲート４４の平面パターンの第
３の実施例図。

【図２１】従来の縦型ＭＯＳＦＥＴの一例の断面図。

【図２２】従来のＵＭＯＳＦＥＴの一例の断面図。

【符号の説明】

１…ｎ-型ドレイン領域１'…チャネル領域１１…ドレイン電極２…ｐ型ベース領域２２…ベース領域コンタクト用のｐ+型領域３…ｎ+型ソース領域３３…ソース電極４…ゲート電極４４…絶縁ゲート５…ゲート絶縁膜６…層間絶縁膜７…サイドウォール１００…マスク材Ｈ…チャネルの厚さＬ…チャネルの長さＫ、Ｋ１、Ｋ２…絶縁ゲート４４の角の部分を示す円Ｒ、Ｒ１…角の部分における絶縁ゲート４４境界面の曲
率半径Ｒ２…角に部分におけるソース電極３３境界面の曲率半
径ｒ…角の部分におけるソース電極の曲率半径

Claims

【特許請求の範囲】

【請求項１】ドレイン領域となる第１導電型の単結晶半
導体の一主面に接して形成され、表面を絶縁膜に被覆さ
れたゲート電極からなる絶縁ゲートと、上記ドレイン領域と上記絶縁ゲートに接して形成された
第１導電型のチャネル領域と、上記チャネル領域と上記絶縁ゲートに接し、上記ドレイ
ン領域には接しないように形成された第１導電型のソー
ス領域と、上記ソース領域とオーミックコンタクトし、かつ上記チ
ャネル領域とショットキー接合する金属からなるソース
電極と、を備え、上記チャネル領域の上記半導体の一主面に平行な断面に
おいて、上記ショットキー接合面と上記絶縁ゲート表面
との最短距離があらゆるところでほぼ同一である、ことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上
記チャネル領域が上記ドレイン領域と連続した単結晶半
導体からなることを特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、上
記チャネル領域が多結晶半導体からなることを特徴とす
る半導体装置。